JPH09213874A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH09213874A JPH09213874A JP2151696A JP2151696A JPH09213874A JP H09213874 A JPH09213874 A JP H09213874A JP 2151696 A JP2151696 A JP 2151696A JP 2151696 A JP2151696 A JP 2151696A JP H09213874 A JPH09213874 A JP H09213874A
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- JP
- Japan
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- chip
- switch
- external
- chips
- connects
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 マルチチップモジュール作成後に、チップ単
体レベルで正常性を確認可能とする。 【解決手段】 チップ１〜３の各Ｉ／Ｏ間、および各チ
ップのＩ／Ｏと外部Ｉ／Ｏ９ａ，９ｂの間にスイッチ４
〜８を設ける。これらスイッチ群のオンおよびオフの組
み合わせで、外部Ｉ／Ｏ９ａ，９ｂと各チップのＩ／Ｏ
間および各チップ間のＩ／Ｏ同士を所望の経路で接続で
きるようにして、チップ単体で外部Ｉ／Ｏ９ａおよび９
ｂと接続可能とする。
体レベルで正常性を確認可能とする。 【解決手段】 チップ１〜３の各Ｉ／Ｏ間、および各チ
ップのＩ／Ｏと外部Ｉ／Ｏ９ａ，９ｂの間にスイッチ４
〜８を設ける。これらスイッチ群のオンおよびオフの組
み合わせで、外部Ｉ／Ｏ９ａ，９ｂと各チップのＩ／Ｏ
間および各チップ間のＩ／Ｏ同士を所望の経路で接続で
きるようにして、チップ単体で外部Ｉ／Ｏ９ａおよび９
ｂと接続可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、２個以上のチップ
を１つのパッケージにケーシングしてなるマルチチップ
モジュールに関する。
を１つのパッケージにケーシングしてなるマルチチップ
モジュールに関する。
【０００２】
【従来の技術】マルチチップモジュール（以下、ＭＣＭ
と称す）は、２個以上のチップを１つのパッケージにケ
ーシングしてなるもので、パッケージ内にてチップ間も
しくは外部Ｉ／Ｏとチップ間を接続してある。
と称す）は、２個以上のチップを１つのパッケージにケ
ーシングしてなるもので、パッケージ内にてチップ間も
しくは外部Ｉ／Ｏとチップ間を接続してある。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＭＣＭであると、パッケージ内でチップ間もし
くは外部Ｉ／Ｏとチップ間が接続してあるので、一度ケ
ーシングしてしまうと、チップ単体レベルでの正常性を
確認できないという問題がある。
た従来のＭＣＭであると、パッケージ内でチップ間もし
くは外部Ｉ／Ｏとチップ間が接続してあるので、一度ケ
ーシングしてしまうと、チップ単体レベルでの正常性を
確認できないという問題がある。
【０００４】
【課題を解決するための手段】上述した課題を解決する
ため、本発明は、２個以上のチップを１つのパッケージ
にケーシングしてなるマルチチップモジュールにおい
て、各チップ間および各チップと外部端子の間にスイッ
チを設け、前記スイッチ群のオンおよびオフの組み合わ
せで各チップ間および各チップと外部端子の間を接続す
ることを特徴とする。
ため、本発明は、２個以上のチップを１つのパッケージ
にケーシングしてなるマルチチップモジュールにおい
て、各チップ間および各チップと外部端子の間にスイッ
チを設け、前記スイッチ群のオンおよびオフの組み合わ
せで各チップ間および各チップと外部端子の間を接続す
ることを特徴とする。
【０００５】
【発明の実施の形態】図１は本発明のマルチチップモジ
ュールの第１の実施の形態を示すブロック図である。図
において、１〜３はチップで、３個のチップがパッケー
ジ内にケーシングされる。
ュールの第１の実施の形態を示すブロック図である。図
において、１〜３はチップで、３個のチップがパッケー
ジ内にケーシングされる。
【０００６】１ａ，１ｂ，１ｃはチップ１のＩ／Ｏ、２
ａ，２ｂはチップ２のＩ／Ｏ、３ａ，３ｂ，３ｃはチッ
プ３のＩ／Ｏである。４〜８はスイッチであり、これら
スイッチ群のオンおよびオフの組み合わせで、外部Ｉ／
Ｏ９ａ，９ｂと各チップのＩ／Ｏ間および各チップ間の
Ｉ／Ｏ同士を所望の経路で接続できるようになってい
る。
ａ，２ｂはチップ２のＩ／Ｏ、３ａ，３ｂ，３ｃはチッ
プ３のＩ／Ｏである。４〜８はスイッチであり、これら
スイッチ群のオンおよびオフの組み合わせで、外部Ｉ／
Ｏ９ａ，９ｂと各チップのＩ／Ｏ間および各チップ間の
Ｉ／Ｏ同士を所望の経路で接続できるようになってい
る。
【０００７】外部Ｉ／Ｏ９ａはスイッチ４に接続され
る。また、チップ１のＩ／Ｏ１ａもスイッチ４に接続さ
れる。チップ１のＩ／Ｏ１ｂはスイッチ５に接続され、
チップ１のＩ／Ｏ１ｃはスイッチ６に接続される。チッ
プ２のＩ／Ｏ２ａはスイッチ５に接続され、チップ２の
Ｉ／Ｏ２ｂはスイッチ７に接続される。
る。また、チップ１のＩ／Ｏ１ａもスイッチ４に接続さ
れる。チップ１のＩ／Ｏ１ｂはスイッチ５に接続され、
チップ１のＩ／Ｏ１ｃはスイッチ６に接続される。チッ
プ２のＩ／Ｏ２ａはスイッチ５に接続され、チップ２の
Ｉ／Ｏ２ｂはスイッチ７に接続される。
【０００８】チップ３のＩ／Ｏ３ａはスイッチ６に接続
され、チップ３のＩ／Ｏ３ｂはスイッチ７に接続され、
チップ３のＩ／Ｏ３ｃはスイッチ８に接続される。そし
て、外部Ｉ／Ｏ９ｂはスイッチ８に接続される。さら
に、スイッチ４とスイッチ５の間、スイッチ５とスイッ
チ６とスイッチ７の間、スイッチ７とスイッチ８の間が
接続される。
され、チップ３のＩ／Ｏ３ｂはスイッチ７に接続され、
チップ３のＩ／Ｏ３ｃはスイッチ８に接続される。そし
て、外部Ｉ／Ｏ９ｂはスイッチ８に接続される。さら
に、スイッチ４とスイッチ５の間、スイッチ５とスイッ
チ６とスイッチ７の間、スイッチ７とスイッチ８の間が
接続される。
【０００９】次に、図１で説明したＭＣＭの動作を説明
する。図２はＭＣＭのチップ間の接続の一例を示すブロ
ック図であり、図１で説明したＭＣＭでこの接続を実現
するためには、スイッチ４で外部Ｉ／Ｏ９ａとチップ１
のＩ／Ｏ１ａを接続し、スイッチ５でチップ１のＩ／Ｏ
１ｂとチップ２のＩ／Ｏ２ａを接続し、スイッチ６でチ
ップ１のＩ／Ｏ１ｃとチップ３のＩ／Ｏ３ａを接続し、
スイッチ７でチップ２のＩ／Ｏ２ｂとチップ３のＩ／Ｏ
３ｂを接続し、スイッチ８でチップ３のＩ／Ｏ３ｃと外
部Ｉ／Ｏ９ｂとを接続する。
する。図２はＭＣＭのチップ間の接続の一例を示すブロ
ック図であり、図１で説明したＭＣＭでこの接続を実現
するためには、スイッチ４で外部Ｉ／Ｏ９ａとチップ１
のＩ／Ｏ１ａを接続し、スイッチ５でチップ１のＩ／Ｏ
１ｂとチップ２のＩ／Ｏ２ａを接続し、スイッチ６でチ
ップ１のＩ／Ｏ１ｃとチップ３のＩ／Ｏ３ａを接続し、
スイッチ７でチップ２のＩ／Ｏ２ｂとチップ３のＩ／Ｏ
３ｂを接続し、スイッチ８でチップ３のＩ／Ｏ３ｃと外
部Ｉ／Ｏ９ｂとを接続する。
【００１０】これにより、図１で説明したＭＣＭに、図
２に示すＭＣＭの機能を持たせることができる。次に、
チップ単体レベルで正常性を確認する場合の接続につい
て説明する。例えば、チップ２の正常性を確認する場
合、スイッチ４で外部Ｉ／Ｏ９ａとスイッチ５を接続
し、かつ、スイッチ５でスイッチ４とチップ２のＩ／Ｏ
２ａを接続する。また、スイッチ８で外部Ｉ／Ｏ９ｂと
スイッチ７を接続し、かつ、スイッチ７でスイッチ８と
チップ２のＩ／Ｏ２ｂを接続する。これにより、外部Ｉ
／Ｏ９ａとチップ２のＩ／Ｏ２ａが接続されるととも
に、外部Ｉ／Ｏ９ｂとチップ２のＩ／Ｏ２ｂが接続され
ることになり、チップ２に対して外部Ｉ／Ｏより直接ア
クセスして、チップ２の正常性を確認できる。
２に示すＭＣＭの機能を持たせることができる。次に、
チップ単体レベルで正常性を確認する場合の接続につい
て説明する。例えば、チップ２の正常性を確認する場
合、スイッチ４で外部Ｉ／Ｏ９ａとスイッチ５を接続
し、かつ、スイッチ５でスイッチ４とチップ２のＩ／Ｏ
２ａを接続する。また、スイッチ８で外部Ｉ／Ｏ９ｂと
スイッチ７を接続し、かつ、スイッチ７でスイッチ８と
チップ２のＩ／Ｏ２ｂを接続する。これにより、外部Ｉ
／Ｏ９ａとチップ２のＩ／Ｏ２ａが接続されるととも
に、外部Ｉ／Ｏ９ｂとチップ２のＩ／Ｏ２ｂが接続され
ることになり、チップ２に対して外部Ｉ／Ｏより直接ア
クセスして、チップ２の正常性を確認できる。
【００１１】チップ１においてＩ／Ｏ１ａとＩ／Ｏ１ｂ
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとチップ１のＩ／Ｏ１ａを接続し、スイッチ５でチ
ップ１のＩ／Ｏ１ｂとスイッチ７を接続し、スイッチ７
でスイッチ５とスイッチ８を接続し、スイッチ８で外部
Ｉ／Ｏ９ｂとスイッチ７を接続する。これにより、外部
Ｉ／Ｏ９ａとチップ１のＩ／Ｏ１ａが接続されるととも
に、外部Ｉ／Ｏ９ｂとチップ１のＩ／Ｏ１ｂが接続され
ることになり、チップ１のＩ／Ｏ１ａとＩ／Ｏ１ｂに対
して外部Ｉ／Ｏより直接アクセスして、チップ１の正常
性を確認できる。
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとチップ１のＩ／Ｏ１ａを接続し、スイッチ５でチ
ップ１のＩ／Ｏ１ｂとスイッチ７を接続し、スイッチ７
でスイッチ５とスイッチ８を接続し、スイッチ８で外部
Ｉ／Ｏ９ｂとスイッチ７を接続する。これにより、外部
Ｉ／Ｏ９ａとチップ１のＩ／Ｏ１ａが接続されるととも
に、外部Ｉ／Ｏ９ｂとチップ１のＩ／Ｏ１ｂが接続され
ることになり、チップ１のＩ／Ｏ１ａとＩ／Ｏ１ｂに対
して外部Ｉ／Ｏより直接アクセスして、チップ１の正常
性を確認できる。
【００１２】チップ１においてＩ／Ｏ１ｂとＩ／Ｏ１ｃ
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとスイッチ５を接続し、スイッチ５でスイッチ４と
チップ１のＩ／Ｏ１ｂを接続する。また、スイッチ６で
チップ１のＩ／Ｏ１ｃとスイッチ７を接続し、スイッチ
７でスイッチ６とスイッチ８を接続し、スイッチ８で外
部Ｉ／Ｏ９ｂとスイッチ７を接続する。これにより、外
部Ｉ／Ｏ９ａとチップ１のＩ／Ｏ１ｂが接続されるとと
もに、外部Ｉ／Ｏ９ｂとチップ１のＩ／Ｏ１ｃが接続さ
れることになり、チップ１のＩ／Ｏ１ｂとＩ／Ｏ１ｃに
対して外部Ｉ／Ｏより直接アクセスして、チップ１の正
常性を確認できる。
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとスイッチ５を接続し、スイッチ５でスイッチ４と
チップ１のＩ／Ｏ１ｂを接続する。また、スイッチ６で
チップ１のＩ／Ｏ１ｃとスイッチ７を接続し、スイッチ
７でスイッチ６とスイッチ８を接続し、スイッチ８で外
部Ｉ／Ｏ９ｂとスイッチ７を接続する。これにより、外
部Ｉ／Ｏ９ａとチップ１のＩ／Ｏ１ｂが接続されるとと
もに、外部Ｉ／Ｏ９ｂとチップ１のＩ／Ｏ１ｃが接続さ
れることになり、チップ１のＩ／Ｏ１ｂとＩ／Ｏ１ｃに
対して外部Ｉ／Ｏより直接アクセスして、チップ１の正
常性を確認できる。
【００１３】チップ１においてＩ／Ｏ１ａとＩ／Ｏ１ｃ
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとチップ１のＩ／Ｏ１ａを接続する。また、スイッ
チ６でチップ１のＩ／Ｏ１ｃとスイッチ７を接続し、ス
イッチ７でスイッチ６とスイッチ８を接続し、スイッチ
８で外部Ｉ／Ｏ９ｂとスイッチ７を接続する。これによ
り、外部Ｉ／Ｏ９ａとチップ１のＩ／Ｏ１ａが接続され
るとともに、外部Ｉ／Ｏ９ｂとチップ１のＩ／Ｏ１ｃが
接続されることになり、チップ１のＩ／Ｏ１ａとＩ／Ｏ
１ｃに対して外部Ｉ／Ｏより直接アクセスして、チップ
１の正常性を確認できる。
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとチップ１のＩ／Ｏ１ａを接続する。また、スイッ
チ６でチップ１のＩ／Ｏ１ｃとスイッチ７を接続し、ス
イッチ７でスイッチ６とスイッチ８を接続し、スイッチ
８で外部Ｉ／Ｏ９ｂとスイッチ７を接続する。これによ
り、外部Ｉ／Ｏ９ａとチップ１のＩ／Ｏ１ａが接続され
るとともに、外部Ｉ／Ｏ９ｂとチップ１のＩ／Ｏ１ｃが
接続されることになり、チップ１のＩ／Ｏ１ａとＩ／Ｏ
１ｃに対して外部Ｉ／Ｏより直接アクセスして、チップ
１の正常性を確認できる。
【００１４】チップ３においてＩ／Ｏ３ａとＩ／Ｏ３ｂ
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとスイッチ５を接続し、スイッチ５でスイッチ４と
スイッチ６を接続し、スイッチ６でスイッチ５とチップ
３のＩ／Ｏ３ａを接続する。また、スイッチ７でチップ
３のＩ／Ｏ３ｂとスイッチ８を接続し、スイッチ８で外
部Ｉ／Ｏ９ｂとスイッチ７を接続する。これにより、外
部Ｉ／Ｏ９ａとチップ３のＩ／Ｏ３ａが接続されるとと
もに、外部Ｉ／Ｏ９ｂとチップ３のＩ／Ｏ３ｂが接続さ
れることになり、チップ３のＩ／Ｏ３ａとＩ／Ｏ３ｂに
対して外部Ｉ／Ｏより直接アクセスして、チップ３の正
常性を確認できる。
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとスイッチ５を接続し、スイッチ５でスイッチ４と
スイッチ６を接続し、スイッチ６でスイッチ５とチップ
３のＩ／Ｏ３ａを接続する。また、スイッチ７でチップ
３のＩ／Ｏ３ｂとスイッチ８を接続し、スイッチ８で外
部Ｉ／Ｏ９ｂとスイッチ７を接続する。これにより、外
部Ｉ／Ｏ９ａとチップ３のＩ／Ｏ３ａが接続されるとと
もに、外部Ｉ／Ｏ９ｂとチップ３のＩ／Ｏ３ｂが接続さ
れることになり、チップ３のＩ／Ｏ３ａとＩ／Ｏ３ｂに
対して外部Ｉ／Ｏより直接アクセスして、チップ３の正
常性を確認できる。
【００１５】チップ３においてＩ／Ｏ３ｂとＩ／Ｏ３ｃ
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとスイッチ５を接続し、スイッチ５でスイッチ４と
スイッチ７を接続し、スイッチ７でスイッチ５とチップ
３のＩ／Ｏ３ｂを接続する。また、スイッチ８で外部Ｉ
／Ｏ９ｂとチップ３のＩ／Ｏ３ｃを接続する。これによ
り、外部Ｉ／Ｏ９ａとチップ３のＩ／Ｏ３ｂが接続され
るとともに、外部Ｉ／Ｏ９ｂとチップ３のＩ／Ｏ３ｃが
接続されることになり、チップ３のＩ／Ｏ３ｂとＩ／Ｏ
３ｃに対して外部Ｉ／Ｏより直接アクセスして、チップ
３の正常性を確認できる。
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとスイッチ５を接続し、スイッチ５でスイッチ４と
スイッチ７を接続し、スイッチ７でスイッチ５とチップ
３のＩ／Ｏ３ｂを接続する。また、スイッチ８で外部Ｉ
／Ｏ９ｂとチップ３のＩ／Ｏ３ｃを接続する。これによ
り、外部Ｉ／Ｏ９ａとチップ３のＩ／Ｏ３ｂが接続され
るとともに、外部Ｉ／Ｏ９ｂとチップ３のＩ／Ｏ３ｃが
接続されることになり、チップ３のＩ／Ｏ３ｂとＩ／Ｏ
３ｃに対して外部Ｉ／Ｏより直接アクセスして、チップ
３の正常性を確認できる。
【００１６】チップ３においてＩ／Ｏ３ａとＩ／Ｏ３ｃ
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとスイッチ５を接続し、スイッチ５でスイッチ４と
スイッチ６を接続し、スイッチ６でスイッチ５とチップ
３のＩ／Ｏ３ａを接続する。また、スイッチ８で外部Ｉ
／Ｏ９ｂとチップ３のＩ／Ｏ３ｃを接続する。これによ
り、外部Ｉ／Ｏ９ａとチップ３のＩ／Ｏ３ａが接続され
るとともに、外部Ｉ／Ｏ９ｂとチップ３のＩ／Ｏ３ｃが
接続されることになり、チップ３のＩ／Ｏ３ａとＩ／Ｏ
３ｃに対して外部Ｉ／Ｏより直接アクセスして、チップ
３の正常性を確認できる。
の間の正常性を確認する場合、スイッチ４で外部Ｉ／Ｏ
９ａとスイッチ５を接続し、スイッチ５でスイッチ４と
スイッチ６を接続し、スイッチ６でスイッチ５とチップ
３のＩ／Ｏ３ａを接続する。また、スイッチ８で外部Ｉ
／Ｏ９ｂとチップ３のＩ／Ｏ３ｃを接続する。これによ
り、外部Ｉ／Ｏ９ａとチップ３のＩ／Ｏ３ａが接続され
るとともに、外部Ｉ／Ｏ９ｂとチップ３のＩ／Ｏ３ｃが
接続されることになり、チップ３のＩ／Ｏ３ａとＩ／Ｏ
３ｃに対して外部Ｉ／Ｏより直接アクセスして、チップ
３の正常性を確認できる。
【００１７】以上説明したように、本発明の第１の実施
の形態では、チップとチップの間、およびチップと外部
Ｉ／Ｏとの間にスイッチを設け、スイッチによる接続変
更を行うことにより、各チップ単体で外部Ｉ／Ｏに接続
でき、各チップに外部Ｉ／Ｏより直接アクセスできる。
これにより、チップ単体レベルで正常性を確認できる。
の形態では、チップとチップの間、およびチップと外部
Ｉ／Ｏとの間にスイッチを設け、スイッチによる接続変
更を行うことにより、各チップ単体で外部Ｉ／Ｏに接続
でき、各チップに外部Ｉ／Ｏより直接アクセスできる。
これにより、チップ単体レベルで正常性を確認できる。
【００１８】このことから、ＭＣＭでのテストとして
は、各チップ単体における試験を行った後、複数のチッ
プを搭載、ボンディングしてＭＣＭを作成し、ＭＣＭと
しての総合試験を行っていた行程を、複数のチップを搭
載、ボンディングしてＭＣＭを作成し、ＭＣＭとしての
総合試験を行い、異常が発生した場合のみ、ＭＣＭ上で
上述したようにチップ単体での試験を行うことにより、
行程の削減およびチップ単体で試験を行うためのソケッ
トが不要となり、設備の削減が可能である。
は、各チップ単体における試験を行った後、複数のチッ
プを搭載、ボンディングしてＭＣＭを作成し、ＭＣＭと
しての総合試験を行っていた行程を、複数のチップを搭
載、ボンディングしてＭＣＭを作成し、ＭＣＭとしての
総合試験を行い、異常が発生した場合のみ、ＭＣＭ上で
上述したようにチップ単体での試験を行うことにより、
行程の削減およびチップ単体で試験を行うためのソケッ
トが不要となり、設備の削減が可能である。
【００１９】ここで、図１で説明したように、チップと
チップの間、およびチップと外部Ｉ／Ｏとの間にスイッ
チを設けることで、ＭＣＭ作成後、チップ間接続および
外部への入出力を変更することができる。これにより、
１種類のＭＣＭで複数の機能を実現できるので、作成す
るＭＣＭの種類を減らすことができ、コストを抑えるこ
とができる。
チップの間、およびチップと外部Ｉ／Ｏとの間にスイッ
チを設けることで、ＭＣＭ作成後、チップ間接続および
外部への入出力を変更することができる。これにより、
１種類のＭＣＭで複数の機能を実現できるので、作成す
るＭＣＭの種類を減らすことができ、コストを抑えるこ
とができる。
【００２０】図３は本発明のマルチチップモジュールの
第２の実施の形態を示すブロック図である。図におい
て、１〜３はチップで、３個のチップがパッケージ４内
にケーシングされる。１ａ，１ｂ，１ｃはチップ１のＩ
／Ｏ、２ａ，２ｂ，２ｃはチップ２のＩ／Ｏ、３ａ，３
ｂはチップ３のＩ／Ｏである。
第２の実施の形態を示すブロック図である。図におい
て、１〜３はチップで、３個のチップがパッケージ４内
にケーシングされる。１ａ，１ｂ，１ｃはチップ１のＩ
／Ｏ、２ａ，２ｂ，２ｃはチップ２のＩ／Ｏ、３ａ，３
ｂはチップ３のＩ／Ｏである。
【００２１】９ａ0 〜ａ9 、９ｂ0 〜ｂ9 は外部Ｉ／Ｏ
である。１０はスイッチ素子で、このスイッチ素子１０
のＩ／Ｏと、各チップのＩ／Ｏおよび外部Ｉ／Ｏを１対
１で接続してある。そして、スイッチ素子１０の動作
で、外部Ｉ／Ｏと各チップのＩ／Ｏ間および各チップ間
のＩ／Ｏ同士を所望の経路で接続できるようになってい
る。
である。１０はスイッチ素子で、このスイッチ素子１０
のＩ／Ｏと、各チップのＩ／Ｏおよび外部Ｉ／Ｏを１対
１で接続してある。そして、スイッチ素子１０の動作
で、外部Ｉ／Ｏと各チップのＩ／Ｏ間および各チップ間
のＩ／Ｏ同士を所望の経路で接続できるようになってい
る。
【００２２】ここで、接続経路の例については、図１で
説明したものと同様であるので、ここでは説明を省略す
る。以上説明したように、本発明の第２の実施の形態で
は、チップとチップの間、およびチップと外部Ｉ／Ｏと
の間にスイッチ素子を設け、スイッチ素子の動作により
接続変更を行って各チップ単体で外部Ｉ／Ｏと接続した
り、チップ間接続および外部への入出力を変更すること
ができる。
説明したものと同様であるので、ここでは説明を省略す
る。以上説明したように、本発明の第２の実施の形態で
は、チップとチップの間、およびチップと外部Ｉ／Ｏと
の間にスイッチ素子を設け、スイッチ素子の動作により
接続変更を行って各チップ単体で外部Ｉ／Ｏと接続した
り、チップ間接続および外部への入出力を変更すること
ができる。
【００２３】このとき、スイッチ素子を用いることで、
Ｉ／Ｏの数が多くても対応可能である。なお、図３の実
施の形態では、スイッチ素子を用いたが、スイッチ素子
の代わりにプログラマブルゲートアレイを用いることも
できる。
Ｉ／Ｏの数が多くても対応可能である。なお、図３の実
施の形態では、スイッチ素子を用いたが、スイッチ素子
の代わりにプログラマブルゲートアレイを用いることも
できる。
【００２４】
【発明の効果】以上説明したように、本発明は、複数の
チップを搭載してなるマルチチップモジュールにおい
て、各チップ間および各チップと外部端子の間にスイッ
チを設け、前記スイッチ群のオンおよびオフの組み合わ
せで各チップ間および各チップと外部端子の間を接続す
ることとしたもので、スイッチによる接続変更で、各チ
ップ単体で外部端子と接続することができ、これによ
り、チップ単体レベルで正常性を確認できるという効果
を有する。
チップを搭載してなるマルチチップモジュールにおい
て、各チップ間および各チップと外部端子の間にスイッ
チを設け、前記スイッチ群のオンおよびオフの組み合わ
せで各チップ間および各チップと外部端子の間を接続す
ることとしたもので、スイッチによる接続変更で、各チ
ップ単体で外部端子と接続することができ、これによ
り、チップ単体レベルで正常性を確認できるという効果
を有する。
【００２５】また、マルチチップモジュール作成後にチ
ップ間接続および外部への入出力を変更することができ
るので、１種類のマルチチップモジュールに複数の機能
を持たせることができるという効果を有する。
ップ間接続および外部への入出力を変更することができ
るので、１種類のマルチチップモジュールに複数の機能
を持たせることができるという効果を有する。
【図１】本発明のマルチチップモジュールの第１の実施
の形態を示すブロック図
の形態を示すブロック図
【図２】チップ間の接続の一例を示すブロック図
【図３】本発明のマルチチップモジュールの第２の実施
の形態を示すブロック図
の形態を示すブロック図
１〜３ チップ １ａ〜１ｃ Ｉ／Ｏ ２ａ，２ｂ Ｉ／Ｏ ３ａ〜３ｃ Ｉ／Ｏ ４〜８ スイッチ ９ａ，９ｂ 外部Ｉ／Ｏ
Claims (2)
- 【請求項１】 ２個以上のチップを１つのパッケージに
ケーシングしてなるマルチチップモジュールにおいて、 各チップ間および各チップと外部端子の間にスイッチを
設け、前記スイッチ群のオンおよびオフの組み合わせで
各チップ間および各チップと外部端子の間を接続するこ
とを特徴とするマルチチップモジュール。 - 【請求項２】 請求項１記載のマルチチップモジュール
において、 前記スイッチ群のオンおよびオフを組み合わせて、複数
のチップの中のうちの１つのチップと外部端子が接続さ
れる電気経路を形成し、各チップ毎の駆動を可能とした
ことを特徴とするマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151696A JPH09213874A (ja) | 1996-02-07 | 1996-02-07 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151696A JPH09213874A (ja) | 1996-02-07 | 1996-02-07 | マルチチップモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213874A true JPH09213874A (ja) | 1997-08-15 |
Family
ID=12057139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2151696A Pending JPH09213874A (ja) | 1996-02-07 | 1996-02-07 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213874A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909303B2 (en) | 2002-08-27 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Multichip module and testing method thereof |
| CN120196194A (zh) * | 2025-03-12 | 2025-06-24 | 合肥惟新数控科技有限公司 | 一种多电源芯片系统 |
-
1996
- 1996-02-07 JP JP2151696A patent/JPH09213874A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909303B2 (en) | 2002-08-27 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Multichip module and testing method thereof |
| CN120196194A (zh) * | 2025-03-12 | 2025-06-24 | 合肥惟新数控科技有限公司 | 一种多电源芯片系统 |
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