JPH09213760A - 半導体素子の評価方法 - Google Patents
半導体素子の評価方法Info
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- JPH09213760A JPH09213760A JP1561296A JP1561296A JPH09213760A JP H09213760 A JPH09213760 A JP H09213760A JP 1561296 A JP1561296 A JP 1561296A JP 1561296 A JP1561296 A JP 1561296A JP H09213760 A JPH09213760 A JP H09213760A
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- evaluation
- sample
- dielectric breakdown
- oxide film
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Abstract
(57)【要約】
【課題】 正確な寿命評価を行うことができる半導体素
子の評価方法およびそれに適した絶縁破壊耐性評価用半
導体集積回路を提供することを目的とする。 【解決手段】 上記課題を解決するため、本発明の半導
体素子の評価方法では、サンプルが絶縁破壊した後に流
れる過大電流防止用として、サンプルに対して従来の抵
抗素子の代わりに直列にヒューズを入れ、電流を流すよ
うにした。こうすることで、従来評価法のように保護用
抵抗を入れることで生じる、サンプルのストレス電圧の
バラツキをなくすことができ、正確な半導体素子の評価
が可能となる。またサンプルが絶縁破壊する場合、最初
は絶縁破壊により電流値が上昇するが、その後ヒューズ
が切断されるため電流値は減少する。このことを利用し
てサンプルが絶縁破壊したことを知ることができる。
子の評価方法およびそれに適した絶縁破壊耐性評価用半
導体集積回路を提供することを目的とする。 【解決手段】 上記課題を解決するため、本発明の半導
体素子の評価方法では、サンプルが絶縁破壊した後に流
れる過大電流防止用として、サンプルに対して従来の抵
抗素子の代わりに直列にヒューズを入れ、電流を流すよ
うにした。こうすることで、従来評価法のように保護用
抵抗を入れることで生じる、サンプルのストレス電圧の
バラツキをなくすことができ、正確な半導体素子の評価
が可能となる。またサンプルが絶縁破壊する場合、最初
は絶縁破壊により電流値が上昇するが、その後ヒューズ
が切断されるため電流値は減少する。このことを利用し
てサンプルが絶縁破壊したことを知ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の評価
方法に関し、特に酸化膜の絶縁破壊耐性を調べるＴＤＤ
Ｂ(Time Dependent Dielectric Breakdown) 評価方法に
関する。
方法に関し、特に酸化膜の絶縁破壊耐性を調べるＴＤＤ
Ｂ(Time Dependent Dielectric Breakdown) 評価方法に
関する。
【０００２】
【従来の技術】一般に、酸化膜の絶縁破壊による寿命推
定式は下式（１）のように表される。
定式は下式（１）のように表される。
【０００３】
【数１】
【０００４】または ＭＴＴＦ＝Ａ・ｅｘｐ（−β・Ｅｏｘ）・ｅｘｐ｛Ｅａ
／（Ｋ×Ｔ）｝ 但し、ＭＴＴＦ：平均寿命、Ａ：定数、Ｅｏｘ：酸化膜
の電界 β：電界加速係数、Ｅａ：活性化エネルギー（温度加速
係数） Ｋ：ボルツマン定数、Ｔ：酸化膜の温度［Ｋ］ 寿命推定式（１）で未知数である、Ａ：定数、β：電界
加速係数、Ｅａ：活性化エネルギー（温度加速係数）
は、酸化膜の温度条件、印加電圧条件を変えた評価を何
条件か行うことで求めることができる。
／（Ｋ×Ｔ）｝ 但し、ＭＴＴＦ：平均寿命、Ａ：定数、Ｅｏｘ：酸化膜
の電界 β：電界加速係数、Ｅａ：活性化エネルギー（温度加速
係数） Ｋ：ボルツマン定数、Ｔ：酸化膜の温度［Ｋ］ 寿命推定式（１）で未知数である、Ａ：定数、β：電界
加速係数、Ｅａ：活性化エネルギー（温度加速係数）
は、酸化膜の温度条件、印加電圧条件を変えた評価を何
条件か行うことで求めることができる。
【０００５】これらの評価では、酸化膜の温度が高けれ
ば高いほど寿命試験が加速され評価時間が短くなるた
め、酸化膜が実際で使用する環境の温度条件よりもかな
り高い温度（２００℃程度）で行い、評価時間を短縮さ
せることが可能である。しかし、評価は１０００〜２０
００時間に及ぶため、チップをセラミックパッケージに
組み立てて評価を行うことが多い。
ば高いほど寿命試験が加速され評価時間が短くなるた
め、酸化膜が実際で使用する環境の温度条件よりもかな
り高い温度（２００℃程度）で行い、評価時間を短縮さ
せることが可能である。しかし、評価は１０００〜２０
００時間に及ぶため、チップをセラミックパッケージに
組み立てて評価を行うことが多い。
【０００６】この場合、装置構成の簡素化を図り１つの
定電圧源で多数のチップを評価するため、パッケージに
組み立てたチップを並列にならべ、保護用の抵抗を各チ
ップに対して直列に挿入する。これは、あるサンプルが
絶縁破壊したとき過大な電流が流れることで定電圧源の
電流リミットがかかり、サンプルへのストレス電圧が降
下することを防ぐためのものである。
定電圧源で多数のチップを評価するため、パッケージに
組み立てたチップを並列にならべ、保護用の抵抗を各チ
ップに対して直列に挿入する。これは、あるサンプルが
絶縁破壊したとき過大な電流が流れることで定電圧源の
電流リミットがかかり、サンプルへのストレス電圧が降
下することを防ぐためのものである。
【０００７】このような評価回路を用いた場合、サンプ
ルが絶縁破壊する毎に電流値が上がるため、定電圧源か
ら流れ出る電流値は階段状に上昇する。これを利用して
酸化膜が絶縁破壊したことを調べる。
ルが絶縁破壊する毎に電流値が上がるため、定電圧源か
ら流れ出る電流値は階段状に上昇する。これを利用して
酸化膜が絶縁破壊したことを調べる。
【０００８】
【発明が解決しようとする課題】上記の方法では、酸化
膜の特性バラツキによりサンプルを流れる電流値がバラ
ツクため、保護用抵抗に係る電圧がサンプル毎に変わ
る。その結果、ストレス電圧がサンプル毎に異なる。酸
化膜の寿命は、前述の寿命推定式（１）に示したよう
に、ストレス電界の指数関数となるため、寿命のバラツ
キが大きくなり、正確な寿命評価を行うことができない
という問題点がある。
膜の特性バラツキによりサンプルを流れる電流値がバラ
ツクため、保護用抵抗に係る電圧がサンプル毎に変わ
る。その結果、ストレス電圧がサンプル毎に異なる。酸
化膜の寿命は、前述の寿命推定式（１）に示したよう
に、ストレス電界の指数関数となるため、寿命のバラツ
キが大きくなり、正確な寿命評価を行うことができない
という問題点がある。
【０００９】本発明は正確な寿命評価を行うことができ
る半導体素子の評価方法およびそれに適した絶縁破壊耐
性評価用半導体集積回路を提供することを目的とする。
る半導体素子の評価方法およびそれに適した絶縁破壊耐
性評価用半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の評価方法では、電圧源と電流計との直列回
路中に並列接続された複数の評価用半導体素子を接続し
て評価用半導体素子の酸化膜の絶縁破壊耐性を調べるＴ
ＤＤＢ評価方法において、評価用半導体素子それぞれに
対して直列にヒューズを入れる。
め、本発明の評価方法では、電圧源と電流計との直列回
路中に並列接続された複数の評価用半導体素子を接続し
て評価用半導体素子の酸化膜の絶縁破壊耐性を調べるＴ
ＤＤＢ評価方法において、評価用半導体素子それぞれに
対して直列にヒューズを入れる。
【００１１】また本発明の絶縁破壊耐性評価用半導体集
積回路は、半導体基板と、半導体基板状に形成された酸
化膜と、酸化膜上に形成された電極と、外部接続用パッ
ドと、前記半導体基板の基板電位を供給する基板電位用
パッドとを備え、電極と前記外部接続用パッド間が過大
電流流入時に溶断する金属配線パターンで結ばれてい
る。
積回路は、半導体基板と、半導体基板状に形成された酸
化膜と、酸化膜上に形成された電極と、外部接続用パッ
ドと、前記半導体基板の基板電位を供給する基板電位用
パッドとを備え、電極と前記外部接続用パッド間が過大
電流流入時に溶断する金属配線パターンで結ばれてい
る。
【００１２】ヒューズは抵抗成分をほとんど持たないた
め、ヒューズにかかる電圧は無視することができる。こ
のため、評価用半導体素子に印加される電圧はバラツク
ことがなくなる。また評価用半導体素子が絶縁破壊する
場合、最初は絶縁破壊により電流値が上昇するが、その
後ヒューズが切断されるため電流値は減少する。このこ
とを利用して評価用半導体素子が絶縁破壊したことを知
ることができる。
め、ヒューズにかかる電圧は無視することができる。こ
のため、評価用半導体素子に印加される電圧はバラツク
ことがなくなる。また評価用半導体素子が絶縁破壊する
場合、最初は絶縁破壊により電流値が上昇するが、その
後ヒューズが切断されるため電流値は減少する。このこ
とを利用して評価用半導体素子が絶縁破壊したことを知
ることができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を使用して説明する。 （第一の実施の形態）図１に本発明の第一の実施の形態
を示す。本発明により酸化膜のＴＤＤＢ評価を行う場
合、１つの定電圧源１１で多数のサンプル１２を同時に
評価するため、サンプル１２を並列に多数並べる。この
ようにした場合、評価中にあるサンプル１２が故障する
と、酸化膜が絶縁破壊することにより過大な電流が流れ
る。電流値が定電圧源１１の電流リミットに達した場合
は、サンプル１２全体のストレス電圧が下降する。
を使用して説明する。 （第一の実施の形態）図１に本発明の第一の実施の形態
を示す。本発明により酸化膜のＴＤＤＢ評価を行う場
合、１つの定電圧源１１で多数のサンプル１２を同時に
評価するため、サンプル１２を並列に多数並べる。この
ようにした場合、評価中にあるサンプル１２が故障する
と、酸化膜が絶縁破壊することにより過大な電流が流れ
る。電流値が定電圧源１１の電流リミットに達した場合
は、サンプル１２全体のストレス電圧が下降する。
【００１４】そのため、従来の評価方法では、過大電流
防止用として保護用の抵抗を入れていた。この場合、サ
ンプル１２に流れる電流値は酸化膜の膜質のバラツキに
よりサンプル１２毎に異なり、保護用抵抗にかかる電圧
も保護用抵抗毎に変化する。その結果、ストレス電圧も
サンプル１２毎にバラツキ、正確な評価を行うことがで
きなかった。
防止用として保護用の抵抗を入れていた。この場合、サ
ンプル１２に流れる電流値は酸化膜の膜質のバラツキに
よりサンプル１２毎に異なり、保護用抵抗にかかる電圧
も保護用抵抗毎に変化する。その結果、ストレス電圧も
サンプル１２毎にバラツキ、正確な評価を行うことがで
きなかった。
【００１５】本発明では、これを防止するため抵抗成分
をほとんど持たないヒューズ１４を挿入する。こうする
ことで、酸化膜の膜質のバラツキにより電流値のバラツ
キが生じても、ヒューズ１４は抵抗成分をほとんど持た
ないため、ヒューズ１４にかかっている電圧は無視する
ことができる。その結果、サンプル１２へのストレス電
圧は各サンプル毎に一定となり、正確なＴＤＤＢ評価を
行うことができる。また、サンプル１２が故障した場合
はその電流によってヒューズ１４が切断されるため、前
述のようにサンプルの故障後に過大な電流が流れること
で生じる、定電圧源１１のストレス電圧降下も生じな
い。
をほとんど持たないヒューズ１４を挿入する。こうする
ことで、酸化膜の膜質のバラツキにより電流値のバラツ
キが生じても、ヒューズ１４は抵抗成分をほとんど持た
ないため、ヒューズ１４にかかっている電圧は無視する
ことができる。その結果、サンプル１２へのストレス電
圧は各サンプル毎に一定となり、正確なＴＤＤＢ評価を
行うことができる。また、サンプル１２が故障した場合
はその電流によってヒューズ１４が切断されるため、前
述のようにサンプルの故障後に過大な電流が流れること
で生じる、定電圧源１１のストレス電圧降下も生じな
い。
【００１６】また図２に示したように、サンプルが故障
した場合、故障した瞬間は一時的に定電圧源１１から流
れ出る電流が上昇するが、ヒューズが切断された後は電
流値が下降する。このことを利用すれば、定電圧源から
流れ出る電流を電流計１３でモニターすることで、サン
プル１２の故障をモニターすることが可能となる。
した場合、故障した瞬間は一時的に定電圧源１１から流
れ出る電流が上昇するが、ヒューズが切断された後は電
流値が下降する。このことを利用すれば、定電圧源から
流れ出る電流を電流計１３でモニターすることで、サン
プル１２の故障をモニターすることが可能となる。
【００１７】（第二の実施の形態）第一の実施の形態で
は、ヒューズを回路的に入れることで多数のサンプルを
同時に評価することが可能となったが、第二の実施の形
態ではヒューズを半導体素子上に作り込み、本発明の評
価方法に最適なサンプルとなる半導体集積回路を得るよ
うにした。
は、ヒューズを回路的に入れることで多数のサンプルを
同時に評価することが可能となったが、第二の実施の形
態ではヒューズを半導体素子上に作り込み、本発明の評
価方法に最適なサンプルとなる半導体集積回路を得るよ
うにした。
【００１８】図３に本発明の第二の実施の形態の半導体
集積回路の一部を示す。半導体基板１上に、酸化膜３１
を形成し、その上に金属（アルミ）等で電極３２を所定
パターンに形成し評価用サンプルパターンができあが
る。このとき電極３２と信号取り出し用パッド３４との
間に電極３２を形成した金属で同時にメタル配線３３を
形成する。一方基板１上には基板電位を与えるためのパ
ッド３５が形成されており、パッド３４とパッド３５間
に図１に示した定電流源１１と電流計１３の直列回路を
接続し、サンプルの酸化膜３１に電圧を印加し続け、そ
の時の電流の変化を観測する事により、ＴＤＤＢ評価を
行う事ができる。
集積回路の一部を示す。半導体基板１上に、酸化膜３１
を形成し、その上に金属（アルミ）等で電極３２を所定
パターンに形成し評価用サンプルパターンができあが
る。このとき電極３２と信号取り出し用パッド３４との
間に電極３２を形成した金属で同時にメタル配線３３を
形成する。一方基板１上には基板電位を与えるためのパ
ッド３５が形成されており、パッド３４とパッド３５間
に図１に示した定電流源１１と電流計１３の直列回路を
接続し、サンプルの酸化膜３１に電圧を印加し続け、そ
の時の電流の変化を観測する事により、ＴＤＤＢ評価を
行う事ができる。
【００１９】図に示した酸化膜３１の電極３２と外部と
の電気的な接続を行うパッド３４とを結ぶメタル配線３
３は、通常はサンプル故障後に過大な電流が流れても配
線が断線しないように太い配線にしておく。しかし、本
発明の場合は過大な電流が流れた場合に断線するよう
に、１．０μｍ以下の細いメタル配線３３にしておく。
こうすることで、半導体素子上にヒューズを形成するこ
とができ、第一の実施の形態で説明したように、多数の
サンプルを同時に評価することができる。
の電気的な接続を行うパッド３４とを結ぶメタル配線３
３は、通常はサンプル故障後に過大な電流が流れても配
線が断線しないように太い配線にしておく。しかし、本
発明の場合は過大な電流が流れた場合に断線するよう
に、１．０μｍ以下の細いメタル配線３３にしておく。
こうすることで、半導体素子上にヒューズを形成するこ
とができ、第一の実施の形態で説明したように、多数の
サンプルを同時に評価することができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、半
導体素子の酸化膜の絶縁破壊耐性を調べるＴＤＤＢ評価
において、サンプルを一度に多数評価する場合に、従来
評価法のように保護用抵抗を入れることで生じるサンプ
ルのストレス電圧のバラツキをなくすことができ、正確
な半導体素子の評価が可能となる。
導体素子の酸化膜の絶縁破壊耐性を調べるＴＤＤＢ評価
において、サンプルを一度に多数評価する場合に、従来
評価法のように保護用抵抗を入れることで生じるサンプ
ルのストレス電圧のバラツキをなくすことができ、正確
な半導体素子の評価が可能となる。
【００２１】またサンプルが絶縁破壊する場合、最初は
絶縁破壊により電流値が上昇するが、その後ヒューズが
切断されるため電流値は減少する。このことを利用して
サンプルが絶縁破壊したことを知ることができる。
絶縁破壊により電流値が上昇するが、その後ヒューズが
切断されるため電流値は減少する。このことを利用して
サンプルが絶縁破壊したことを知ることができる。
【図１】本発明の実施の形態における半導体素子の評価
方法を示す図である。
方法を示す図である。
【図２】本発明の実施の形態におけるサンプル故障時の
定電圧源から流れ出る電流値を示す図である。
定電圧源から流れ出る電流値を示す図である。
【図３】本発明の実施の形態の評価方法を行う場合の半
導体素子を示す図である。
導体素子を示す図である。
１１ 定電圧源 １２ サンプル １３ 電流計 １４ ヒューズ ３１ 酸化膜 ３２ 電極 ３３ メタル配線 ３４，３５ パッド
Claims (2)
- 【請求項１】 電圧源と電流計との直列回路中に並列接
続された複数の評価用半導体素子を接続して前記評価用
半導体素子の酸化膜の絶縁破壊耐性を調べるＴＤＤＢ評
価方法において、 前記評価用半導体素子それぞれに対して直列にヒューズ
を入れることを特徴とする半導体素子の評価方法。 - 【請求項２】 半導体基板と、前記半導体基板上に形成
された酸化膜と、前記酸化膜上に形成された電極と、外
部接続用パッドと、前記半導体基板の基板電位を供給す
る基板電位用パッドとを備え、前記酸化膜の絶縁破壊耐
性評価を行う半導体集積回路において、 前記電極と前記外部接続用パッド間を過大電流流入時に
溶断する金属配線パターンで結んだ事を特徴とする絶縁
破壊耐性評価用半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1561296A JPH09213760A (ja) | 1996-01-31 | 1996-01-31 | 半導体素子の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1561296A JPH09213760A (ja) | 1996-01-31 | 1996-01-31 | 半導体素子の評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213760A true JPH09213760A (ja) | 1997-08-15 |
Family
ID=11893537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1561296A Withdrawn JPH09213760A (ja) | 1996-01-31 | 1996-01-31 | 半導体素子の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213760A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106409817A (zh) * | 2016-10-26 | 2017-02-15 | 上海华力微电子有限公司 | Tddb测试结构以及tddb测试方法 |
| CN110140200A (zh) * | 2018-11-06 | 2019-08-16 | 长江存储科技有限责任公司 | 时间相关电介质击穿测试结构及其测试方法 |
| WO2021196990A1 (zh) * | 2020-04-03 | 2021-10-07 | 长鑫存储技术有限公司 | 测试电路及半导体测试方法 |
-
1996
- 1996-01-31 JP JP1561296A patent/JPH09213760A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106409817A (zh) * | 2016-10-26 | 2017-02-15 | 上海华力微电子有限公司 | Tddb测试结构以及tddb测试方法 |
| CN110140200A (zh) * | 2018-11-06 | 2019-08-16 | 长江存储科技有限责任公司 | 时间相关电介质击穿测试结构及其测试方法 |
| US11187740B2 (en) | 2018-11-06 | 2021-11-30 | Yangtze Memory Technologies Co., Ltd. | Time dependent dielectric breakdown test structure and test method thereof |
| WO2021196990A1 (zh) * | 2020-04-03 | 2021-10-07 | 长鑫存储技术有限公司 | 测试电路及半导体测试方法 |
| US11988704B2 (en) | 2020-04-03 | 2024-05-21 | Changxin Memory Technologies, Inc. | Test circuits and semiconductor test methods |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |