JPH09205206A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09205206A JPH09205206A JP623497A JP623497A JPH09205206A JP H09205206 A JPH09205206 A JP H09205206A JP 623497 A JP623497 A JP 623497A JP 623497 A JP623497 A JP 623497A JP H09205206 A JPH09205206 A JP H09205206A
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Abstract
(57)【要約】
【課題】ソース・ドレインの浅接合化による接合耐圧の
低下を回避しつつ、微細化を可能とした半導体装置の製
造方法を提供する。 【解決手段】ソース拡散層上に第１の不純物を含む第１
導電材料膜を、ドレイン拡散層上に第２の不純物を含む
第２導電材料膜を形成する。熱処理により、第１の不純
物を第２の不純物よりも深く拡散する。
低下を回避しつつ、微細化を可能とした半導体装置の製
造方法を提供する。 【解決手段】ソース拡散層上に第１の不純物を含む第１
導電材料膜を、ドレイン拡散層上に第２の不純物を含む
第２導電材料膜を形成する。熱処理により、第１の不純
物を第２の不純物よりも深く拡散する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に改良された構造を有するＭＯＳ型トラ
ンジスタの製造方法に関する。
方法に関し、特に改良された構造を有するＭＯＳ型トラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型集積回路装置の小型化，高性能
化を進めるうえで、ゲート電極とソース，ドレイン拡
散層上のコンタクト孔との間隔縮小ソース，ドレイン
拡散層の抵抗低減、が重要な問題である。
化を進めるうえで、ゲート電極とソース，ドレイン拡
散層上のコンタクト孔との間隔縮小ソース，ドレイン
拡散層の抵抗低減、が重要な問題である。
【０００３】この問題を解決する方法としてセルファラ
インコンタクト技術〔“Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｃ
ｏｎｔａｃｔ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇ
ｈＤｅｎｓｉｔｙ ＭＯＳ ＶＬＳＩ”，Ｓｙｍｐｏ，
ｏｎ ＶＬＳＩ Ｔｅｃｈ．Ｄｉｇｅｓｔ，Ｐ．３４，
（１９８２）〕が提案されている。本技術によるＭＯＳ
型トランジスタの断面構造を図４に示す。ゲート電極に
自己整合的に電極ひき出し用の多結晶シリコンが配置さ
れ、ソース，ドレイン拡散層全面を覆うように配置され
ているから上層のアルミニウム配線とソース，ドレイ
ン間のコンタクト孔は、ゲート電極との間隔に制限され
ずに設置できる。ソース，ドレインに付加される抵抗
は、多結晶シリコンと拡散領域の並列抵抗値となり、実
効的に低下する。
インコンタクト技術〔“Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｃ
ｏｎｔａｃｔ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇ
ｈＤｅｎｓｉｔｙ ＭＯＳ ＶＬＳＩ”，Ｓｙｍｐｏ，
ｏｎ ＶＬＳＩ Ｔｅｃｈ．Ｄｉｇｅｓｔ，Ｐ．３４，
（１９８２）〕が提案されている。本技術によるＭＯＳ
型トランジスタの断面構造を図４に示す。ゲート電極に
自己整合的に電極ひき出し用の多結晶シリコンが配置さ
れ、ソース，ドレイン拡散層全面を覆うように配置され
ているから上層のアルミニウム配線とソース，ドレイ
ン間のコンタクト孔は、ゲート電極との間隔に制限され
ずに設置できる。ソース，ドレインに付加される抵抗
は、多結晶シリコンと拡散領域の並列抵抗値となり、実
効的に低下する。
【０００４】
【発明が解決しようとする課題】上述した従来技術によ
る半導体装置には次のような欠点がある。
る半導体装置には次のような欠点がある。
【０００５】（１）図４に示した構造のトランジスタ
は、ソース，ドレイン上に同層の多結晶シリコン膜を配
置しているために、ソース電極とドレイン電極の分離間
隔はこの多結晶シリコンの間隔ｌで決定される。この距
離ｌが使用される加工技術の最小寸法であるとすると、
ＭＯＳ型トランジスタのゲート電極の幅（チャネル長）
Ｌはｌよりも大きくなりＭＯＳ型トランジスタのチャネ
ル長として最小の加工寸法を使用できないことになり微
細化の障害となる。
は、ソース，ドレイン上に同層の多結晶シリコン膜を配
置しているために、ソース電極とドレイン電極の分離間
隔はこの多結晶シリコンの間隔ｌで決定される。この距
離ｌが使用される加工技術の最小寸法であるとすると、
ＭＯＳ型トランジスタのゲート電極の幅（チャネル長）
Ｌはｌよりも大きくなりＭＯＳ型トランジスタのチャネ
ル長として最小の加工寸法を使用できないことになり微
細化の障害となる。
【０００６】（２）トランジスタを微細にするには、特
にチャネル長を小さくするにはソース，ドレイン拡散層
深さを小さくしなければならない。拡散層深さが浅くな
るとソース，ドレインの接合耐圧の低下が問題になる。
これを避けるには、電源電圧を低下させ接合耐圧よりも
十分に低い電圧範囲で装置を動作させるのが良い。しか
し、従来の半導体装置を複数個使用するシステムでは一
種類の電源が使用されることが多く、従来とは別の低電
圧の電源を必要とする半導体装置は使い難い。この問題
を解決する手段として、半導体装置の外部とのインター
フェース部は従来の電源電圧で動作させ、装置の内部は
降圧された内部電源で動作させる方法がある。このよう
な装置を実現するためには、内部の集積度の高い領域で
は拡散層深さの小さい微細なトランジスタを用い、外部
とのインターフェース部では拡散層深さが大きく接合耐
圧の高いトランジスタを使用するのが望ましい。図４に
示した装置ではすべてのトランジスタのソース，ドレイ
ン拡散層を同一層の多結晶シリコン膜からの同一不純物
拡散で形成しているから２種類の深さの拡散層を作るこ
とが難しい。
にチャネル長を小さくするにはソース，ドレイン拡散層
深さを小さくしなければならない。拡散層深さが浅くな
るとソース，ドレインの接合耐圧の低下が問題になる。
これを避けるには、電源電圧を低下させ接合耐圧よりも
十分に低い電圧範囲で装置を動作させるのが良い。しか
し、従来の半導体装置を複数個使用するシステムでは一
種類の電源が使用されることが多く、従来とは別の低電
圧の電源を必要とする半導体装置は使い難い。この問題
を解決する手段として、半導体装置の外部とのインター
フェース部は従来の電源電圧で動作させ、装置の内部は
降圧された内部電源で動作させる方法がある。このよう
な装置を実現するためには、内部の集積度の高い領域で
は拡散層深さの小さい微細なトランジスタを用い、外部
とのインターフェース部では拡散層深さが大きく接合耐
圧の高いトランジスタを使用するのが望ましい。図４に
示した装置ではすべてのトランジスタのソース，ドレイ
ン拡散層を同一層の多結晶シリコン膜からの同一不純物
拡散で形成しているから２種類の深さの拡散層を作るこ
とが難しい。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基体上にゲート電極を挟んで
ソース、ドレイン拡散層を有するＭＯＳ型トランジスタ
の製造方法において、前記ソース拡散層上に第１の不純
物を含む第１の導電材料膜を形成する工程と、前記ドレ
イン拡散層上に第２の不純物を含み前記第１の導電材料
膜と異なる材質の第２の導電材料膜を形成する工程と、
前記第１の導電材料膜および前記第２の導電材料膜から
前記第１および第２の不純物をそれぞれ前記ソースおよ
び前記ドレイン拡散層中に拡散させる加熱工程とを含
み、前記第１の不純物は、前記第２の不純物よりも深く
拡散されることを特徴とする。
造方法は、一導電型半導体基体上にゲート電極を挟んで
ソース、ドレイン拡散層を有するＭＯＳ型トランジスタ
の製造方法において、前記ソース拡散層上に第１の不純
物を含む第１の導電材料膜を形成する工程と、前記ドレ
イン拡散層上に第２の不純物を含み前記第１の導電材料
膜と異なる材質の第２の導電材料膜を形成する工程と、
前記第１の導電材料膜および前記第２の導電材料膜から
前記第１および第２の不純物をそれぞれ前記ソースおよ
び前記ドレイン拡散層中に拡散させる加熱工程とを含
み、前記第１の不純物は、前記第２の不純物よりも深く
拡散されることを特徴とする。
【０００８】すなわち、上述した従来の装置に対して、
本発明の製造方法によれば、 （１）第１の導電材料を所望の領域のソース，ドレイン
拡散層表面全面に接するように配置し、それ以外の領域
のソース，ドレイン拡散層表面全面に接するように第２
の導電材料を配置する。すなわち、同一半導体基体上で
領域によって、拡散層表面に配置する導電材料の層を使
い分ける。
本発明の製造方法によれば、 （１）第１の導電材料を所望の領域のソース，ドレイン
拡散層表面全面に接するように配置し、それ以外の領域
のソース，ドレイン拡散層表面全面に接するように第２
の導電材料を配置する。すなわち、同一半導体基体上で
領域によって、拡散層表面に配置する導電材料の層を使
い分ける。
【０００９】（２）第１の導電材料下のソース，ドレイ
ン拡散層深さと、第２の導電材料下のソース，ドレイン
拡散層深さとを容易に異なる深さにできる。という特徴
を有する。
ン拡散層深さと、第２の導電材料下のソース，ドレイン
拡散層深さとを容易に異なる深さにできる。という特徴
を有する。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の第１の実施例による半導体
装置の縦断面面である。本実施例は、本発明を１個のＮ
チャネル型ＭＯＳトランジスタの製造に適用したもので
ある。Ｐ型単結晶シリコン基体１上にゲート絶縁膜２，
多結晶シリコンのゲート電極３を有し、ドレイン拡散層
は、リンによるｎ- 型不純物領域５とヒ素による浅いｎ
+ 型不純物領域１２とから成り、ドレイン拡散層表面全
面に接するようにドレイン電極ひき出し用多結晶シリコ
ン膜８が配置され、ソース拡散層は、リンによるｎ- 型
不純物領域５とリンによる深いｎ+ 型不純物領域１３と
から成り、ソース拡散層全面に接するようにソース電極
ひき出し用タングステンシリサイド膜１１が配置されて
いる。上層のアルミニウム配線１７との接続用のソース
電極上コンタクト孔１６はタングステンシリサイド膜１
１上に、ドレイン電極上コンタクト孔１５は多結晶シリ
コン膜８上に設けられている。
装置の縦断面面である。本実施例は、本発明を１個のＮ
チャネル型ＭＯＳトランジスタの製造に適用したもので
ある。Ｐ型単結晶シリコン基体１上にゲート絶縁膜２，
多結晶シリコンのゲート電極３を有し、ドレイン拡散層
は、リンによるｎ- 型不純物領域５とヒ素による浅いｎ
+ 型不純物領域１２とから成り、ドレイン拡散層表面全
面に接するようにドレイン電極ひき出し用多結晶シリコ
ン膜８が配置され、ソース拡散層は、リンによるｎ- 型
不純物領域５とリンによる深いｎ+ 型不純物領域１３と
から成り、ソース拡散層全面に接するようにソース電極
ひき出し用タングステンシリサイド膜１１が配置されて
いる。上層のアルミニウム配線１７との接続用のソース
電極上コンタクト孔１６はタングステンシリサイド膜１
１上に、ドレイン電極上コンタクト孔１５は多結晶シリ
コン膜８上に設けられている。
【００１２】図２（ａ）〜（ｃ）の主要工程縦断面図を
用いて、本実施例を説明する。Ｐ型単結晶シリコン基体
１上にゲート絶縁膜２，多結晶シリコン膜を順次成長
し、シリコン酸化膜４をマスクに多結晶シリコン膜をパ
ターニングして、多結晶シリコンのゲート電極３を形成
する。シリコン酸化膜４と多結晶シリコンのゲート電極
３とをマスクにして将来ソース，ドレインとなる領域に
ｎ型不純物であるリンを５×１０13／ｃｍ2 ，５０ｋｅ
Ｖの加速エネルギーでイオン打ち込みしてｎ- 型不純物
領域５を形成し、図２（ａ）を得る。
用いて、本実施例を説明する。Ｐ型単結晶シリコン基体
１上にゲート絶縁膜２，多結晶シリコン膜を順次成長
し、シリコン酸化膜４をマスクに多結晶シリコン膜をパ
ターニングして、多結晶シリコンのゲート電極３を形成
する。シリコン酸化膜４と多結晶シリコンのゲート電極
３とをマスクにして将来ソース，ドレインとなる領域に
ｎ型不純物であるリンを５×１０13／ｃｍ2 ，５０ｋｅ
Ｖの加速エネルギーでイオン打ち込みしてｎ- 型不純物
領域５を形成し、図２（ａ）を得る。
【００１３】次いで全面に１０００オングストロームの
厚さのＣＶＤシリコン酸化膜６を成長した後フォトレジ
ストでソース領域を覆い、異方性のエッチングによりＣ
ＶＤシリコン酸化膜６を１０００オングストロームだけ
エッチバックすると、ドレイン領域のシリコン基体表面
が露出すると同時にドレイン領域側のゲート電極側壁に
ＣＶＤシリコン酸化膜のサイドウォール７が形成され
る。フォトレジストを除去した後、２０００オングスト
ロームの厚さに多結晶シリコン膜８を成長し、全面にｎ
型不純物であるヒ素を１×１０16／ｃｍ2 ，５０ｋｅＶ
の加速エネルギーでイオン打ち込みする。その後ＣＶＤ
シリコン酸化膜９をマスクにして、多結晶シリコン膜８
を所望の電極形状にパターニングして図２（ｂ）を得
る。
厚さのＣＶＤシリコン酸化膜６を成長した後フォトレジ
ストでソース領域を覆い、異方性のエッチングによりＣ
ＶＤシリコン酸化膜６を１０００オングストロームだけ
エッチバックすると、ドレイン領域のシリコン基体表面
が露出すると同時にドレイン領域側のゲート電極側壁に
ＣＶＤシリコン酸化膜のサイドウォール７が形成され
る。フォトレジストを除去した後、２０００オングスト
ロームの厚さに多結晶シリコン膜８を成長し、全面にｎ
型不純物であるヒ素を１×１０16／ｃｍ2 ，５０ｋｅＶ
の加速エネルギーでイオン打ち込みする。その後ＣＶＤ
シリコン酸化膜９をマスクにして、多結晶シリコン膜８
を所望の電極形状にパターニングして図２（ｂ）を得
る。
【００１４】次いで１０００オングストロームの厚さの
ＣＶＤシリコン酸化膜を成長した後、異方性エッチング
により１０００オングストローム厚のＣＶＤシリコン酸
化膜とソース領域上に残されていたシリコン酸化膜６を
エッチバックすると、ソース領域のシリコン基体表面が
露出すると同時にソース領域側のゲート電極側壁にＣＶ
Ｄシリコン酸化膜のサイドウォール１０が形成される。
その後２０００オングストロームの厚さにタングステン
シリサイド膜１１を成長し、全面にｎ型不純物であるリ
ンを１×１０16／ｃｍ2 ，５０ｋｅＶの加速エネルギー
でイオン打ち込みする。その後９００℃の窒素雰囲気中
で熱処理を行うと、多結晶シリコン膜８からヒ素が、ま
たタングステンシリサイド膜１１からリンがシリコン基
体中へ拡散しその拡散係数の違いによりドレイン領域に
ヒ素による浅いｎ+ 型不純物領域１２，ソース領域にリ
ンによる深いｎ+ 型不純物領域１３が形成される。その
後タングステンシリサイド膜１１を所望の電極形状にパ
ターニングして図２（ｃ）を得る。
ＣＶＤシリコン酸化膜を成長した後、異方性エッチング
により１０００オングストローム厚のＣＶＤシリコン酸
化膜とソース領域上に残されていたシリコン酸化膜６を
エッチバックすると、ソース領域のシリコン基体表面が
露出すると同時にソース領域側のゲート電極側壁にＣＶ
Ｄシリコン酸化膜のサイドウォール１０が形成される。
その後２０００オングストロームの厚さにタングステン
シリサイド膜１１を成長し、全面にｎ型不純物であるリ
ンを１×１０16／ｃｍ2 ，５０ｋｅＶの加速エネルギー
でイオン打ち込みする。その後９００℃の窒素雰囲気中
で熱処理を行うと、多結晶シリコン膜８からヒ素が、ま
たタングステンシリサイド膜１１からリンがシリコン基
体中へ拡散しその拡散係数の違いによりドレイン領域に
ヒ素による浅いｎ+ 型不純物領域１２，ソース領域にリ
ンによる深いｎ+ 型不純物領域１３が形成される。その
後タングステンシリサイド膜１１を所望の電極形状にパ
ターニングして図２（ｃ）を得る。
【００１５】次いで層間絶縁膜１４を成長し、ドレイン
電極上のコンタクト孔１５，ソース電極上のコンタクト
孔１６を開孔し、アルミニウム配線１７を形成して図１
の装置を完成させる。
電極上のコンタクト孔１５，ソース電極上のコンタクト
孔１６を開孔し、アルミニウム配線１７を形成して図１
の装置を完成させる。
【００１６】本実施例によれば、ソース電極上のコンタ
クト孔１６をゲート電極３上にオーバーラップして開孔
することができる。したがって、通常のＰＲ技術に必要
な目合せ余裕が不要となり高集積化に適する。また、ソ
ース電極ひき出し用のタングステンシリサイド膜１１と
ドレイン電極ひき出し用多結晶シリコン膜８は独立した
層であり、相互にシリコン酸化膜で絶縁されているから
互いの配置関係に制限はない。したがってゲート電極３
の幅（チャネル長）は、ソース，ドレイン上の導電層の
存在によって制限されることはない。
クト孔１６をゲート電極３上にオーバーラップして開孔
することができる。したがって、通常のＰＲ技術に必要
な目合せ余裕が不要となり高集積化に適する。また、ソ
ース電極ひき出し用のタングステンシリサイド膜１１と
ドレイン電極ひき出し用多結晶シリコン膜８は独立した
層であり、相互にシリコン酸化膜で絶縁されているから
互いの配置関係に制限はない。したがってゲート電極３
の幅（チャネル長）は、ソース，ドレイン上の導電層の
存在によって制限されることはない。
【００１７】本実施例においては、ソース，ドレイン電
極ひき出し用の第１および第２の導電層として多結晶シ
リコン膜とタングステンシリサイド膜を用いたがこの導
電層としては場合に応じて任意の選択が可能である。ｎ
+ 拡散層を形成するための不純物として、ヒ素とリンを
用いたが、ヒ素のみあるいはリンのみでも実現できる。
また、本実施例ではＮチャネル型のＭＯＳトランジスタ
の製造方法について記したが、Ｐチャネル型，ＣＭＯＳ
型の装置に関しても本発明は適用され得る。
極ひき出し用の第１および第２の導電層として多結晶シ
リコン膜とタングステンシリサイド膜を用いたがこの導
電層としては場合に応じて任意の選択が可能である。ｎ
+ 拡散層を形成するための不純物として、ヒ素とリンを
用いたが、ヒ素のみあるいはリンのみでも実現できる。
また、本実施例ではＮチャネル型のＭＯＳトランジスタ
の製造方法について記したが、Ｐチャネル型，ＣＭＯＳ
型の装置に関しても本発明は適用され得る。
【００１８】図３は本発明の第２の実施例による半導体
装置の縦断面図である。
装置の縦断面図である。
【００１９】本実施例は、ソース，ドレインに深いｎ+
型不純物領域を有するＮチャネル型ＭＯＳトランジスタ
Ｑ１と第１の実施例で説明したＮチャネル型ＭＯＳトラ
ンジスタＱ２を同一基体上に作製するものである。製造
方法および各部名称の詳細は第１の実施例において図
１，図２で説明したものと同じであるから省略する。
型不純物領域を有するＮチャネル型ＭＯＳトランジスタ
Ｑ１と第１の実施例で説明したＮチャネル型ＭＯＳトラ
ンジスタＱ２を同一基体上に作製するものである。製造
方法および各部名称の詳細は第１の実施例において図
１，図２で説明したものと同じであるから省略する。
【００２０】ＭＯＳトランジスタＱ１においてはソー
ス，ドレイン拡散層表面全面に接するようにタングステ
ンシリサイド膜１１と深いｎ+ 型不純物領域１３を形成
する。ＭＯＳトランジスタＱ２においてはソース側に表
面全面に接するようにタングステンシリサイド膜１１と
深いｎ+ 型不純物領域１３を形成し、ドレイン側に表面
全面に接するように多結晶シリコン膜８と浅いｎ+ 型不
純物領域１２を形成する。
ス，ドレイン拡散層表面全面に接するようにタングステ
ンシリサイド膜１１と深いｎ+ 型不純物領域１３を形成
する。ＭＯＳトランジスタＱ２においてはソース側に表
面全面に接するようにタングステンシリサイド膜１１と
深いｎ+ 型不純物領域１３を形成し、ドレイン側に表面
全面に接するように多結晶シリコン膜８と浅いｎ+ 型不
純物領域１２を形成する。
【００２１】本実施例によれば、大規模集積回路におい
て、外部とのインターフェース等の高い接合耐圧を必要
とする部分をＭＯＳトランジスタＱ１で構成し、ＬＳＩ
内部の高集積化が必要な部分をドレイン耐圧は低いが微
細化に適したＭＯＳトランジスタＱ２で構成することが
できる。ＭＯＳトランジスタＱ１は直接外部電源で駆動
され、ＭＯＳトランジスタＱ２は降圧された内部低電圧
で駆動される。
て、外部とのインターフェース等の高い接合耐圧を必要
とする部分をＭＯＳトランジスタＱ１で構成し、ＬＳＩ
内部の高集積化が必要な部分をドレイン耐圧は低いが微
細化に適したＭＯＳトランジスタＱ２で構成することが
できる。ＭＯＳトランジスタＱ１は直接外部電源で駆動
され、ＭＯＳトランジスタＱ２は降圧された内部低電圧
で駆動される。
【００２２】ソース，ドレイン拡散層表面に接するよう
に配置する導電層とｎ+ 型不純物領域の深さの組み合せ
方は、本実施例に限定されるものでなく目的に応じてい
く通りも考えられる。そのような組合せに関しては本発
明の骨子を逸脱しない範囲で適宜選択できる。
に配置する導電層とｎ+ 型不純物領域の深さの組み合せ
方は、本実施例に限定されるものでなく目的に応じてい
く通りも考えられる。そのような組合せに関しては本発
明の骨子を逸脱しない範囲で適宜選択できる。
【００２３】
【発明の効果】以上説明したように本発明の製造方法
は、同一基体上に形成された複数個のＭＯＳ型トランジ
スタのソース，ドレイン電極ひき出し用に２種類の別層
の導電材料を用いることによって、一層のみの導電材料
をひき出し電極として用いる場合に比較して （１）同一層のひき出し電極相互の間隔が微細加工の制
限となって装置の小型化を防げる不都合がない。すなわ
ち従来よりも小型の半導体装置を実現できる。
は、同一基体上に形成された複数個のＭＯＳ型トランジ
スタのソース，ドレイン電極ひき出し用に２種類の別層
の導電材料を用いることによって、一層のみの導電材料
をひき出し電極として用いる場合に比較して （１）同一層のひき出し電極相互の間隔が微細加工の制
限となって装置の小型化を防げる不都合がない。すなわ
ち従来よりも小型の半導体装置を実現できる。
【００２４】（２）２種類の導電層からの不純物拡散に
よってソース，ドレイン拡散層の形成を行うことがで
き、同一基体上に容易に深さの異なる拡散層を実現でき
る。という効果がある。
よってソース，ドレイン拡散層の形成を行うことがで
き、同一基体上に容易に深さの異なる拡散層を実現でき
る。という効果がある。
【図面の簡単な説明】
【図１】本発明第１の実施例による半導体装置の縦断面
図。
図。
【図２】本発明の第１の実施例の製造方法を示す主要工
程断面図。
程断面図。
【図３】本発明の第２の実施例による半導体装置の縦断
面図。
面図。
【図４】従来装置の縦断面図。
１ Ｐ型単結晶シリコン基体 ２ ゲート絶縁膜 ３ 多結晶シリコンのゲート電極 ５ ｎ- 型不純物領域 ７，１０ シリコン酸化膜のサイドウォール ８ 電極ひき出し用多結晶シリコン膜 １１ 電極ひき出し用タングステンシリサイド膜 １２ 浅いｎ+ 型不純物領域 １３ 深いｎ+ 型不純物領域 １４ 層間絶縁膜 １５，１６ コンタクト孔 １７ アルミニウム配線
Claims (1)
- 【請求項１】 一導電型半導体基体上にゲート電極を挟
んでソース、ドレイン拡散層を有するＭＯＳ型トランジ
スタの製造方法において、前記ソース拡散層上に第１の
不純物を含む第１の導電材料膜を形成する工程と、前記
ドレイン拡散層上に第２の不純物を含み前記第１の導電
材料膜と異なる材質の第２の導電材料膜を形成する工程
と、前記第１の導電材料膜および前記第２の導電材料膜
から前記第１および第２の不純物をそれぞれ前記ソース
および前記ドレイン拡散層中に拡散させる加熱工程とを
含み、前記第１の不純物は、前記第２の不純物よりも深
く拡散されることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP623497A JPH09205206A (ja) | 1997-01-17 | 1997-01-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP623497A JPH09205206A (ja) | 1997-01-17 | 1997-01-17 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298015A Division JP2720553B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205206A true JPH09205206A (ja) | 1997-08-05 |
Family
ID=11632837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP623497A Pending JPH09205206A (ja) | 1997-01-17 | 1997-01-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205206A (ja) |
-
1997
- 1997-01-17 JP JP623497A patent/JPH09205206A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |