JPH09197010A - Ｉｃ試験装置の伝搬遅延時間の補正方法 - Google Patents
Ｉｃ試験装置の伝搬遅延時間の補正方法Info
- Publication number
- JPH09197010A JPH09197010A JP8004893A JP489396A JPH09197010A JP H09197010 A JPH09197010 A JP H09197010A JP 8004893 A JP8004893 A JP 8004893A JP 489396 A JP489396 A JP 489396A JP H09197010 A JPH09197010 A JP H09197010A
- Authority
- JP
- Japan
- Prior art keywords
- dif
- memory
- delay
- delay amount
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ＤＩＦ（デバイスインターフェース）交換時
のオペレータの手間を少なくすると共に遅延回路の遅延
量の補正に要する時間を短縮する。 【解決手段】 制御部６はＤＩＦケーブル長メモリＭ２
のデータＣＬ（ＤＩＦ−ＮＯ．１）〜ＣＬ（ＤＩＦ−Ｎ
Ｏ．ｍ）に基づいて測定条件メモリＭ１に設定された各
測定条件における遅延回路ＤＬａｊ，ＤＬｂｊの補正遅
延量Δτａｊ，Δτｂｊ（ｊ＝１〜ｎ）を演算して、デ
ータファイルτ（ＤＩＦ−ＮＯ．１）〜τ（ＤＩＦ−Ｎ
Ｏ．ｍ）として補正遅延量メモリＭ３に予め格納する。
また制御部６は今回使用するＤＩＦ３ａ，３ｂのＩＤ番
号（例えばＮＯ．２，ＮＯ．４）を読み出してＲＡＭに
登録すると共にそのＩＤ番号に対応する補正遅延量ファ
イルを抽出して遅延回路の遅延量を制御する。
のオペレータの手間を少なくすると共に遅延回路の遅延
量の補正に要する時間を短縮する。 【解決手段】 制御部６はＤＩＦケーブル長メモリＭ２
のデータＣＬ（ＤＩＦ−ＮＯ．１）〜ＣＬ（ＤＩＦ−Ｎ
Ｏ．ｍ）に基づいて測定条件メモリＭ１に設定された各
測定条件における遅延回路ＤＬａｊ，ＤＬｂｊの補正遅
延量Δτａｊ，Δτｂｊ（ｊ＝１〜ｎ）を演算して、デ
ータファイルτ（ＤＩＦ−ＮＯ．１）〜τ（ＤＩＦ−Ｎ
Ｏ．ｍ）として補正遅延量メモリＭ３に予め格納する。
また制御部６は今回使用するＤＩＦ３ａ，３ｂのＩＤ番
号（例えばＮＯ．２，ＮＯ．４）を読み出してＲＡＭに
登録すると共にそのＩＤ番号に対応する補正遅延量ファ
イルを抽出して遅延回路の遅延量を制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣ試験装置内
の遅延回路の伝搬遅延時間をＩＣパッケージを実装した
デバイスインターフェース（ＤＩＦと言う）のケーブル
長まで考慮して、高精度に補正する方法に関し、特にそ
の省力化と、ＤＩＦ取り換え時における所要時間の短縮
に関する。
の遅延回路の伝搬遅延時間をＩＣパッケージを実装した
デバイスインターフェース（ＤＩＦと言う）のケーブル
長まで考慮して、高精度に補正する方法に関し、特にそ
の省力化と、ＤＩＦ取り換え時における所要時間の短縮
に関する。
【０００２】
【従来の技術】従来の技術として、この発明を得る前の
段階で考えられた補正方法について図３〜図６を参照し
て説明する。パターン発生器２から、被試験ＩＣ（以下
ＤＵＴと言う）に与える試験信号Ｓ１，Ｓ２，…，Ｓｎ
がクロック発生器１の基準クロックＣＬＫに同期して発
生され、遅延回路ＤＬａ（ＤＬａ１，ＤＬａ２…，ＤＬ
ａｎより成る），ＤＬｂ（ＤＬｂ１，ＤＬｂ２…，ＤＬ
ｂｎより成る）に供給される。
段階で考えられた補正方法について図３〜図６を参照し
て説明する。パターン発生器２から、被試験ＩＣ（以下
ＤＵＴと言う）に与える試験信号Ｓ１，Ｓ２，…，Ｓｎ
がクロック発生器１の基準クロックＣＬＫに同期して発
生され、遅延回路ＤＬａ（ＤＬａ１，ＤＬａ２…，ＤＬ
ａｎより成る），ＤＬｂ（ＤＬｂ１，ＤＬｂ２…，ＤＬ
ｂｎより成る）に供給される。
【０００３】遅延回路ＤＬａ，ＤＬｂの出力はＤＩＦ３
ａ，３ｂにそれぞれ供給される。ＤＩＦ３ａ，３ｂには
図５に示すようにＤＵＴを挿脱自在に取付けるＩＣソケ
ットＩＣＳが実装され、テストステーションＴＳａ，Ｔ
Ｓｂにそれぞれ取付けられる。各ＤＵＴの出力はＤＩＦ
３ａ，３ｂを介して比較器４ａ，４ｂにそれぞれ入力さ
れ、期待値と比較され、Ｐａｓｓ（パス）またはＦａｉ
ｌ（フェイル）信号Ｐ／Ｆが出力端子ＯＵＴａ，ＯＵＴ
ｂにそれぞれ出力される。なお、ＲＯＭには試験を行う
ために必要なシステムプログラムが格納され、制御部は
そのプログラムに基づいて動作する。
ａ，３ｂにそれぞれ供給される。ＤＩＦ３ａ，３ｂには
図５に示すようにＤＵＴを挿脱自在に取付けるＩＣソケ
ットＩＣＳが実装され、テストステーションＴＳａ，Ｔ
Ｓｂにそれぞれ取付けられる。各ＤＵＴの出力はＤＩＦ
３ａ，３ｂを介して比較器４ａ，４ｂにそれぞれ入力さ
れ、期待値と比較され、Ｐａｓｓ（パス）またはＦａｉ
ｌ（フェイル）信号Ｐ／Ｆが出力端子ＯＵＴａ，ＯＵＴ
ｂにそれぞれ出力される。なお、ＲＯＭには試験を行う
ために必要なシステムプログラムが格納され、制御部は
そのプログラムに基づいて動作する。
【０００４】各ＤＩＦにはＩＤ番号設定スイッチが設け
られており、固有のＩＤ番号が設定されている。そのＩ
Ｄ番号は制御部６の制御のもとにＩＤ番号読出し部５に
より読み出される。次にオペレータの操作及び制御部６
の動作につき図４を参照して説明する。測定条件メモリ
Ｍ１には図６に示すように、 測定信号Ｓｉ（ｉ＝１〜ｎ）の振幅Ｖ（３Ｖ，１Ｖ
等） 測定周期（１ｍｓ，１μｓ等） 試験信号のＳｉの立上りまたは立下りのタイミング
をＤＵＴの端子ｐ１〜ｐｎの位置で合わせるのか、また
はＤＩＦ３ａ，３ｂのテストステーションＴＳａ，ＴＳ
ｂとの接続点ｑ１〜ｑｎで合わせるのかを示すタイミン
グ設定位置 測定タイミングの設定を試験信号の振幅の何％のレ
ベルで行うかの分圧レベル（５０％，８０％等） の違いによって複数種類の測定条件ＭＡ，ＭＢ，ＭＣ…
が格納される（ステップシＳ１）。
られており、固有のＩＤ番号が設定されている。そのＩ
Ｄ番号は制御部６の制御のもとにＩＤ番号読出し部５に
より読み出される。次にオペレータの操作及び制御部６
の動作につき図４を参照して説明する。測定条件メモリ
Ｍ１には図６に示すように、 測定信号Ｓｉ（ｉ＝１〜ｎ）の振幅Ｖ（３Ｖ，１Ｖ
等） 測定周期（１ｍｓ，１μｓ等） 試験信号のＳｉの立上りまたは立下りのタイミング
をＤＵＴの端子ｐ１〜ｐｎの位置で合わせるのか、また
はＤＩＦ３ａ，３ｂのテストステーションＴＳａ，ＴＳ
ｂとの接続点ｑ１〜ｑｎで合わせるのかを示すタイミン
グ設定位置 測定タイミングの設定を試験信号の振幅の何％のレ
ベルで行うかの分圧レベル（５０％，８０％等） の違いによって複数種類の測定条件ＭＡ，ＭＢ，ＭＣ…
が格納される（ステップシＳ１）。
【０００５】個々のＤＩＦによってケーブルＣＡの長さ
にばらつきがあるので伝搬遅延時間にばらつきを生じ
る。これを補正するにはＤＩＦのケーブル長ファイルを
作成しておく必要がある。そのためオペレータはＤＩＦ
−ＮＯ．１〜ＤＩＦ−ＮＯ．ｍを順次テストステーショ
ンにセットする（ステップＳ２）。試験信号Ｓ１〜Ｓｎ
のタイミングを高精度で調整するにはＤＵＴのピンｐ１
〜ｐｎの位置で合わせる必要がある。制御部６はオペレ
ータによりテストステーションＴＳａ，ＴＳｂにセット
されたＤＩＦ３ａ，３ｂのケーブル長を測定プログラム
を使用して測定し、ＤＩＦケーブル長メモリＭ２に、例
えばファイル名ＣＬ（ＤＩＦ−ＮＯ．１）…ＣＬ（ＤＩ
Ｆ−ＮＯ．ｍ）として格納する（ステップＳ３）。これ
らのデータは遅延回路ＤＬａ，ＤＬｂの補正量の算出に
利用される。
にばらつきがあるので伝搬遅延時間にばらつきを生じ
る。これを補正するにはＤＩＦのケーブル長ファイルを
作成しておく必要がある。そのためオペレータはＤＩＦ
−ＮＯ．１〜ＤＩＦ−ＮＯ．ｍを順次テストステーショ
ンにセットする（ステップＳ２）。試験信号Ｓ１〜Ｓｎ
のタイミングを高精度で調整するにはＤＵＴのピンｐ１
〜ｐｎの位置で合わせる必要がある。制御部６はオペレ
ータによりテストステーションＴＳａ，ＴＳｂにセット
されたＤＩＦ３ａ，３ｂのケーブル長を測定プログラム
を使用して測定し、ＤＩＦケーブル長メモリＭ２に、例
えばファイル名ＣＬ（ＤＩＦ−ＮＯ．１）…ＣＬ（ＤＩ
Ｆ−ＮＯ．ｍ）として格納する（ステップＳ３）。これ
らのデータは遅延回路ＤＬａ，ＤＬｂの補正量の算出に
利用される。
【０００６】オペレータは今回使用するＤＩＦ３ａ，３
ｂに対応するケーブル長ファイル、例えば、（ａ）ＣＬ
（ＤＩＦ−ＮＯ．２）；（ｂ）ＣＬ（ＤＩＦ−ＮＯ．
４）と、今回使用する測定条件の１つ（例えばＭＡ）を
ＲＡＭに登録する（ステップＳ４）。制御部６はＩＤ番
号読出し部５を介して今回使用するＤＩＦ３ａ，３ｂの
ＩＤ番号（例えばＮＯ．２，ＮＯ．４）を読み出し、ス
テップＳ４でＲＡＭに登録されたＤＩＦのケーブル長フ
ァイルと対応しているか否かをチェックし、チェックＯ
Ｋの場合は次のステップＳ７に移行する。故障修理など
でＤＩＦを他のものと交換した際に、ＲＡＭへ再登録を
忘れた場合にはＮＧとなり、制御部６は警報部７を制御
してエラー表示を行わせる（ステップＳ５，Ｓ６）。エ
ラー表示のあった場合には、オペレータはステップＳ４
に戻って実際に使用しているＤＩＦ３ａ，３ｂのＩＤ番
号に対応するケーブル長ファイルを登録する。
ｂに対応するケーブル長ファイル、例えば、（ａ）ＣＬ
（ＤＩＦ−ＮＯ．２）；（ｂ）ＣＬ（ＤＩＦ−ＮＯ．
４）と、今回使用する測定条件の１つ（例えばＭＡ）を
ＲＡＭに登録する（ステップＳ４）。制御部６はＩＤ番
号読出し部５を介して今回使用するＤＩＦ３ａ，３ｂの
ＩＤ番号（例えばＮＯ．２，ＮＯ．４）を読み出し、ス
テップＳ４でＲＡＭに登録されたＤＩＦのケーブル長フ
ァイルと対応しているか否かをチェックし、チェックＯ
Ｋの場合は次のステップＳ７に移行する。故障修理など
でＤＩＦを他のものと交換した際に、ＲＡＭへ再登録を
忘れた場合にはＮＧとなり、制御部６は警報部７を制御
してエラー表示を行わせる（ステップＳ５，Ｓ６）。エ
ラー表示のあった場合には、オペレータはステップＳ４
に戻って実際に使用しているＤＩＦ３ａ，３ｂのＩＤ番
号に対応するケーブル長ファイルを登録する。
【０００７】ステップＳ７では、制御部６はＲＡＭに登
録されたＤＩＦ３ａ，３ｂのケーブル長ファイルと、今
回使用する測定条件（タイミング設定位置はＤＵＴのピ
ンの位置とする）に基づいて遅延回路ＤＬａｊ，ＤＬｂ
ｊの補正遅延量Δτａｊ，Δτｂｊ（ｊ＝１〜ｎ）を演
算して、補正遅延量メモリＭ３に、例えばファイル名τ
（ＤＩＦ−ＮＯ．２），τ（ＤＩＦ−ＮＯ．４）として
格納する（ステップＳ７）。
録されたＤＩＦ３ａ，３ｂのケーブル長ファイルと、今
回使用する測定条件（タイミング設定位置はＤＵＴのピ
ンの位置とする）に基づいて遅延回路ＤＬａｊ，ＤＬｂ
ｊの補正遅延量Δτａｊ，Δτｂｊ（ｊ＝１〜ｎ）を演
算して、補正遅延量メモリＭ３に、例えばファイル名τ
（ＤＩＦ−ＮＯ．２），τ（ＤＩＦ−ＮＯ．４）として
格納する（ステップＳ７）。
【０００８】続いて制御部６は補正遅延量メモリＭ３の
データに基づいて遅延回路ＤＬａｊ，ＤＬｂｊの遅延量
を補正する（ステップＳ８）。以上により試験信号Ｓ１
〜Ｓｎに対してＤＩＦのケーブル長まで考慮して高精度
のタイミング補正が完了したので、ＤＵＴの測定が実行
される（ステップＳ９）。
データに基づいて遅延回路ＤＬａｊ，ＤＬｂｊの遅延量
を補正する（ステップＳ８）。以上により試験信号Ｓ１
〜Ｓｎに対してＤＩＦのケーブル長まで考慮して高精度
のタイミング補正が完了したので、ＤＵＴの測定が実行
される（ステップＳ９）。
【０００９】
【発明が解決しようとする課題】この発明を得る前の段
階で考えられたＩＣ試験装置の伝搬遅延時間の補正方法
では、 ＤＩＦの故障修理等のために他のものと交換した場
合には、オペレータは交換後のＤＩＦ３ａまたは３ｂに
対応するケーブル長ファイルをＲＡＭに再登録しなけれ
ばならないので手間がかかる。
階で考えられたＩＣ試験装置の伝搬遅延時間の補正方法
では、 ＤＩＦの故障修理等のために他のものと交換した場
合には、オペレータは交換後のＤＩＦ３ａまたは３ｂに
対応するケーブル長ファイルをＲＡＭに再登録しなけれ
ばならないので手間がかかる。
【００１０】 ＤＩＦを交換した際、ＤＩＦケーブル
長メモリＭ２に格納されている交換後のＤＩＦのケーブ
ル長ファイルを用いて遅延回路の補正遅延量Δτａｊま
たはΔτｂｊを演算して、例えば新しいファイルτ（Ｄ
ＩＦ−ＮＯ．６）として補正遅延量メモリＭ３に格納し
てから遅延回路ＤＬａｊまたはＤＬｂｊの補正を行うの
で、補正に時間がかかる。
長メモリＭ２に格納されている交換後のＤＩＦのケーブ
ル長ファイルを用いて遅延回路の補正遅延量Δτａｊま
たはΔτｂｊを演算して、例えば新しいファイルτ（Ｄ
ＩＦ−ＮＯ．６）として補正遅延量メモリＭ３に格納し
てから遅延回路ＤＬａｊまたはＤＬｂｊの補正を行うの
で、補正に時間がかかる。
【００１１】この発明は、このような問題を解決するた
めに為されたもので、ＤＩＦ交換時のオペレータの手間
を少なくすると共に遅延回路の補正に要する時間を短縮
することを目的としている。
めに為されたもので、ＤＩＦ交換時のオペレータの手間
を少なくすると共に遅延回路の補正に要する時間を短縮
することを目的としている。
【００１２】
【課題を解決するための手段】この発明の伝搬遅延時間
の補正方法によれば、制御部は、ＤＩＦケーブル長メモ
リのデータに基づいて、測定条件メモリに設定された各
測定条件における遅延回路（ＤＬａｊ，ＤＬｂｊ）の補
正遅延量（Δτａｊ，Δτｂｊ）を演算して、補正遅延
量メモリに予め格納する。
の補正方法によれば、制御部は、ＤＩＦケーブル長メモ
リのデータに基づいて、測定条件メモリに設定された各
測定条件における遅延回路（ＤＬａｊ，ＤＬｂｊ）の補
正遅延量（Δτａｊ，Δτｂｊ）を演算して、補正遅延
量メモリに予め格納する。
【００１３】制御部は、ＤＩＦのＩＤ番号読出し手段を
介して、今回使用するＤＩＦのＩＤ番号を読み出し、そ
のＩＤ番号に対応する補正遅延量データ（補正遅延量メ
モリに格納されている）を抽出して、遅延回路の遅延量
を制御する。
介して、今回使用するＤＩＦのＩＤ番号を読み出し、そ
のＩＤ番号に対応する補正遅延量データ（補正遅延量メ
モリに格納されている）を抽出して、遅延回路の遅延量
を制御する。
【００１４】
【発明の実施の形態】図１及び図２の実施例を参照して
発明の実施の形態を説明する。図１は図３と同じブロッ
ク構成であり、図３と同じ符号を用いている。図２は図
１の装置の動作フローチャートである。この実施例の図
３，図４の装置と異なる点をあげると次のようになる。
発明の実施の形態を説明する。図１は図３と同じブロッ
ク構成であり、図３と同じ符号を用いている。図２は図
１の装置の動作フローチャートである。この実施例の図
３，図４の装置と異なる点をあげると次のようになる。
【００１５】 ＲＯＭのシステムプログラムの内容。 オペレータがＲＡＭに登録するデータは使用測定条
件のみでよい点。 制御部６が今回使用するＤＩＦ３ａ，３ｂのＩＤ番
号を読み出し、ＲＡＭに登録する点。 補正遅延量メモリＭ３には、ＤＩＦ３ａ，３ｂとし
て現用品をはじめ予備品も含めて主なＤＩＦＮＯ．１〜
ＮＯ．ｍを用いたときの補正遅延量ファイルτ（ＤＩＦ
−ＮＯ．１）〜τ（ＤＩＦ−ＮＯ．ｍ）を予め格納する
点。
件のみでよい点。 制御部６が今回使用するＤＩＦ３ａ，３ｂのＩＤ番
号を読み出し、ＲＡＭに登録する点。 補正遅延量メモリＭ３には、ＤＩＦ３ａ，３ｂとし
て現用品をはじめ予備品も含めて主なＤＩＦＮＯ．１〜
ＮＯ．ｍを用いたときの補正遅延量ファイルτ（ＤＩＦ
−ＮＯ．１）〜τ（ＤＩＦ−ＮＯ．ｍ）を予め格納する
点。
【００１６】 制御部６の制御動作（以下に説明す
る）。 次に図２の動作フローチャートを参照して図１の動作を
説明する。ステップＳ１〜Ｓ３は図４と同一であるので
説明を省略する。ステップＳ４において制御部６はＤＩ
Ｆケーブル長メモリＭ２に格納されているＤＩＦケーブ
ル長ファイルＣＬ（ＤＩＦ−ＮＯ．１）〜ＣＬ（ＤＩＦ
−ＮＯ．ｍ）を用いて測定条件メモリＭ１に格納されて
いる測定条件ファイルＭＡ，ＭＢ，ＭＣ，…に対応し
て、遅延回路ＤＬａｊ，ＤＬｂｊの補正遅延量Δτａ
ｊ，Δτｂｊ（ｊ＝１〜ｎ）を演算して、補正遅延量フ
ァイルτ（ＤＩＦ−ＮＯ．１）〜τ（ＤＩＦ−ＮＯ．
ｍ）として補正遅延量メモリＭ３に格納する（ステップ
Ｓ４）。
る）。 次に図２の動作フローチャートを参照して図１の動作を
説明する。ステップＳ１〜Ｓ３は図４と同一であるので
説明を省略する。ステップＳ４において制御部６はＤＩ
Ｆケーブル長メモリＭ２に格納されているＤＩＦケーブ
ル長ファイルＣＬ（ＤＩＦ−ＮＯ．１）〜ＣＬ（ＤＩＦ
−ＮＯ．ｍ）を用いて測定条件メモリＭ１に格納されて
いる測定条件ファイルＭＡ，ＭＢ，ＭＣ，…に対応し
て、遅延回路ＤＬａｊ，ＤＬｂｊの補正遅延量Δτａ
ｊ，Δτｂｊ（ｊ＝１〜ｎ）を演算して、補正遅延量フ
ァイルτ（ＤＩＦ−ＮＯ．１）〜τ（ＤＩＦ−ＮＯ．
ｍ）として補正遅延量メモリＭ３に格納する（ステップ
Ｓ４）。
【００１７】次に、オペレータは今回使用する測定条件
の１つ（例えばＭＡ）をＲＡＭに登録する（ステップＳ
５）。制御部６は、ＩＤ番号読出し部５を介して今回使
用するＤＩＦ３ａ，３ｂのＩＤ番号（例えばＮＯ．２，
ＮＯ．４）を読み出し、ＲＡＭに登録する（ステップＳ
６）。
の１つ（例えばＭＡ）をＲＡＭに登録する（ステップＳ
５）。制御部６は、ＩＤ番号読出し部５を介して今回使
用するＤＩＦ３ａ，３ｂのＩＤ番号（例えばＮＯ．２，
ＮＯ．４）を読み出し、ＲＡＭに登録する（ステップＳ
６）。
【００１８】制御部６は今回使用するＤＩＦ３ａ，３ｂ
のＩＤ番号を読み出し、ＲＡＭに登録されたＤＩＦ３
ａ，３ｂのＩＤ番号の一致を検出し（ステップＳ７）、
ＯＫの場合はステップＳ９に移行し、ＮＧの場合は警報
部７を制御してエラー表示させる（ステップＳ８）。制
御部６は補正遅延量メモリＭ３に格納されている補正遅
延量ファイルの中から適合するファイル、例えばτ（Ｄ
ＩＦ−ＮＯ．２），τ（ＤＩＦ−ＮＯ．４）を選び、Ｒ
ＡＭに登録された使用測定条件（例えばＭＡ）に合致し
たデータを抽出して遅延回路ＤＬａｊ，ＤＬｂｊの遅延
量を補正し（ステップＳ９）、次のＤＵＴの測定（ステ
ップＳ１０）に移行する。
のＩＤ番号を読み出し、ＲＡＭに登録されたＤＩＦ３
ａ，３ｂのＩＤ番号の一致を検出し（ステップＳ７）、
ＯＫの場合はステップＳ９に移行し、ＮＧの場合は警報
部７を制御してエラー表示させる（ステップＳ８）。制
御部６は補正遅延量メモリＭ３に格納されている補正遅
延量ファイルの中から適合するファイル、例えばτ（Ｄ
ＩＦ−ＮＯ．２），τ（ＤＩＦ−ＮＯ．４）を選び、Ｒ
ＡＭに登録された使用測定条件（例えばＭＡ）に合致し
たデータを抽出して遅延回路ＤＬａｊ，ＤＬｂｊの遅延
量を補正し（ステップＳ９）、次のＤＵＴの測定（ステ
ップＳ１０）に移行する。
【００１９】これまでの説明では、使用するＤＩＦの個
数（従ってテストステーションの個数）を２個としてい
るが、この発明はこれに限定するものではなく１個でも
よく、また２個以上でもよい。ＤＩＦ３ａまたは３ｂを
他のＩＤ番号のものに変更した場合には、ステップＳ８
においてエラー表示となり、制御部６はＩＤ番号を読出
し部５を介してＤＩＦ３ａまたは３ｂの新しいＩＤ番号
（例えばＮＯ．６）を読み出し、ＲＡＭのデータを更新
し、また補正遅延量メモリＭ３の適合する補正遅延量フ
ァイルτ（ＤＩＦ−ＮＯ．６）を選択して、直ちに遅延
回路ＤＬａｊまたはＤＬｂｊの遅延量を補正することが
できる。
数（従ってテストステーションの個数）を２個としてい
るが、この発明はこれに限定するものではなく１個でも
よく、また２個以上でもよい。ＤＩＦ３ａまたは３ｂを
他のＩＤ番号のものに変更した場合には、ステップＳ８
においてエラー表示となり、制御部６はＩＤ番号を読出
し部５を介してＤＩＦ３ａまたは３ｂの新しいＩＤ番号
（例えばＮＯ．６）を読み出し、ＲＡＭのデータを更新
し、また補正遅延量メモリＭ３の適合する補正遅延量フ
ァイルτ（ＤＩＦ−ＮＯ．６）を選択して、直ちに遅延
回路ＤＬａｊまたはＤＬｂｊの遅延量を補正することが
できる。
【００２０】
【発明の効果】以上述べたように、この発明では制御部
６が今回使用するＤＩＦ３ａ，３ｂのＩＤ番号を読み出
してＲＡＭに登録し、またメモリＭ３の適合する補正遅
延量ファイルを選択して、そのデータに基づいて遅延量
を補正するようにしている。これによりＤＩＦを交換し
た場合には、制御部６が自動的にＤＩＦの新しいＩＤ番
号を読み出し、対応する補正遅延量ファイルを抽出して
直ちに遅延量を補正することができる。従って、ＤＩＦ
の交換時のオペレータの手間を従来の装置に比べて少な
くすることができる。
６が今回使用するＤＩＦ３ａ，３ｂのＩＤ番号を読み出
してＲＡＭに登録し、またメモリＭ３の適合する補正遅
延量ファイルを選択して、そのデータに基づいて遅延量
を補正するようにしている。これによりＤＩＦを交換し
た場合には、制御部６が自動的にＤＩＦの新しいＩＤ番
号を読み出し、対応する補正遅延量ファイルを抽出して
直ちに遅延量を補正することができる。従って、ＤＩＦ
の交換時のオペレータの手間を従来の装置に比べて少な
くすることができる。
【００２１】また新しいＤＩＦの補正遅延量ファイルは
予めメモリＭ３に格納されているので、従来のようにそ
のファイルを新しく作成するための演算時間等が不要で
あり、それだけ補正時間を短縮できる。よって装置のス
ループット（処理能力）を向上できる。
予めメモリＭ３に格納されているので、従来のようにそ
のファイルを新しく作成するための演算時間等が不要で
あり、それだけ補正時間を短縮できる。よって装置のス
ループット（処理能力）を向上できる。
【図１】この発明の実施例を示すブロック図。
【図２】図１の動作フローチャート。
【図３】この発明を得る前の段階で考えられたＩＣ試験
装置のブロック図。
装置のブロック図。
【図４】図３の動作フローチャート。
【図５】図３のＤＩＦ３ａ，３ｂとその周辺の原理的な
構造を示す断面図。
構造を示す断面図。
【図６】図３の試験信号Ｓｉの一例を示す波形図。
Claims (1)
- 【請求項１】 基準クロック発生器と、 被試験ＩＣ（以下ＤＵＴと言う）に与える試験信号（Ｓ
１，Ｓ２，…Ｓｎ）を基準クロックに同期して発生する
パターン発生器と、 ＤＵＴ用のＩＣソケットを実装して、テストステーショ
ンに取付けられるデバイスインターフェース（以下ＤＩ
Ｆと言う）と、 前記パターン発生器の試験信号（Ｓ１〜Ｓｎ）の遅延時
間を調整して、前記ＤＩＦに入力する遅延回路（ＤＬａ
ｊ，ＤＬｂｊ；ｊ＝１〜ｎ）と、 各ＤＵＴの出力と期待値とを比較する比較部と、 前記ＤＩＦのＩＤ番号を読み出す手段と、 測定条件を設定するメモリ（測定条件メモリと言う）
と、 前記ＤＩＦのケーブル長を格納するメモリ（ＤＩＦケー
ブル長メモリと言う）と、 前記遅延回路の補正遅延量を格納するメモリ（補正遅延
量メモリと言う）と、 その補正遅延量メモリのデータに基づいて前記遅延回路
の遅延量を制御する制御部と、 を具備するＩＣ試験装置の伝搬遅延時間の補正方法であ
って、 前記制御部は、前記ＤＩＦケーブル長メモリのデータに
基づいて、前記測定条件メモリに設定された各測定条件
における前記遅延回路（ＤＬａｊ，ＤＬｂｊ）の補正遅
延量（Δτａｊ，Δτｂｊ）を演算して、前記補正遅延
量メモリに予め格納し、 前記制御部は、前記ＤＩＦのＩＤ番号読出し手段を介し
て、今回使用するＤＩＦのＩＤ番号を読み出し、そのＩ
Ｄ番号に対応する補正遅延量データ（前記補正遅延量メ
モリに格納されている）を抽出して、前記遅延回路の遅
延量を制御することを特徴とする、 ＩＣ試験装置の伝搬遅延時間の補正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004893A JPH09197010A (ja) | 1996-01-16 | 1996-01-16 | Ｉｃ試験装置の伝搬遅延時間の補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004893A JPH09197010A (ja) | 1996-01-16 | 1996-01-16 | Ｉｃ試験装置の伝搬遅延時間の補正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09197010A true JPH09197010A (ja) | 1997-07-31 |
Family
ID=11596360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8004893A Pending JPH09197010A (ja) | 1996-01-16 | 1996-01-16 | Ｉｃ試験装置の伝搬遅延時間の補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09197010A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754326A (en) * | 1992-09-25 | 1998-05-19 | Fuji Xerox Co., Ltd. | Optical deflector |
| WO2008068994A1 (ja) * | 2006-12-04 | 2008-06-12 | Advantest Corporation | 試験装置及びデバイスインターフェイス |
| JP2009010913A (ja) * | 2007-05-29 | 2009-01-15 | Shinko Electric Ind Co Ltd | 遅延回路および遅延時間調整方法 |
| WO2017117228A1 (en) * | 2015-12-29 | 2017-07-06 | General Electric Company | Systems and methods for controlling a plurality of power semiconductor devices |
-
1996
- 1996-01-16 JP JP8004893A patent/JPH09197010A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754326A (en) * | 1992-09-25 | 1998-05-19 | Fuji Xerox Co., Ltd. | Optical deflector |
| WO2008068994A1 (ja) * | 2006-12-04 | 2008-06-12 | Advantest Corporation | 試験装置及びデバイスインターフェイス |
| JP5087557B2 (ja) * | 2006-12-04 | 2012-12-05 | 株式会社アドバンテスト | 試験装置 |
| JP2009010913A (ja) * | 2007-05-29 | 2009-01-15 | Shinko Electric Ind Co Ltd | 遅延回路および遅延時間調整方法 |
| WO2017117228A1 (en) * | 2015-12-29 | 2017-07-06 | General Electric Company | Systems and methods for controlling a plurality of power semiconductor devices |
| US9800132B2 (en) | 2015-12-29 | 2017-10-24 | General Electric Company | Systems and methods for controlling a plurality of power semiconductor devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6586924B1 (en) | Method for correcting timing for IC tester and IC tester having correcting function using the correcting method | |
| US6263463B1 (en) | Timing adjustment circuit for semiconductor test system | |
| US5262716A (en) | Tester calibration procedure which includes fixturing | |
| US5740086A (en) | Semiconductor test system linked to cad data | |
| US7782064B2 (en) | Test apparatus and test module | |
| EP1655614B1 (en) | Test apparatus, correction value managing method, and corresponding computer program | |
| US4837521A (en) | Delay line control system for automatic test equipment | |
| JP3508489B2 (ja) | プログラマブル比較器のキャリブレーション装置 | |
| JPH09197010A (ja) | Ｉｃ試験装置の伝搬遅延時間の補正方法 | |
| US20030020488A1 (en) | Electronic component, tester device and method for calibrating a tester device | |
| JP4541892B2 (ja) | 目標値の探索回路、目標値の探索方法及びこれを用いた半導体試験装置 | |
| JP2952131B2 (ja) | 半導体集積回路の試験装置 | |
| JPH05203702A (ja) | Ｌｓｉテスタ | |
| JP3628789B2 (ja) | 半導体テストシステムの自動校正装置 | |
| JP2813188B2 (ja) | Ｉｃ試験装置 | |
| KR100783647B1 (ko) | 스큐 보정 방법 및 스큐 보정 기능을 갖는 반도체 메모리테스트 장비 | |
| TWI405994B (zh) | 測試模組、測試裝置以及測試方法 | |
| CN1370997A (zh) | 集成电路测试装置的定时校正方法及其装置 | |
| US7092827B2 (en) | Edge placement accuracy of signals generated by test equipment | |
| JP3216608B2 (ja) | 半導体試験装置及びプログラムを記憶した記憶媒体 | |
| JP2001083216A (ja) | 半導体試験装置 | |
| JPS58201121A (ja) | 遅延時間補正方式 | |
| JP2002350502A (ja) | 半導体試験装置 | |
| JP2546066Y2 (ja) | 波形発生装置 | |
| WO1997043813A1 (en) | Timing adjustment circuit for semiconductor test system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040430 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050531 |