JPH0918836A

JPH0918836A - Ｍｕｓｅデコーダ

Info

Publication number: JPH0918836A
Application number: JP7164254A
Authority: JP
Inventors: Hideki Maeno; 秀樹前納; Tatsuya Orimo; 達也織茂
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-06-29
Filing date: 1995-06-29
Publication date: 1997-01-17

Abstract

(57)【要約】【目的】ＭＵＳＥデコーダの回路規模を削減する。【構成】本発明のＭＵＳＥデコーダは、セレクタ３、フ
ィ−ルドメモリ４および５を含むフレーム間内挿処理部
２と、ＬＰＦ６および７と、コントロールデータ検出回
路８と、クロック発生回路９と、ＥＸＯＲ回路１０およ
び１１と、周波数変換回路１２と、分離回路１３と、フ
ィ−ルド間内挿回路１４とを備えて構成されており、従
来行われているフィ−ルド間内挿処理を行うためのフレ
ームメモリを削除する場合において、フレーム間内挿処
理部２およびＬＰＦ６、７を介して出力される被内挿系
のデータ信号と内挿系のデータ信号を入力とする周波数
変換回路１２を、これらの両データ信号に対して共用化
することにより、回路規模を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＵＳＥデコーダに関
し、特に帯域圧縮された高品位テレビジョン信号を復調
するＭＵＳＥデコーダに関する。

【０００２】

【従来の技術】広範囲な高品質テレビジョン信号を、伝
送上実用的なレベルに帯域圧縮する方式として、元の高
品位テレビジョン信号に４フィ−ルドで一巡するサブナ
イキストサンプルを施すＭＵＳＥ（Ｍultiple Ｓub−Ｎ
yqist Ｓampling Ｅncoding ）方式が開発されている。
このＭＵＳＥ方式は日本放送協会により開発された方式
であり、各種文献（例：二宮祐一「ＭＵＳＥ−ハイビジ
ョン伝送方式」平成２年１２月１日電子情報通信学会
発行など）に記載されているため、詳細な説明は省略す
る。

【０００３】一般に、ＭＵＳＥ方式においては、輝度信
号で２２ＭＨｚ、色信号で７ＭＨまでの帯域を持つ高品
位テレビジョン信号（以下、ベースバンド信号と云う）
を、帯域幅２７ＭＨｚの衛星放送１チャネルにより伝送
するために、その帯域幅が約８ＭＨｚに帯域圧縮処理さ
れている。ＭＵＳＥデコーダは、このように帯域圧縮さ
れたベースバンド信号を復調して、元の帯域圧縮前のベ
−スバンド信号を再生するために用いられる。

【０００４】従来用いられているＭＵＳＥデコーダの動
作を説明する前に、ＭＵＳＥデコード処理におけるサン
プルデータの分布およびスペクトル分布について説明す
る。図５（１）および（２）は、それぞれＭＵＳＥデコ
ーダにおける輝度信号の静止画部分に対する処理手順の
流れと、当該処理手順に対応するサンプルデータの分布
状態とを示しており、図５（２）における○印は偶数フ
ィ−ルド、●印は奇数フィ−ルドであることを示してい
る。

【０００５】Ａ／Ｄ変換後のＭＵＳＥ信号は、サンプリ
ング周波数ｆ₀により、図５（２）のデータ分布５０５
および５０６に示されるようなデータ分布を形成してお
り、フレームごとにサンプル位置のフィ−ルドが交代し
ている。前記文献「ＭＵＳＥ−ハイビジョン伝送方式、
p.17」に記載されているように、ＭＵＳＥ信号の入力に
対応して、図５（１）のステップ５０１において、ＭＵ
ＳＥ信号のフレーム間内挿処理が行われ、これにより、
連続する二つのフレーム間においてサンプルデータが合
成され、２倍のサンプリング周波数２ｆ₀のデータ分布
５０７が得られる。次いで、ステップ５０２において
は、サンプリング周波数２ｆ₀がサンプリング周波数３
ｆ₀に変換され、これにより、３倍のサンプリング周波
数３ｆ₀のデータ分布５０８が得られる。このサンプル
データ分布５０８は、ステップ５０３において、フィ−
ルド間内挿のために３ｆ₀／２サンプリング周波数でリ
サンプリ処理が行われ、半分のデータが間引かれて、サ
ンプルデータ分布５０９が得られる。図５（２）に示さ
れるように、リサンプル後のサンプルデータ分布５０９
においては、フィ−ルドごとにサンプル位置が交代す
る。そして、ステップ５０４においては、フィ−ルド間
内挿処理が行われて、サンプルデータ分布５０９におけ
る間引かれたサンプル位置に対して、一つ前のフィ−ル
ドの信号を利用して補間が行われる（前記文献「ＭＵＳ
Ｅ−ハイビジョン伝送方式、p.51」参照）。そして、ス
テップ５０４のフィ−ルド間内挿処理の終了後において
は、サンプルデータ分布５１０が得られて、サンプリン
グ周波数３ｆ₀の輝度静止画信号が出力される。

【０００６】次に、図６（１）および（２）は、それぞ
れ、ＭＵＳＥデコーダにおける輝度信号の静止画部分に
対する処理手順の流れとスペクトル分布とを示してい
る。但し、図６（２）のスペルトル分布における縦軸の
レベル分布表示においては、説明の便宜上右下りのスペ
ルトル分布の場合を例として示しており、また、スペク
トル分布の領域は太線にて示し、デコード後におけるス
ペクトル分布は破線にて示している。

【０００７】ＭＵＳＥ信号入力のスペクトル分布は、図
６（２）のスペクトル分布６０４に示されるように、横
軸の水平周波数の上限がｆ₀／２までに圧縮された状態
となっている。図６（１）のステップ６０１において
は、この状態の信号に対するフレーム間内挿処理が行わ
れて、サンプリング周波数は２ｆ₀となり、スペクトル
分布は、図６（２）のスペクトル分布６０５に示される
ように、サンプリング定理により水平周波数がｆ₀の辺
まで拡大される。その際に生じる３ｆ₀／４以上のスペ
クトル分布（図６（２）のスペクトル分布６０５におけ
る斜線部分）は、爾後のフィ−ルド間内挿処理時におい
て折り返し妨害となるために、除去することが必要であ
り、このために、ステップ６０２においては、遮断周波
数が３ｆ₀／４のＬＰＦ（低域通過フィルタ）により、
水平周波数が３ｆ₀／４以上の成分がカットされて、ス
ペクトル分布６０６に示されるように波形整形される。
そして、ステップ６０３においては、スペクトル分布６
０６の信号に対するフィ−ルド間内挿処理が行われて、
当該内挿処理により、スペクトル分布６０７に見られる
ように、水平周波数が５ｆ₀／４まで帯域が伸ばされて
輝度静止画信号が出力され、ＭＵＳＥ信号のデコードが
完了する。

【０００８】次に、システム構成図を参照して従来のＭ
ＵＳＥデコーダの動作について説明する。図７は、従来
例（第１の従来例と云う）の構成を示すブロック図であ
る。図７に示されるように、本従来例は、セレクタ３、
フィ−ルドメモリ４および５を含むフレーム間内挿処理
部２と、ＬＰＦ（低域通過フィルタ）７と、コントロー
ルデータ検出回路８と、クロック発生回路９と、ＥＸＯ
Ｒ回路１０と、周波数変換回路１２と、リサンプル回路
２４と、フィ−ルドメモリ２５と、フィ−ルド間内挿回
路１４とを備えて構成される。

【０００９】図７において、入力端子１にはＡ／Ｄ変換
後のＭＵＳＥ信号１０１が入力される。当該ＭＵＳＥ信
号１０１は、フレーム間内挿処理部２に含まれるセレク
タ３と、コントロールデータ検出回路８に入力される。
セレクタ３は、サンプリング周波数２ｆ₀ごとに切替操
作が行われるサンプリング機能を有しており、このサン
プリング機能を介して、ＭＵＳＥ信号１０１と、二つの
フィルードメモリ４と５により遅延されたＭＵＳＥ信号
とが、サンプリング周波数２ｆ₀の周期で切替えられ
て、フレーム間内挿処理が行われる。フレーム間内挿処
理部２においてフレーム間内挿処理されたデータ信号の
データ分布は、前述の図５（ｂ）におけるデータ分布５
０７に示されるとうりである。フレーム間内挿処理され
たデータ信号は、ＬＰＦ７に入力されて３ｆ₀／４以上
の高域周波数成分がカットされ、出力されるデータ信号
は周波数変換回路１２に入力される。周波数変換回路１
２においては、ＬＰＦ７より出力されたデータ信号に対
して、２ｆ₀→３ｆ₀のサンプリング周波数変換処理が
行われ、出力されるデータ信号はリサンプル回路２５に
入力される。当該データ信号のデータ分布は、前述の図
５（２）におけるデータ分布５０８に示されるとうりで
ある。

【００１０】上記の周波数変換回路１２におけるサンプ
リング周波数変換処理については、図８に示される３並
列処理構成による周波数変換回路が、特開昭６２−１７
２８８８号公報に開示されている。また図９（１）〜
（１５）は、この特開昭６２−１７２８８８号公報によ
る従来例に関連する動作信号のタイミング図である。

【００１１】図８において、入力端子２７を介して入力
されるデータ信号１１２（図９（２）参照）は、クロッ
ク・レートがｆ₀のクロックが入力され、縦続接続され
る３個のＤフリップフロップ１８に入力されるととも
に、クロック・レートが２ｆ₀のクロック１１１（図９
（１）参照）が入力されるＤフリップフロップ１８に入
力される。前記縦続接続される３個のＤフリップフロッ
プ１８からは、それぞれデータ信号１１３（図９（３）
参照）、１１５（図９（５）参照）および１１７（図９
（７）参照）が出力され、また、クロック・レートが２
ｆ₀のクロック１１１が入力されるＤフリップフロップ
１８から出力されるデータ信号は、クロック・レートが
ｆ₀のクロックが入力され、縦続接続される３個のＤフ
リップフロップ１８に入力されて、これらのＤフリップ
フロップからは、それぞれデータ信号１１４（図９
（４）参照）、１１６（図９（６）参照）および１１８
（図９（８）参照）が出力される。これらのデータ信号
１１３、１１４、１１５、１１６１１７および１１８
は、Ｄフリップフロップ１８による遅延作用を介して、
データレートがｆ₀のデータ信号として出力されてお
り、図８に示されるように、それぞれ３個の加算器２１
に対応する複数の乗算器２０に入力される。

【００１２】これらの各乗算器２０における乗算係数α
_i（ｉ＝０，１，２，３，４，５，６）は、図８におい
て、それぞれの各乗算器に付記されているとうりであ
り、各乗算器２０において乗算処理されて出力される各
データ信号は、それぞれ対応する３個の加算器２１に入
力されて加算され、それぞれデータ信号１４４（図９
（９）参照）、１４５（図９（１０）参照）および１４
６（図９（１１）参照）として出力されてセレクタ２２
に入力される。図８において、複数の乗算器２０と１個
の加算器２１とを含み、それぞれ破線により囲まれて示
される回路構成部分は、それぞれｆ₀／２の遮断周波数
を有するＬＰＦの関数ｆ、ｇおよびｈを形成しており、
ｘ、ｙ、ｚ、ｉ、ｊおよびｋを、それぞれデータ信号１
１３、１１４、１１５、１１６、１１７および１１８に
対応するデータ変数であるものとすると、データ信号１
１３〜１１８の入力に対応して、データ信号１４４、１
４５および１４６を出力するための前記フィルタｆ、ｇ
およびｈの関数は、次式により表わされる。

【００１３】ｆ（ｙ，ｚ，ｉ，ｊ，ｋ）＝α₆・ｙ＋α₃・ｚ＋α₀・ｉ＋α₃・ｊ＋α₆・ｋ ……（１）ｇ（ｙ，ｚ，ｉ，ｊ）＝α₄・ｙ＋α₁・ｚ＋α₂・ｉ＋α₅・ｊ …………………（２）ｈ（ｘ，ｙ，ｚ，ｉ）＝α₅・ｘ＋α₂・ｙ＋α₁・ｚ＋α₄・ｉ …………………（３）即ち、本従来例における周波数変換回路においては、上
記の（１）、（２）および（３）の３式により示される
ＬＰＦの関数を介して、上記のデータ信号１４４、１４
５および１４６が得られている。セレクタ２２において
は、３ｆ₀のクロック１４２（図９（１２）参照）によ
り制御されて、これらのデータ信号１４４、１４５およ
び１４６の切替処理が行われ、データレートが３ｆ₀の
データ信号１４７（図９（１３）参照）が生成されて出
力され、リサンプル回路２４に入力される。

【００１４】前述のように、フィルタｆ、ｇおよびｈ
が、それぞれｆ₀／２の遮断周波数を有するＬＰＦの関
数であるため、データ信号１４７が、３ｆ₀のサンプリ
ング周波数に変換されるまでの遮断周波数は、次式によ
り３ｆ₀／２である。

【００１５】（ｆ₀／２）×３（フィルタの数）＝３ｆ₀／２しかしながら、前述のように、前置されているＬＰＦ７
において、既に３ｆ₀／４以上の高域周波数成分がカッ
トされているために、周波数変換回路１２より出力され
るデータ信号１４７のスペクトル分布は、図６（２）の
スペクトル分布６０６と同様のスペクトル分布となって
いる。

【００１６】一方、データ信号１０１の入力を受けて、
コントロールデータ抽出回路８からは輝度フィ−ルド間
オフセットサブサンプル位相信号１０３が出力され、Ｅ
ＸＯＲ回路１０に入力される。ＥＸＯＲ回路１０に対し
ては、コントロールデータ抽出回路８およびクロック発
生回路９を介して出力される３ｆ₀／２のクロック１０
４も入力されており、これらの両信号の排他的論理和演
算によりＳＳＡ信号１０６が生成されて出力され、リサ
ンプル回路２４およびフィ−ルド間内挿回路１４に送出
される。リサンプル回路２４に対しては、上述のよう
に、サンプリング周波数３ｆ₀のデータ信号１４７が入
力されており、当該データ信号１４７は、ＥＸＯＲ回路
１０より入力されるＳＳＡ信号１０６（図９（１４）参
照）を介して、フィ−ルド間内挿処理のために、当該サ
ンプリング周波数が１／２のサンプリング周波数３ｆ₀
／２に間引かれてデータ信号１０９（図９（１５）参
照）として出力され、被内挿用のデータ信号としてフィ
−ルド間内挿回路１４に入力されるとともに、フィ−ル
ドメモリ２６に入力される。フィ−ルドメモリ２６から
は、内挿用のデータ信号としてデータ信号１０８が出力
されて、フィ−ルド間内挿回路１４に入力される。

【００１７】フィ−ルド間内挿回路１４においては、デ
ータ信号１０８とデータ信号１０９の入力を受けて、二
つのフィ−ルド間における補間処理が行われる。図１０
は、フィ−ルド間内挿回路１４の構成を示すブロック図
であり、１Ｈラインメモリ３１と、加算器３２と、除算
器３３と、セレクタ３７とを備えて構成されている。フ
ィ−ルド間内挿回路１４における補間処理においては、
補間する内挿信号としては、フィ−ルドメモリ２６にお
いて遅延されて出力される１フィ−ルド期間前のデータ
信号１０８が用いられる。図１０において、入力端子２
９および３０からは、それぞれ内挿信号としてのデータ
信号１０８および被内挿信号としてのデータ信号１０９
が入力される。データ信号１０９は、直接セレクタ３７
に入力されるが、データ信号１０８は１Ｈラインメモリ
３１と加算器３２に入力される。加算器３２において
は、１Ｈラインメモリ３１より出力される１ライン期間
前のデータ信号と現時点のデータ信号１０８とが加算さ
れて出力され、当該加算出力は乗算器３３において１／
２され、２ライン間における平均値がとられて出力され
る。平均化されたデータ信号は、水平動き補正回路３４
において水平方向の動きベクトルの補正が行われ、遅延
調整回路３５に入力されて本線信号との間の時間合わせ
調整が行われた後に、セレクタ３７に入力される。セレ
クタ３７においては、ＳＳＡ信号１０６を介して、３ｆ
₀ごとにデータ信号１０９と遅延調整回路３５より出力
されるデータ信号との切替えが行われてフィ−ルド間内
挿処理が実行され、所定の輝度静止画信号１１０が、出
力端子３８（フィ−ルド間内挿回路１４自体の出力端子
であり、ＭＵＳＥデコーダとしての出力端子は図７に示
される出力端子１５である）を介して出力され、輝度静
止画信号の復調が終了する。なお、フィ−ルド間内挿回
路１４より出力される輝度静止画信号１１０のデータ分
布は、図５（ｂ）に示されるデータ分布５１０と同様の
データ分布となる。

【００１８】上述の第１の従来例においては、内挿信号
としてのデータ信号１０８を生成するために、フィ−ル
ドメモリ２５が用いられているが、当該ＭＵＳＥデコー
ダの回路構成上において、フィ−ルドメモリを節減する
ために、当該フィ−ルドメモリ２５に代わる手段を用い
るＭＵＳＥデコーダが、特開平５−２２７５０９号公報
に開示されている。当該特開平５−２２７５０９号公報
による従来例（第２の従来例と云う）においては、フィ
−ルド間内挿のための１フィールド期間前の信号が、フ
レーム内挿回路から得られるように構成されたＭＵＳＥ
デコーダが提案されており、図１１に、当該ＭＵＳＥデ
コーダの構成が示される。

【００１９】図１１に示されるように、本従来例は、セ
レクタ３、フィ−ルドメモリ４および５を含むフレーム
間内挿処理部２と、ＬＰＦ６および７と、コントロール
データ検出回路８と、クロック発生回路９と、ＥＸＯＲ
回路１０と、周波数変換回路３９および４０と、リサン
プル回路４２および４３と、フィ−ルド間内挿回路１４
とを備えて構成される。図７との対比により明らかなよ
うに、本従来例においては、フィ−ルドメモリ４より出
力され、中間タップ信号として規定されるデータ信号１
０２を対象として、新たにＬＰＦ６、周波数変換回路３
９およびリンプル回路４２が付加されており、本従来例
においては、中間タップ信号のデータ信号１０２の入力
に対応して、リサンプル回路４２より出力されるデータ
信号１０８を内挿信号として用いられている。リサンプ
ル回路４２に対しては、リサンプル処理に使用する間引
き用のクロック信号として、ＥＸＯＲ回路１０より出力
されるＳＳＡ信号１０６をインバータ４１により反転し
た信号が入力されている。勿論、被内挿信号１０９を生
成するリサンプル回路４３に対しては、リサンプル処理
用の間引きクロック信号として、ＥＸＯＲ回路１０より
出力されるＳＳＡ信号１０６が直接入力されている。な
お、本従来例の動作については、基本的に第１の従来例
の場合と同様であるので、その説明は省略する。このこ
とは、フィ−ルド間内挿回路１４における処理動作につ
いても同様である。

【００２０】

【発明が解決しようとする課題】上述した従来のＭＵＳ
Ｅデコーダにおいては、第１の従来例における構成内容
のフィ−ルドメモリを節減するために、第２の従来例に
おいては、フィ−ルド間内挿用として使用する内挿信号
を生成するために、前記フィ−ルドメモリに代わる手段
として、被内挿系とは別個に、フレーム間内挿回路から
出力される中間タップ信号を入力とするＬＰＦ、周波数
変換回路およびリサンプル回路等を、新たに付加するこ
とが必要不可欠となり、フィ−ルドメモリの節減は可能
としても、上記の各種演算回路が増える結果となり、必
らずしも回路規模が低減されないという欠点がある。

【００２１】本発明の目的は、かかる欠点を排除して、
リサンプル回路において間引かれるデ−タ部分を利用す
ることにより、２系統の周波数変換回路を一つに融合
し、且つ、フィ−ルド間内挿処理におけるフィ−ルドメ
モリの削減を実現するとともに、併せて回路規模を低減
することのできるＭＵＳＥデコーダを提供することにあ
る。

【００２２】

【課題を解決するための手段】本発明のＭＵＳＥデコー
ダは、サンプリング周波数ｆ₀のＭＵＳＥ信号の入力に
対応して、サンプリング周波数２ｆ₀のクロック信号に
より、当該ＭＵＳＥ信号とフレーム巡回用のフレームメ
モリの出力とを切替制御して、被内挿系データ信号およ
び内挿系データ信号を生成して出力するフレーム間内挿
処理部と、前記フレーム間内挿処理部より出力される被
内挿系データ信号および内挿系データ信号を、それぞれ
入力とする第１および第２の低域通過フィルタと、前記
ＭＵＳＥ信号の入力を受けて、サンプリング周波数３ｆ
₀／２のＳＳＡ信号およびサンプリング周波数ｆ₀／２
のＳＳＢ信号を出力するサンプリング・クロック信号発
生回路と、前記第１および第２の低域通過フィルタより
それぞれ出力される被内挿系データ信号および内挿系デ
ータ信号を入力し、前記サンプリング周波数ｆ₀／２の
ＳＳＢ信号およびサンプリング周波数３ｆ₀のクロック
信号を介して、サンプリング周波数３ｆ₀／２の被内挿
系データ信号と内挿系データ信号の合成データ信号を生
成して出力する周波数変換回路と、前記周波数変換回路
より出力される被内挿系データ信号と内挿系データ信号
の合成データ信号を入力して、前記ＳＳＡ信号を介して
当該合成信号より、フィ−ルド間内挿用の被内挿信号と
内挿信号とに分離して出力する分離回路と、前記分離回
路より出力される被内挿信号および内挿信号を入力し
て、前記ＳＳＡ信号を介して被内挿信号に対し内挿信号
を挿入するフィ−ルド間内挿回路と、を少なくとも備え
て構成されることを特徴としている。

【００２３】なお、前記第１および第２の低域通過フィ
ルタと前記周波数変換回路は、１ユニットとして合体し
て構成してもよい。

【００２４】また、前記周波数変換回路は、それぞれ前
記第１および第２の低域通過フィルタより出力される被
内挿系データ信号および内挿系データ信号を入力し、サ
ンプリング周波数ｆ₀および２ｆ₀のクロック信号によ
る位相遅延作用、ならびに前記ＳＳＢ信号およびサンプ
リング周波数３ｆ₀のクロック信号によるデータ切替作
用を介して、サンプリング周波数３ｆ₀／２の被内挿系
データ信号と内挿系データ信号の合成データ信号を生成
して出力するＦＩＲフィルタにより形成し、前記サンプ
リング・クロック信号発生回路は、前記ＭＵＳＥ信号を
入力して、所定の輝度フィ−ルド間オフセットサブサン
プル位相信号を出力するコントロールデータ検出回路
と、前記コントロールデータ検出回路の出力を受けて、
サンプリング周波数３ｆ₀／２のクロック信号およびサ
ンプリング周波数ｆ₀／２のクロック信号を生成して出
力するクロック発生回路と、前記輝度フィ−ルド間オフ
セットサブサンプル位相信号と前記クロック発生回路よ
り出力されるサンプリング周波数３ｆ₀／２のクロック
信号とを入力して、これらの両信号の排他的論理和演算
を行い、前記ＳＳＡ信号を生成して出力する第１の排他
的論理和回路と、前記輝度フィ−ルド間オフセットサブ
サンプル位相信号と前記クロック発生回路より出力され
るサンプリング周波数ｆ₀／２のクロック信号とを入力
して、これらの両信号の排他的論理和演算を行い、前記
ＳＳＢ信号を生成して出力する第２の排他的論理和回路
と、を備えて構成してもよい。

【００２５】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２６】図１は本発明の第１の実施例の構成を示す
ブロック図である。図１に示されるように、本実施例
は、セレクタ３、フィ−ルドメモリ４および５を含むフ
レーム間内挿処理部２と、ＬＰＦ６および７と、コント
ロールデータ検出回路８と、クロック発生回路９と、Ｅ
ＸＯＲ回路１０および１１と、周波数変換回路１２と、
分離回路１３と、フィ−ルド間内挿回路１４とを備えて
構成される。

【００２７】図１において、入力端子１にはＡ／Ｄ変換
後のＭＵＳＥ信号１０１が入力される。当該ＭＵＳＥ信
号１０１は、フレーム間内挿処理部２に含まれるセレク
タ３と、コントロールデータ検出回路８に入力される。
セレクタ３は、サンプリング周波数２ｆ₀ごとに切替操
作が行われるサンプリング機能を有しており、このサン
プリング機能を介して、ＭＵＳＥ信号１０１と、二つの
フィルードメモリ４と５により遅延されたＭＵＳＥ信号
とが、サンプリング周波数２ｆ₀の周期で切替えられ
て、フレーム間内挿処理が行われる。フレーム間内挿処
理されたデータ信号と、フィ−ルドメモリ４とフィ−ル
ドメモリ５の接続点より出力される中間タップ信号とし
て規定されるデ−タ信号１０２は、それぞれ対応するＬ
ＰＦ７およびＬＰＦ６に入力される。これらのＬＰＦ７
および６においては、共に３ｆ₀／４以上の高域周波数
成分がカットされて、出力されるデータ信号は周波数変
換回路１２に入力される。

【００２８】一方、データ信号１０１の入力を受けて、
コントロールデータ抽出回路８からは輝度フィ−ルド間
オフセットサブサンサンプル位相信号１０３が出力さ
れ、ＥＸＯＲ回路１０および１１に入力される。またコ
ントロールデータ抽出回路８およびクロック発生回路９
を介して、３ｆ₀／２のクロック１０４およびｆ₀／２
のクロック１０５が出力されて、クロック１０４はＥＸ
ＯＲ回路１０に入力され、クロック１０５はＥＸＯＲ回
路１０に入力される。ＥＸＯＲ回路１０においては、輝
度フィ−ルド間オフセットサブサンプル位相信号１０３
とクロック１０４の排他的論理和演算によりＳＳＡ信号
１０６が生成されて出力され、分離回路１３およびフィ
−ルド間内挿回路１４に送出される。またＥＸＯＲ回路
１１においては、輝度フィ−ルド間オフセットサブサン
プル位相信号１０３とクロック１０５の排他的論理和演
算によりＳＳＢ信号１０７が生成されて出力され、周波
数変換回路１２に送出される。

【００２９】図２は、本実施例のＭＵＳＥデコーダにお
ける周波数変換回路の１実施例の構成を示すブロック図
であり、図３（１）〜（２６）は、本実施例の動作信号
のタイミング図である。図２において、ＬＰＦ７より出
力され、入力端子１６を介して入力される被内挿系のデ
ータ信号１１２（図３（２）参照）は、それぞれに対し
てクロック・レートがｆ₀のクロックが入力され、縦続
接続される３個のＤフリップフロップ１８に入力される
とともに、クロック・レートが２ｆ₀のクロック１１１
（図３（１）参照）が入力されるＤフリップフロップ１
８に入力される。前記縦続接続される３個のＤフリップ
フロップ１８からは、前述の従来例の場合と同様に、そ
れぞれデータ信号１１３、１１５および１１７が出力さ
れ、また、クロック・レートが２ｆ₀のクロック１１１
が入力されるＤフリップフロップ１８から出力されるデ
ータ信号は、クロック・レートがｆ₀のクロックが入力
され、縦続接続される３個のＤフリップフロップ１８に
入力されて、これらのＤフリップフロップからは、それ
ぞれデータ信号１１４、１１６および１１８が出力され
る。これらのデータ信号１１３、１１４、１１５、１１
６、１１７および１１８は、Ｄフリップフロップ１８に
よる遅延作用を介して、データレートがｆ₀のデータ信
号として出力されており、図２に示されるように、それ
ぞれ３個の加算器２１に対応する複数のセレクタ１９の
一方の入力端子に入力される。

【００３０】同様に、ＬＰＦ６より出力され、入力端子
１７を介して入力される内挿系のデータ信号１１９（図
３（３）参照）は、それぞれに対してクロック・レート
ｆ₀のクロックが入力され、縦続接続される３個のＤフ
リップフロップ１８に入力されるとともに、クロック・
レート２ｆ₀のクロック１１１が入力されるＤフリップ
フロップ１８に入力される。前記縦続接続される３個の
Ｄフリップフロップ１８からは、前述の従来例の場合と
同様に、それぞれデータ信号１２０、１２２および１２
４がが出力され、また、クロック・レートが２ｆ₀のク
ロック１１１が入力されるＤフリップフロップ１８から
出力されるデータ信号は、クロック・レートがｆ₀のク
ロックが入力され、縦続接続される３個のＤフリップフ
ロップ１８に入力されて、これらのＤフリップフロップ
からは、それぞれデータ信号１２１、１２３および１２
５が出力される。これらのデータ信号１２０、１２１、
１２２、１２３、１２４および１２５は、Ｄフリップフ
ロップ１８による遅延作用を介して、データレートがｆ
₀のデータ信号として出力されており、図２に示される
ように、それぞれ３個の加算器２１に対応する複数のセ
レクタ１９のもう一方の入力端子に入力される。

【００３１】これらの複数のセレクタ１９に対しては、
切替制御用の信号として、ＥＸＯＲ回路１１より出力さ
れるＳＳＢ信号１０７（図３（４）参照）が入力されて
おり、このＳＳＢ信号１０７により、図２に示されるよ
うに、各セレクタ１９に入力されるデータ信号は、それ
ぞれ対応するデータ信号同士間においてｆ₀／２の周期
の切替作用を介して配列の並び替えが行われる。即ち、
セレクタ１９より出力されるデータ信号１２６〜１３
０、１３５〜１３８としては、セレクタ１９に入力され
るＳＳＢ信号１０７が“０”の時には、被内挿系のデー
タ信号１１４〜１１８、１１３〜１１６が選択され、Ｓ
ＳＢ信号１０７が“１”の時には、内挿系のデータ信号
１２１〜１２５、１２０〜１２３が選択されて、被内挿
系データ信号と内挿系データ信号とが互い違いに配列さ
れて出力されている。また、セレクタ１９より出力され
るデータ信号１３１〜１３４としては、セレクタ１９に
入力されるＳＳＢ信号１０７が“０”の時には、内挿系
のデータ信号１２１〜１２４が選択され、ＳＳＢ信号１
０７が“１”の時には、被内挿系のデータ信号１１４〜
１１７が選択されて、内挿系データ信号と被内挿系デー
タ信号とが互い違いに配列されて出力されている。デー
タ信号１２６〜１３０、１３５〜１３８と、データ信号
１３１〜１３４は、被内挿系データ信号と内挿系データ
信号の位置が逆転するように、セレクタ１９において選
択されている。これらの選択されてセレクタ１９より出
力されるデータ信号は、それぞれ対応する乗算器２０に
入力される。

【００３２】これらの各乗算器２０における乗算係数α
_i（ｉ＝０，１，２，３，４，５，６）は、前述の従来
例の場合と同様に、図２において、それぞれの各乗算器
に付記されているとうりである。上記のセレクタ１９よ
り出力されるデータ信号の内、データ信号１２６〜１３
０をフィルタｆのデータ変数、データ信号１３１〜１３
４をフィルタｇのデータ変数、データ信号１３５〜１３
８をフィルタｈのデータ変数とすると、それぞれ乗算器
２０および加算器２１を含む各フィルタを介して、それ
ぞれ図３（１８）、（１９）および（２０）に示される
データ信号１３９、１４０および１４１が出力される
が、これらのデータ信号１３９、１４０および１４１の
配列は、下記のとうりである。

【００３３】データ信号１３９：ｆ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）→ｆ（ｃ，ｄ，ｅ，ｆ，ｇ） →ｆ（Ｅ，Ｆ，Ｇ，Ｈ，Ｉ）データ信号１４０：ｇ（ｂ，ｃ，ｄ，ｅ）→ｇ（Ｄ，Ｅ，Ｆ，Ｇ）→ｇ（ｆ，ｇ，ｈ，ｉ）データ信号１４１：ｈ（ａ，ｂ，ｃ，ｄ）→ｈ（Ｃ，Ｄ，Ｅ，Ｆ）→ｈ（ｅ，ｆ，ｇ，ｈ） →ｈ（Ｇ，Ｈ，Ｉ，Ｊ）従って、これらのデータ信号１３９、１４０および１４
１は、データ信号１１２に対応する被内挿系のデータ信
号と、データ信号１１９に対応する内挿系のデータ信号
とが、データレートｆ₀ごとに、それぞれ互い違いに配
列されて形成されている。この点においては前述の従来
例と異なっている。これらのデータ信号１３９、１４０
および１４１はセレクタ２２に入力され、セレクタ２２
においては、３ｆ₀のクロック１４２（図３（２１）参
照）により、データ信号１３９、１４０および１４１の
切替処理が行われて、データレートが３ｆ₀のデータ信
号１４３（図３（２２）参照）が生成されて出力され、
分離回路１３に入力される。図３（２２）に示されるよ
うに、このデータ信号１４３は、被内挿系データ信号
（ｆ，ｇ，ｈ）と内挿系データ信号（ｆ_*，ｇ_*，
ｈ_*）とが、データレート３ｆ₀ごとに、互い違いに配
列される形で形成される。

【００３４】分離回路１３においては、ＥＸＯＲ回路１
０より出力されるＳＳＡ信号１０６（図３（２３）参
照）の入力を受けて、当該ＳＳＡ信号１０６とその反転
信号（図３（２５）参照）を介して、周波数変換回路１
２より出力されるデータ信号１４３に対する間引き処
理、ならびに被内挿系／内挿系の分離処理が行われ、フ
ィ−ルド間内挿用の被内挿系信号１０９（図３（２４）
参照）および内挿信号１０８（図３（２５）参照）が生
成されて出力される。この被内挿信号１０９および内挿
信号１０８は、フィ−ルド間内挿回路１４に入力され、
前述の従来例の場合と同様に、フィ−ルド間内挿回路１
４（図１０参照）においては、被内挿系のデータ信号１
０９と内挿系のデータ信号１０８の入力を受けて、ＳＳ
Ａ信号１０６による切替制御により二つのフィ−ルド間
における補間処理が行われ、最終的に、所定の輝度静止
画信号１１０が、出力端子１５を介して出力される。な
お、フィ−ルド間内挿回路１４の動作については、従来
例と同様であるため説明は省略する。

【００３５】上述のように、本発明の第１の実施例にお
いては、前記第２の従来例に対比して、フィ−ルドメモ
リを節減することが可能となり、これにより、被内挿系
のデータ信号と内挿系のデータ信号の双方のデータ信号
に対して周波数変換回路を共用することかできるため、
構成回路の規模を低減することができる。

【００３６】次に、本発明の第２の実施例について説明
する。図４は、本実施例の構成を示すブロック図であ
る。図４に示されるように、本実施例は、セレクタ３、
フィ−ルドメモリ４および５を含むフレーム間内挿処理
部２と、コントロールデータ検出回路８と、クロック発
生回路９と、ＥＸＯＲ回路１０および１１と、ＬＰＦ・
周波数変換回路２４と、分離回路１３と、フィ−ルド間
内挿回路１４とを備えて構成される。図１との対比によ
り明らかなように、本実施例の第１の実施例と異なる点
は、図１におけるＬＰＦ６、ＬＰＦ７および周波数変換
回路１２が、本実施例においては、ＬＰＦ・周波数変換
回路２４として結合されて、一体化されていることであ
る。それ以外の構成ならびに動作については、第１の実
施例の場合と基本的には同様であり、重複するためにそ
の説明は省略する。なお、本実施例においては、第１の
実施例の周波数変換回路１２において実現されている、
被内挿系デ−タ信号と内挿系データ信号に対する複数の
乗算器２０および３個の加算器２１を共用するという回
路規模削減機能に加えて、新たにＬＰＦ・周波数変換回
路２４に内蔵されるＬＰＦにおいては、３ｆ₀／４以下
の低域通過フィルタを用いることが提案されている。

【００３７】前述の従来例においては、図６のスペクト
ル分布を示す図に示されるように、ＬＰＦにおいて、フ
ィ−ルド間内挿時に折り返し妨害となる３ｆ₀／４以上
のシペクトル分布がカットされている。また、図８にお
いて説明したように、従来例の周波数変換回路における
遮断周波数は３ｆ₀／２である。従って、図４に示され
る第２の実施例においては、図１１に示される第２の従
来例におけるＬＰＦ６および７と、周波数変換回路３８
および３９とを合体化する場合には、周波数変換回路に
おける遮断周波数を従来の１／２にすることが必要とな
る。このことは、周波数変換回路を構成するｆ、ｇおよ
びｈの三つのフィルタの遮断周波数を従来の１／２（ｆ
₀／４）として、（ｆ→ｆ’，ｇ→ｇ’，ｈ→ｈ’）と
することに等しい。但し、ｆ’、ｇ’、ｈ’のフィルタ
は、周波数特性的に従来のＬＰＦと周波数変換回路との
畳み込みの特性を持つように構成される。

【００３８】上述のように、第２の実施例においては、
第１の実施例における、被内挿系のデータ信号と内挿系
のデータ信号の二つデータ信号による周波数変換回路の
共用という特徴に加えて、ＬＰＦ・周波数変換回路２４
におけるＬＰＦとして、３ｆ₀／４以下の低域通過フィ
ルタを用いることにより、第１の実施例よりも更に回路
規模を削減することができるという利点がある。

【００３９】

【発明の効果】以上説明したように、本発明は、ＭＵＳ
Ｅ信号をデコードして、所定の輝度静止画信号を出力す
るＭＵＳＥデコーダに適用されて、フィ−ルド間内挿処
理を行うためのフレームメモリを削減する場合に、フレ
ーム巡回用のフィ−ルドメモリを内蔵するフレーム間内
挿処理部を介して出力される被内挿系のデータ信号と内
挿系のデータ信号を入力とする周波数変換回路を、これ
らの両データ信号に対して共用化することにより、前記
フィ−ルド間内挿処理用のフレームメモリ削減に伴なう
回路規模の増大を排除することができるという効果があ
る。

【００４０】また、前記フレーム間内挿処理部を介して
出力される被内挿系のデータ信号と内挿系のデータ信号
に対応する低域通過フィルタを前記周波数変換回路と合
体化し、包含される前記低域通過フィルタの帯域特性を
適正化することにより、更に回路規模を低減することが
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】前記第１の実施例における周波数変換回路を示
すブロック図である。

【図３】前記周波数変換回路における動作タイミング図
である。

【図４】本発明の第２の実施例を示すブロック図であ
る。

【図５】ＭＵＳＥデコ−ド処理のサンプルデータ分布を
示す図である。

【図６】ＭＵＳＥデコ−ド処理のスペクトル分布を示す
図である。

【図７】第１の従来例を示すブロック図である。

【図８】前記第１の従来例における周波数変換回路を示
すブロック図である。

【図９】前記第１の従来例における動作タイミング図で
ある。

【図１０】フィ−ルド間内挿回路をす示すブロック図で
ある。

【図１１】第２の従来例を示すブロック図である。

【符号の説明】

１、１６、１７、２７、２９、３０、３６入力端子２フレーム間内挿処理部３、１９、２２、３７セレクタ４、５、２６フィ−ルドメモリ６、７ＬＰＦ８コントロールデータ検出回路９クロック発生回路１０、１１ＥＸＯＲ回路１２、３９、４０周波数変換回路１３分離回路１４フィ−ルド間内挿回路１５、２３、２８、３８出力端子１８Ｄフリップフロップ２０乗算器２１、３２加算器２４ＬＰＦ・周波数変換回路２５、４２、４３リサンプル回路３１１Ｈラインメモリ３３除算器３４水平動き補正回路３５遅延調整回路４１インバータ１０１ＭＵＳＥ信号１０２、１１２〜１４１、１４３、１４４〜１４６、１
４７データ信号１０３輝度フィ−ルド間オフセットサブサンプル位
相信号１０４、１０５、１１１、１４２クロック信号１０６ＳＳＡ信号１０７ＳＳＢ信号１０８内挿信号１０９被内挿信号１１０輝度静止画信号５０１、６０１フレーム間内挿５０２２ｆ₀→３ｆ₀サンプリング周波数変換５０３リサンプル５０４フィ−ルド間内挿５０５〜５１０サンプルデータ分布６０２３ｆ₀／４ＬＰＦ６０３フィ−ルド間内挿６０４〜６０７スペクトル分布

Claims

【特許請求の範囲】

【請求項１】サンプリング周波数ｆ₀のＭＵＳＥ信号
の入力に対応して、サンプリング周波数２ｆ₀のクロッ
ク信号により、当該ＭＵＳＥ信号とフレーム巡回用のフ
レームメモリの出力とを切替制御して、被内挿系データ
信号および内挿系データ信号を生成して出力するフレー
ム間内挿処理部と、前記フレーム間内挿処理部より出力される被内挿系デー
タ信号および内挿系データ信号を、それぞれ入力とする
第１および第２の低域通過フィルタと、前記ＭＵＳＥ信号の入力を受けて、サンプリング周波数
３ｆ₀／２のＳＳＡ信号およびサンプリング周波数ｆ₀
／２のＳＳＢ信号を出力するサンプリング・クロック信
号発生回路と、前記第１および第２の低域通過フィルタよりそれぞれ出
力される被内挿系データ信号および内挿系データ信号を
入力し、前記サンプリング周波数ｆ₀／２のＳＳＢ信号
およびサンプリング周波数３ｆ₀のクロック信号を介し
て、サンプリング周波数３ｆ₀／２の被内挿系データ信
号と内挿系データ信号の合成データ信号を生成して出力
する周波数変換回路と、前記周波数変換回路より出力される被内挿系データ信号
と内挿系データ信号の合成データ信号を入力して、前記
ＳＳＡ信号を介して当該合成信号より、フィ−ルド間内
挿用の被内挿信号と内挿信号とに分離して出力する分離
回路と、前記分離回路より出力される被内挿信号および内挿信号
を入力して、前記ＳＳＡ信号を介して被内挿信号に対し
内挿信号を挿入するフィ−ルド間内挿回路と、を少なくとも備えて構成されることを特徴とするＭＵＳ
Ｅデコーダ。
【請求項２】前記第１および第２の低域通過フィルタ
と前記周波数変換回路が、１ユニットとして合体して構
成されることを特徴とする請求項１記載のＭＵＳＥデコ
ーダ。
【請求項３】前記周波数変換回路が、それぞれ前記第
１および第２の低域通過フィルタより出力される被内挿
系データ信号および内挿系データ信号を入力し、サンプ
リング周波数ｆ₀および２ｆ₀のクロック信号による位
相遅延作用、ならびに前記ＳＳＢ信号およびサンプリン
グ周波数３ｆ₀のクロック信号によるデータ切替作用を
介して、サンプリング周波数３ｆ₀／２の被内挿系デー
タ信号と内挿系データ信号の合成データ信号を生成して
出力するＦＩＲフィルタにより形成され、前記サンプリング・クロック信号発生回路が、前記ＭＵ
ＳＥ信号を入力して、所定の輝度フィ−ルド間オフセッ
トサブサンプル位相信号を出力するコントロールデータ
検出回路と、前記コントロールデータ検出回路の出力を受けて、サン
プリング周波数３ｆ₀／２のクロック信号およびサンプ
リング周波数ｆ₀／２のクロック信号を生成して出力す
るクロック発生回路と、前記輝度フィ−ルド間オフセットサブサンプル位相信号
と前記クロック発生回路より出力されるサンプリング周
波数３ｆ₀／２のクロック信号とを入力して、これらの
両信号の排他的論理和演算を行い、前記ＳＳＡ信号を生
成して出力する第１の排他的論理和回路と、前記輝度フィ−ルド間オフセットサブサンプル位相信号
と前記クロック発生回路より出力されるサンプリング周
波数ｆ₀／２のクロック信号とを入力して、これらの両
信号の排他的論理和演算を行い、前記ＳＳＢ信号を生成
して出力する第２の排他的論理和回路と、を備えて構成される請求項１および２記載のＭＵＳＥデ
コーダ。