JPH09181575A - 入力ラッチ回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力データと位相同期した同期クロックが外
部から得られなくても、ラッチ回路で確実にデータをラ
ッチできる入力ラッチ回路を提供する。 【解決手段】 入力ラッチ回路は、クロックの周波数を
1/8に分周するコントロール回路(10)と、1/8に分周され
たクロックあるいは同期クロックのいずれかを選択して
コントロール回路(10)に出力するセレクタ回路(20)と、
コントロール回路(10)から供給されるクロックによって
入力データＤをラッチするクロック同期型のラッチ回路
(3)を備える。同期クロックCLK1はクロック端子(8)に供
給され、入力データＤとは独立のタイミングの非同期ク
ロックCLK2は、クロック端子(4)に供給される。クロッ
クCLK1が前段のＩＣから供給される場合には、セレクト
端子(9)への入力Ｓはハイレベルに固定され、非同期ク
ロックCLK2だけが供給される場合にはローレベルに固定
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力データを集
積回路（ＩＣ）の内部回路に伝えるために構成される入
力ラッチ回路に関する。

【０００２】

【従来の技術】複数のＩＣを実装して所望する機能を実
現しようとする場合に、データを出力する前段のＩＣの
クロックの位相、周波数は、それを受け取る後段のＩＣ
の内部クロックとは必ずしも一致していない。そのため
に、後段のＩＣでは分周器やカウンタなどのコントロー
ル回路を内蔵し、外部から供給されるクロックを、外部
からの入力データの伝送速度と一致する周波数に分割
し、入力データのラッチに使用し、かつ内部回路の制御
信号として分周されたクロックを使用することがある。

【０００３】このような外部から供給される入力データ
をＩＣ内部でラッチする入力ラッチ回路においては、内
部のクロックと入力データの位相を合わせてデータを確
実にラッチして取り込むための回路方式がさまざまに工
夫されている。

【０００４】図２は、従来の入力ラッチ回路の一例を示
す回路ブロック図である。この入力ラッチ回路は、最も
簡単な構成であって、従来からよく使われるものの１つ
である。この例では、ＩＣの内部回路１にはデータ端子
２に供給された入力データＤがラッチ回路３を介して入
力される。クロック端子４からコントロール回路５に対
して、ＩＣの外部で発生した所定の周波数ｆのクロック
信号CLK が入力される。コントロール回路５では、クロ
ック端子４に入力されたクロック信号CLK を分周し、か
つ内部回路１で使用する制御信号を発生する。ここで、
データ端子２からクロック信号CLK の周波数ｆの１／２
ｎ（ｎは正の整数）の伝送速度で入力データＤが入力さ
れるとき、ラッチ回路３においてデータを確実にラッチ
するためには入力データと分周クロックの位相を調整す
る必要がある。そこで、リセット端子６からコントロー
ル回路５を構成するカウンタを初期化するためのリセッ
ト信号Ｒを入力して、ラッチ回路３において、コントロ
ール回路５からの分周クロックで入力データＤをラッチ
する。

【０００５】このように、コントロール回路５としてリ
セット信号Ｒによって状態が一意に定まるものを採用す
れば、入力データＤと分周クロックとの位相が合うよう
に外部から強制的にリセット制御することができる。

【０００６】図３のブロック回路図に示される入力ラッ
チ回路も、よく使われるもののｌつである。この場合、
内部回路１に入力データＤを供給する前段のＩＣ側に、
コントロール回路５から出力される分周クロックを提供
し、その分周クロックのタイミングでラッチ回路７１か
らリクロックされた入力データＤを出力するように構成
されている。ここでは、分周クロックと入力データＤと
の位相関係は前段のＩＣとの間の配線による遅延の大き
さで決まるので、ＩＣをボードなどに実装するときには
ディレイラインなどを用いて入力データＤと分周クロッ
クとの間の位相を調整している。

【０００７】

【発明が解決しようとする課題】しかしながら、前述の
図２に示す入力ラッチ回路ではコントロール回路５を構
成するカウンタにおいて、リセット機能が不可欠であ
る。一般にセットまたはリセット付のフリップフロップ
によるカウンタを使用してコントロール回路５を構成し
た場合には、セットまたはリセット機能を持つフリップ
フロップは通常その機能のないものに比べ最高動作速度
が遅くなる。したがって、内部回路が例えばマルチプレ
クサのような非常に高速で動く必要のあるＩＣでは、こ
の方式を使用するのは困難であった。

【０００８】図３の入力ラッチ回路では、前段のＩＣ全
体が後段のＩＣから供給される分周クロックで動作する
ものであれば、後段のＩＣにはリクロックされた入力デ
ータＤが供給され、位相を一致させる上での問題は全く
生じない。しかし、前段のＩＣがその内部回路１では別
系統の内部クロックを使用し、その出力部のラッチ回路
７１のクロックのみに外部から供給した分周クロックを
使用するような場合には、内部クロックと外部からの分
周クロックとの位相関係の調整を前段のＩＣで行なわな
ければならない。したがって、位相の問題を前段のＩＣ
に押し付けた形となるだけであって、何等の解決になら
ないことになる。

【０００９】この発明は、上述のような課題を解決する
ためになされたもので、その目的は、入力データに位相
同期したタイミングで供給される同期クロック信号、あ
るいは入力データとは独立のタイミングで供給される非
同期クロック信号のいずれのクロック信号によっても入
力データがラッチ可能な入力ラッチ回路を提供するもの
である。

【００１０】この発明の他の目的は、入力データと同期
したクロックが外部から得られなくても、ラッチ回路で
確実にデータをラッチできる入力ラッチ回路を提供する
ものである。

【００１１】

【課題を解決するための手段】請求項１に係る発明は、
入力データに同期したタイミングで供給される同期クロ
ック信号、あるいは入力データとは独立のタイミングで
供給される非同期クロック信号のいずれのクロック信号
によっても前記入力データがラッチ可能な入力ラッチ回
路において、前記非同期クロック信号の周波数を１／２
ｎ（ｎは正の整数）に分周するコントロール回路と、前
記コントロール回路で１／２ｎに分周されたクロック信
号あるいは前記同期クロック信号のいずれかを選択して
前記コントロール回路に出力するセレクタ回路と、前記
コントロール回路から供給されるクロック信号によって
前記入力データをラッチするクロック同期型のラッチ回
路とを備えたことを特徴とする。

【００１２】請求項２に係る発明は、請求項１のものに
おいて、前記コントロール回路が、ｎ段のフリップフロ
ップ回路によって構成されていることを特徴とする。

【００１３】請求項３に係る発明は、請求項２のものに
おいて、前記ラッチ回路には、前記コントロール回路の
所定のフリップフロップ回路から、前記入力データの伝
送速度に一致するクロック信号が選択して出力されてい
ることを特徴とする。

【００１４】

【発明の実施の形態】以下、添付した図面を参照して、
この発明の実施の形態を詳細に説明する。

【００１５】図１は本発明の入力ラッチ回路の実施の形
態を示すブロック回路図である。１０は４つの遅延型フ
リップフロップ１１〜１４で構成されるコントロール回
路である。これらフリップフロップは、フリップフロッ
プ１１の正相出力Ｑ₁ がフリップフロップ１２のデータ
入力Ｄ₂ になり、フリップフロップ１２の正相出力Ｑ2
がフリップフロップ１３のデータ入力にというように、
ｎ段目（ｎは正の整数）のフリップフロップ１４のデー
タ入力Ｄ₄ まで接続され、さらにそれらのクロック入力
端子はクロック端子４と接続されている。このクロック
端子４には、ＩＣの外部で発生した所定の周波数ｆのク
ロック信号CLK2が入力される。

【００１６】２０はインバータ２１と２入力ノアゲート
２２〜２４からなるセレクタであって、このセレクタ２
０の制御信号入力Ｓがセレクト端子９に供給される。こ
こで、クロック端子８はノアゲート２２の一方入力に接
続され、セレクト端子９はインバータ２１とノアゲート
２３の一方入力に接続され、インバータ２１の出力はノ
アゲート２２の他方の入力に接続される。また、ノアゲ
ート２３の他方の入力には、フリップフロップ１４の逆
相出力が接続され、ノアゲート２２、２３の出力は、い
ずれもノアゲート２４の入力とされる。そして、ノアゲ
ート２４の出力がセレクタ２０の出力としてフリップフ
ロップ１１のデータ入力Ｄ₁ に接続されている。

【００１７】３はデータ端子２に入力される入力データ
Ｄのラッチを行うクロック同期型のラッチ回路であり、
コントロール回路１０と同様に、例えば遅延型フリップ
フロップで構成されている。このラッチ回路３のデータ
入力端子Ｄ₀ はデータ端子２に、クロック入力端子はフ
リップフロップ１１〜１４のいずれかの出力端子、例え
ばフリップフロップ１４の正相出力Ｑ₄ に接続されてい
る。

【００１８】ここで、このＩＣのデータ端子２に入力さ
れるデータＤに同期したクロックCLK1が前段のＩＣから
供給される場合は、セレクト端子９への制御信号入力Ｓ
はハイレベル（以下、Ηと記す）に固定され、クロック
CLK1はクロック端子８に入力される。また、非同期クロ
ック信号CLK2だけがクロック端子４から供給される場合
には、セレクト端子９はローレベル（以下、Ｌと記す）
に固定され、クロック端子８には特に何も入力する必要
はない。

【００１９】なお、コントロール回路１０の各段のフリ
ップフロップ１１〜１４の正相及び逆相出力は、内部回
路１の制御信号とされ、またそれらいずれかの出力を分
周クロックとしてＩＣの外部へ供給するために、クロッ
ク出力端子１５に接続するように構成される。

【００２０】以上のように構成された入力ラッチ回路
は、入力データとは独立のタイミングで供給される非同
期クロック信号CLK2だけが供給される場合と、入力デー
タに同期したタイミングで同期クロック信号CLK1が供給
される場合とで、次の様に動作する。

【００２１】まず、非同期クロック信号CLK2だけが供給
され、データ端子２に入力されるデータＤに同期したク
ロックCLK1が前段のＩＣから供給されない場合、セレク
ト端子９はＬに固定されている。したがって、インバー
タ２１の出力はＨになり、ノアゲート２２の出力はクロ
ック端子８に入力されるクロック信号CLK1の状態にかか
わらず常にＬになって、コントロール回路１０にはセレ
クタ２０の出力であるノアゲート２４からフリップフロ
ップ１４の逆相出力が供給される形になる。このときフ
リップフロップ１１〜１４は、クロック端子４に入力さ
れる非同期クロック信号CLK2の周波数を１／８に分周す
るジョンソンカウンタとして動作する。

【００２２】クロック出力端子１５から出力される分周
クロックを前段のＩＣに供給し、その前段のＩＣからの
データ出力のリクロックに使用すれば、この入力ラッチ
回路は図３のものと同等の回路になる。したがって、前
段のＩＣとの間の遅延を遅延量固定のディレイラインな
どで調整することによって、ラッチ回路３で確実に入力
データをラッチするように構成できる。

【００２３】逆に、データ端子２にデータＤに同期した
クロックCLK1が前段のＩＣから供給される場合には、セ
レクト端子９はＨに固定されているから、ノアゲート２
２の出力はフリップフロップ１４の逆相出力の状態にか
かわらず常にＬになる。したがって、フリップフロップ
１１のデータ入力Ｄ₁ には、入力データＤに同期してク
ロック端子８に入力された同期クロック信号CLK1がその
まま供給されることになる。このときフリップフロップ
１１〜１４は４段のシフトレジスタとして機能する。そ
こで、ラッチ回路３に供給される１／８に分周されたク
ロックは、入力データＤに同期してクロック端子８に入
力される同期クロック信号CLK1がノアゲート２２、２４
およびフリップフロップｌ段分の固定遅延時間より、最
大クロック一周期分だけ遅れた信号となる。このクロッ
ク一周期分の誤差については、入力データＤの伝送速度
がクロックの伝送速度の２倍以上であれば、前段のＩＣ
との間のディレイラインを調整してフリップフロップ３
でデータを確実にラッチすることができる。

【００２４】以上のように本発明の入力ラッチ回路で
は、前段のＩＣから出力されるデータＤと同期した、単
一のクロックでそれぞれのＩＣの内部回路が機能してい
るように後段のＩＣ回路からクロックを供給できる場合
だけでなく、前段のＩＣの内部回路ではより高速のクロ
ックを使用しているために、後段のＩＣ回路から前段の
ＩＣのデータ出力をリクロックする高速クロックを内部
で分周して供給することが困難な場合であっても、ラッ
チ回路３で入力データを確実にラッチして内部回路１に
伝えられる実装系を組むことができる。しかも、セレク
タ２０のセレクト端子９における制御信号入力Ｓの状態
の制御だけで、回路機能を切り替えることができるか
ら、汎用性の高い入力ラッチ回路を設計できる。

【００２５】なお、一般的にはコントロール回路１０は
入力データＤの伝送速度と非同期クロック信号CLK2の周
波数との関係で決定されるものであるが、コントロール
回路１０のｎ段のフリップフロップのいずれかから、入
力データＤの伝送速度に一致するクロック信号を選択し
てラッチ回路３に出力できれば良い。したがってコント
ロール回路１０において、入力データとは独立のタイミ
ングで供給される非同期クロック信号からどのような制
御信号を形成するかは、本発明の入力ラッチ回路の機能
とは直接に関係しない。

【００２６】また、図１に示した回路構成では、セレク
タ端子９の入力Ｓの状態がＬの時には、フリップフロッ
プ１１〜１４のフリップフロップがジョンソンカウンタ
として動作する。このようなフリップフロップ４段から
なるジョンソンカウンタの動作について説明すると、ｌ
〜４番目のフリップフロップの正相出力の状態はクロッ
ク周期に同期して、ＬＬＬＬ→ＨＬＬＬ→ΗΗＬＬ→Η
ΗΗＬ→ΗΗΗΗ→ＬＨＨΗ→ＬＬΗΗ→ＬＬＬΗ→Ｌ
ＬＬＬの様に回っていくべきであるが、例えばＬＬＨＬ
→ΗＬＬＨ→ＬＨＬＬ→ＨＬＨＬ→ΗΗＬΗ→ＬΗΗＬ
→ΗＬΗΗ→ＬＨＬΗ→ＬＬＨＬの様なエラーモードで
動作することがあることが知られている。この様なエラ
ーモードを検出して、本来のカウンタ動作に戻すための
エラートラツプ回路を、図１の入力ラッチ回路において
も設けることが可能である。

【００２７】上記入力ラッチ回路において、エラートラ
ップ機能を付加する場合には、例えばフリップフロップ
１１の逆相出力とフリップフロップ１３の正相出力とフ
リップフロップ１４の逆相出力とを入力とする３入力ノ
アゲートを用意し、さらに２入力ノアゲート２４を３入
力のものに変更して、その余った入力に３入力ノアゲー
トの出力を接続するなど、一般的に使用されている構成
方法を適用できる。

【００２８】

【発明の効果】この発明は、以上に説明したように構成
されているので、入力データに同期したタイミングで供
給される同期クロック信号、あるいは入力データとは独
立のタイミングで供給される非同期クロック信号のいず
れのクロック信号によっても前記入力データがラッチ可
能な入力ラッチ回路を提供できる。

【図面の簡単な説明】

【図１】 この発明の入力ラッチ回路を示す回路ブロッ
ク図である。

【図２】 従来の入力ラッチ回路の一例を示す回路ブロ
ック図である。

【図３】 従来の入力ラッチ回路の他の例を示す回路ブ
ロック図である。

【符号の説明】

１ 内部回路、２ データ端子、３ ラッチ回路、４、
８ クロック端子、１０ コントロール回路、２０ ２
入力セレクタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力データに同期したタイミングで供給
   される同期クロック信号、あるいは入力データとは独立
   のタイミングで供給される非同期クロック信号のいずれ
   のクロック信号によっても前記入力データがラッチ可能
   な入力ラッチ回路において、 前記非同期クロック信号の周波数を１／２ｎ（ｎは正の
   整数）に分周するコントロール回路と、 前記コントロール回路で１／２ｎに分周されたクロック
   信号あるいは前記同期クロック信号のいずれかを選択し
   て前記コントロール回路に出力するセレクタ回路と、 前記コントロール回路から供給されるクロック信号によ
   って前記入力データをラッチするクロック同期型のラッ
   チ回路とを備えたことを特徴とする入力ラッチ回路。
2. 【請求項２】 前記コントロール回路は、ｎ段のフリッ
   プフロップ回路によって構成されていることを特徴とす
   る請求項１に記載の入力ラッチ回路。
3. 【請求項３】 前記ラッチ回路には、前記コントロール
   回路の所定のフリップフロップ回路から、前記入力デー
   タの伝送速度に一致するクロック信号が選択して出力さ
   れていることを特徴とする請求項２に記載の入力ラッチ
   回路。