JPH09181190A - High-output semiconductor device - Google Patents
High-output semiconductor deviceInfo
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- JPH09181190A JPH09181190A JP7338500A JP33850095A JPH09181190A JP H09181190 A JPH09181190 A JP H09181190A JP 7338500 A JP7338500 A JP 7338500A JP 33850095 A JP33850095 A JP 33850095A JP H09181190 A JPH09181190 A JP H09181190A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高出力半導体装置
に関し、特に、高出力ＨＢＴ（Heterojunction Bipolar
Transistor ）や高出力ＭＥＳＦＥＴ（Metal-Semicond
uctor ＦＥＴ）などのように多数の単位トランジスタが
並列接続されて構成されたマイクロ波帯用の高出力トラ
ンジスタを有する半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high power semiconductor device, and more particularly to a high power HBT (Heterojunction Bipolar).
Transistor) and high power MESFET (Metal-Semicond
The present invention relates to a semiconductor device having a high output transistor for a microwave band, which is configured by connecting a large number of unit transistors in parallel, such as an uctor FET).
【０００２】[0002]
【従来の技術】高出力トランジスタでは、多数の単位ト
ランジスタ（素トランジスタ）を横方向に並べ、マルチ
フィンガー電極を用いて並列に接続して一つのトランジ
スタに構成している。而して、これらのマイクロ波帯用
トランジスタでは、年々高周波数化が進むとともに高出
力化が進み、それに伴って熱放散の重要性が増してきて
いる。この要求に応えるため、高出力トランジスタで
は、通常ＰＨＳ（Plated Heat Sink）と呼ばれる放熱構
造が採用されている。2. Description of the Related Art In a high output transistor, a large number of unit transistors (elementary transistors) are arranged side by side and connected in parallel using multi-finger electrodes to form one transistor. Thus, in these microwave band transistors, as the frequency becomes higher year by year and the power output becomes higher, the importance of heat dissipation is increasing accordingly. In order to meet this demand, high-power transistors usually employ a heat dissipation structure called PHS (Plated Heat Sink).
【０００３】図６は、ＰＨＳ構造を有する従来のＨＢＴ
の断面図である（但し、同図においては基板表面に形成
された電極・配線の図示は省略されている）。同図に示
されるように、化合物半導体基板５ａは、裏面を研磨す
ることにより薄くなされており、基板裏面には下地金属
層（図示なし）を介してＰＨＳを構成する金メッキ電極
４が形成されている。化合物半導体基板５ａの表面に
は、単位トランジスタ１５が多数形成されており、これ
らのトランジスタは図示が省略された電極・配線により
並列に接続されている。基板表面に形成された素子によ
る発熱は、直接大気中に放射される外、半導体基板５ａ
を介して金メッキ電極４へ伝達され、この半導体素子が
搭載された筐体を介して外部に放射される。FIG. 6 shows a conventional HBT having a PHS structure.
3 is a cross-sectional view of the same (however, in the figure, illustration of electrodes and wirings formed on the surface of the substrate is omitted). As shown in the figure, the compound semiconductor substrate 5a is thinned by polishing the back surface, and the gold-plated electrode 4 forming PHS is formed on the back surface of the substrate through a base metal layer (not shown). There is. A large number of unit transistors 15 are formed on the surface of the compound semiconductor substrate 5a, and these transistors are connected in parallel by electrodes and wirings (not shown). The heat generated by the elements formed on the surface of the substrate is directly radiated into the atmosphere, and also the semiconductor substrate 5a.
Is transmitted to the gold-plated electrode 4 via the, and is radiated to the outside through the housing on which this semiconductor element is mounted.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のＰＨＳ
構造の半導体装置では、半導体基板とＰＨＳの厚メッキ
層との接触面積が広くはなく、熱抵抗が十分に低減され
ていないため、接合温度の上昇によりトランジスタの動
作が制限を受けるという問題点があった。また、従来の
構造では、半導体基板と厚メッキ層との接触が平面的で
あるため、両者間の結合力が弱く熱サイクルが加わる
と、界面での剥離が生じ放熱効果が著しく低下するとい
う問題点があった。さらに、半導体基板からの放熱能力
が基板全体に亙って同じであるため、高出力動作時、放
熱性能の低いチップ中央部において熱集中が起こり、こ
れにより結果的にトランジスタ全体で取り扱える消費電
力が制限をうけるという問題点があった。DISCLOSURE OF THE INVENTION The conventional PHS described above
In the semiconductor device having the structure, since the contact area between the semiconductor substrate and the PHS thick plating layer is not wide and the thermal resistance is not sufficiently reduced, there is a problem that the operation of the transistor is restricted by the increase of the junction temperature. there were. Further, in the conventional structure, since the contact between the semiconductor substrate and the thick plating layer is planar, the bonding force between the two is weak, and when a thermal cycle is applied, peeling occurs at the interface and the heat dissipation effect is significantly reduced. There was a point. Furthermore, since the heat dissipation capability from the semiconductor substrate is the same over the entire substrate, heat concentration occurs in the central part of the chip where heat dissipation performance is low during high output operation, which results in power consumption that can be handled by the entire transistor. There was the problem of being restricted.
【０００５】従って、本発明の解決すべき課題は、第１
に、半導体基板−厚メッキ層間の熱抵抗を低減してより
放熱効果を高めることであり、第２に、半導体基板と厚
メッキ層との結合力を強めて容易に剥離することのない
ようにすることであり、第３に、チップ中央での熱集中
を緩和してより大きい消費電流を取り扱いうるようにす
ることである。Therefore, the problem to be solved by the present invention is the first problem.
First, the thermal resistance between the semiconductor substrate and the thick plating layer is reduced to enhance the heat dissipation effect. Secondly, the bonding force between the semiconductor substrate and the thick plating layer is strengthened so that the semiconductor substrate and the thick plating layer are not easily peeled off. Thirdly, it is necessary to alleviate the heat concentration at the center of the chip so that a larger current consumption can be handled.
【０００６】[0006]
【課題を解決するための手段】上述した第１、第２の課
題は、半導体基板裏面に櫛歯状の凹凸を設けこの凹凸面
に厚メッキ層を形成することにより解決することができ
る。また、第３の課題は、半導体基板中央部での基板
の厚さを薄くする、基板裏面の櫛歯状凹凸のピッチを
細かくする、のいずれかあるいは両方の手段を採用する
ことにより解決することができる。The above-mentioned first and second problems can be solved by providing comb-shaped unevenness on the back surface of the semiconductor substrate and forming a thick plating layer on this uneven surface. Further, the third problem is solved by adopting one or both of the means of reducing the thickness of the substrate in the central portion of the semiconductor substrate and the pitch of the comb-like irregularities on the back surface of the substrate. You can
【０００７】[0007]
【発明の実施の形態】本発明による高出力半導体装置
は、半導体基板の表面側に並列接続された複数の単位ト
ランジスタが形成され、半導体基板の裏面側に厚い放熱
用の金あるいは金を含む合金のメッキ層を有するもので
あって、半導体基板の裏面には櫛型状の凹凸が形成され
ていることを特徴とする。そして、好ましくは、半導体
基板の裏面に形成された櫛型状の凹凸は、半導体基板の
中央部では細かく周辺部では粗くなされるか、あるい
は、半導体基板は、中央部で周辺部より薄くなされる。BEST MODE FOR CARRYING OUT THE INVENTION In a high power semiconductor device according to the present invention, a plurality of unit transistors connected in parallel are formed on the front surface side of a semiconductor substrate, and a thick heat-dissipating gold or alloy containing gold is formed on the back surface side of the semiconductor substrate. And a comb-shaped unevenness is formed on the back surface of the semiconductor substrate. Then, preferably, the comb-shaped irregularities formed on the back surface of the semiconductor substrate are fine in the central portion of the semiconductor substrate and rough in the peripheral portion, or the semiconductor substrate is thinner in the central portion than in the peripheral portion. .
【０００８】本発明の上記の構成によると、半導体基板
からＰＨＳメッキ層に放熱される放熱経路の面積が増加
してチップの裏面からの放熱性が向上し、素子における
接合温度の上昇を抑えることができる。また、基板とメ
ッキ層とが噛み合った構造となるため両者間の結合が高
まり、剥離が生じにくくなる。さらに、半導体基板の中
央部の放熱能力を基板の両端部より大きくすることによ
って中央部の熱集中を抑制することが可能となり、トラ
ンジスタ全体としての取り扱える電力をより高めること
ができる。According to the above configuration of the present invention, the area of the heat radiation path for radiating heat from the semiconductor substrate to the PHS plated layer is increased, the heat radiation from the back surface of the chip is improved, and the rise in the junction temperature in the element is suppressed. You can In addition, since the substrate and the plating layer are in mesh with each other, the bond between the two is enhanced and peeling is less likely to occur. Further, by making the heat dissipation capability of the central portion of the semiconductor substrate larger than that of both end portions of the substrate, it is possible to suppress heat concentration in the central portion, and it is possible to further increase the electric power that can be handled by the entire transistor.
【０００９】[0009]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）は、本発明の第１の実施例
であるＨＢＴの平面図であり、図１（ｂ）は図１（ａ）
の○印部分の拡大断面図である。また、図２は、図１
（ａ）のＡ−Ａ線での断面図である（但し、図２におい
ては、電極・配線の図示は省略されている）。Next, embodiments of the present invention will be described with reference to the drawings. [First Embodiment] FIG. 1 (a) is a plan view of an HBT according to the first embodiment of the present invention, and FIG. 1 (b) is shown in FIG. 1 (a).
FIG. 3 is an enlarged cross-sectional view of the part marked with a circle. FIG. 2 is similar to FIG.
It is sectional drawing in the AA line of (a) (However, illustration of the electrode and wiring is abbreviate | omitted in FIG. 2).
【００１０】図１（ａ）に示すように、半導体チップの
図の左右にはエミッタボンディングパッド１が形成され
ており、エミッタボンディングパッド１間はエミッタ配
線１４により接続されている。また、図１（ａ）の上下
には、コレクタパッド２とベースパッド３が配置されて
おり、各パッドからはマルチフィンガー状のコレクタ電
極１１とベース電極１２が延びている。As shown in FIG. 1A, emitter bonding pads 1 are formed on the left and right sides of the semiconductor chip, and the emitter bonding pads 1 are connected by emitter wirings 14. A collector pad 2 and a base pad 3 are arranged above and below in FIG. 1A, and a multi-fingered collector electrode 11 and a base electrode 12 extend from each pad.
【００１１】図１（ｂ）に示されるように、半絶縁性Ｇ
ａＡｓ基板５上には、ｎ+ −ＧａＡｓサブコレクタ層６
が形成されており、その上にｎ−ＧａＡｓコレクタ層７
とｐ + −ＧａＡｓベース層８が複数に分割されて突起状
に形成されている。各ベース層８上には、ｎ−ＡｌＧａ
Ａｓエミッタ層９とｎ+ −ＩｎＧａＡｓエミッタキャッ
プ層１０が形成されており、エミッタキャップ層１０上
にはエミッタ配線１４に接続されたエミッタ電極１３が
形成されている。また、サブコレクタ層６上にはコレク
タ電極１１が、ベース層８上にはベース電極１２が形成
されている。As shown in FIG. 1B, the semi-insulating G
On the aAs substrate 5, n+ -GaAs subcollector layer 6
Is formed, and the n-GaAs collector layer 7 is formed thereon.
And p + -The GaAs base layer 8 is divided into a plurality of protrusions
Is formed. N-AlGa is formed on each base layer 8.
As emitter layer 9 and n+ -InGaAs emitter cap
Is formed on the emitter cap layer 10.
Has an emitter electrode 13 connected to the emitter wiring 14.
Is formed. In addition, the collector on the sub-collector layer 6
Electrode 11 and base electrode 12 on the base layer 8
Have been.
【００１２】図１（ｂ）、図２に示されるように、半絶
縁性ＧａＡｓ基板５（図２では化合物半導体基板５ａ）
の裏面側には、ピッチが１０μｍ凹部の深さが５μｍの
櫛歯状の凹凸が形成されている。この凹凸は、研磨によ
り基板全体の厚みを３０μｍに加工した後、フォトリソ
グラフィ法およびドライまたはウェットエッチング法を
適用することにより形成することができる。基板裏面に
凹凸を形成した後、Ｔｉ／Ｐｔ／Ａｕをこの順に蒸着
し、その上に２０μｍの膜厚に金メッキを行うことによ
って、ＰＨＳである金メッキ電極４を形成する。図１、
図２に示した第１の実施例によれば、半導体基板と金メ
ッキ層との接触面積が増大したことにより、図６に示し
た従来例に比較して熱抵抗を２０％低減することができ
た。As shown in FIGS. 1B and 2, a semi-insulating GaAs substrate 5 (compound semiconductor substrate 5a in FIG. 2).
On the back surface side of, the comb tooth-shaped irregularities having a pitch of 10 μm and the depth of the recesses of 5 μm are formed. The unevenness can be formed by processing the substrate to a thickness of 30 μm by polishing and then applying a photolithography method and a dry or wet etching method. After forming unevenness on the back surface of the substrate, Ti / Pt / Au is vapor-deposited in this order, and gold plating is performed thereon to a film thickness of 20 μm to form the gold-plated electrode 4 which is PHS. Figure 1,
According to the first embodiment shown in FIG. 2, since the contact area between the semiconductor substrate and the gold plating layer is increased, the thermal resistance can be reduced by 20% as compared with the conventional example shown in FIG. It was
【００１３】［第２の実施例］図３は、ＨＢＴに係る本
発明の第２の実施例を示す断面図である。本実施例の平
面図および拡大断面図は図１に示した第１の実施例の場
合とほぼ同様である。本実施例の第１の実施例と相違す
る点は、第１の実施例では、基板裏面に形成された凹凸
のピッチが１０μｍで一定であったが、本実施例でのピ
ッチは、チップ周辺部では１５μｍ、チップ中央部で５
μｍで、ピッチはチップ周辺部から中央部に向かって漸
減している。[Second Embodiment] FIG. 3 is a sectional view showing a second embodiment of the present invention relating to an HBT. The plan view and the enlarged sectional view of this embodiment are almost the same as those of the first embodiment shown in FIG. The difference between the present embodiment and the first embodiment is that in the first embodiment, the pitch of the irregularities formed on the back surface of the substrate is constant at 10 μm, but the pitch in this embodiment is around the chip. 15 μm in the area, 5 in the center of the chip
In μm, the pitch gradually decreases from the peripheral portion of the chip toward the central portion.
【００１４】本実施例によれば、凹凸のピッチが細かく
なったことにより、熱抵抗は第１の実施例の場合よりも
さらに低減され、図６の従来例に比較して２５％低減さ
れた。さらに、チップ中央部での放熱性能が向上したこ
とにより、トランジスタの全体の取り扱い電力を増加さ
せることが可能になり、第１の実施例のものに比較して
６％程増加させることができた。According to the present embodiment, the thermal resistance is further reduced as compared with the case of the first embodiment due to the fine pitch of the irregularities, which is reduced by 25% as compared with the conventional example of FIG. . Further, since the heat dissipation performance in the central portion of the chip is improved, it is possible to increase the total handling power of the transistor, which can be increased by about 6% as compared with that of the first embodiment. .
【００１５】［第３の実施例］図４は、ＨＢＴに係る本
発明の第３の実施例を示す断面図である。本実施例の第
１の実施例と相違する点は、第１の実施例では、基板の
厚さが３０μｍで一定であったが、本実施例において
は、基板周辺部の厚さが３０μｍで中央部での厚さが２
０μｍになされている。本実施例の半導体装置を製作す
るには、研磨法により基板膜厚を３０μｍとした後、フ
ォトエッチング法あるいはダイシングソーを用いた研削
により深さ１０μｍの溝を形成し、その後フォトエッチ
ング法により、深さ５μｍの櫛歯状の凹凸を形成する。
本実施例によれば、基板が部分的に薄くなされたことに
より、熱抵抗は第２の実施例の場合よりもさらに低減さ
れ、図６の従来例に比較して３５％低減されている。[Third Embodiment] FIG. 4 is a sectional view showing a third embodiment of the present invention relating to an HBT. The difference of the present embodiment from the first embodiment is that the thickness of the substrate is constant at 30 μm in the first embodiment, but in the present embodiment, the thickness of the peripheral portion of the substrate is 30 μm. Thickness at the center is 2
It is set to 0 μm. In order to manufacture the semiconductor device of this embodiment, the substrate film thickness is set to 30 μm by a polishing method, a groove having a depth of 10 μm is formed by a photo etching method or grinding using a dicing saw, and then the photo etching method is performed. Comb-shaped irregularities having a depth of 5 μm are formed.
According to this embodiment, since the substrate is partially thinned, the thermal resistance is further reduced as compared with the case of the second embodiment, which is 35% lower than that of the conventional example of FIG.
【００１６】［第４の実施例］図５は、ＨＢＴに係る本
発明の第４の実施例を示す断面図である。本実施例の第
３の実施例と相違する点は、第３の実施例では、基板裏
面に形成された櫛歯状の凹凸のピッチが１０μｍで一定
であったが、本実施例においては、基板周辺部でのピッ
チが１５μｍで中央部でのピッチが５μｍと狭くなされ
ている。この構成により、本実施例のＨＢＴでは、熱抵
抗は第２、第３の実施例の場合よりもさらに低減され、
図６の従来例に比較して４０％低減された。[Fourth Embodiment] FIG. 5 is a sectional view showing a fourth embodiment of the present invention relating to an HBT. The third embodiment is different from the third embodiment in that, in the third embodiment, the pitch of the comb-shaped unevenness formed on the back surface of the substrate is constant at 10 μm, but in the present embodiment, The pitch at the peripheral portion of the substrate is 15 μm and the pitch at the central portion is as narrow as 5 μm. With this configuration, in the HBT of this embodiment, the thermal resistance is further reduced as compared with the cases of the second and third embodiments,
It is reduced by 40% as compared with the conventional example of FIG.
【００１７】[0017]
【発明の効果】以上説明したように、本発明による高出
力半導体装置は、半導体基板裏面に櫛歯状の凹凸を形成
した後にＰＨＳメッキ層を設けるものであるので、本発
明によれば、半導体基板とＰＨＳメッキ層との接触面積
を大幅に増加させることができ、熱抵抗を低減してトラ
ンジスタの接合での温度上昇を抑制することができる。
また、基板とＰＨＳメッキ層との結合強度が高まり、熱
サイクルを経ても基板が剥離することのないようにする
ことができる。さらに、基板中央での厚さを薄くしたり
あるいは基板中央での凹凸のピッチを細かくする実施例
によれば、チップの中央部の放熱能力をチップ両端部よ
り大きくすることにができ、中央部の熱集中を抑制して
トランジスタ全体としての取り扱える電力をより高める
ことができる。As described above, the high-power semiconductor device according to the present invention is such that the PHS plating layer is provided after the comb-shaped irregularities are formed on the back surface of the semiconductor substrate. The contact area between the substrate and the PHS plated layer can be significantly increased, the thermal resistance can be reduced, and the temperature rise at the junction of the transistor can be suppressed.
Further, the bonding strength between the substrate and the PHS plating layer is increased, and the substrate can be prevented from peeling off even after a thermal cycle. Further, according to the embodiment in which the thickness at the center of the substrate is made thin or the pitch of the unevenness at the center of the substrate is made fine, the heat dissipation capability of the central part of the chip can be made larger than both end parts of the chip. It is possible to suppress the heat concentration of the transistor and further increase the electric power that the transistor as a whole can handle.
【図１】本発明の第１の実施例の平面図と部分拡大断面
図。FIG. 1 is a plan view and a partially enlarged sectional view of a first embodiment of the present invention.
【図２】本発明の第１の実施例の断面図。FIG. 2 is a sectional view of the first embodiment of the present invention.
【図３】本発明の第２の実施例の断面図。FIG. 3 is a sectional view of a second embodiment of the present invention.
【図４】本発明の第３の実施例の断面図。FIG. 4 is a sectional view of a third embodiment of the present invention.
【図５】本発明の第４の実施例の断面図。FIG. 5 is a sectional view of a fourth embodiment of the present invention.
【図６】従来例の断面図。FIG. 6 is a sectional view of a conventional example.
１ エミッタボンディングパッド ２ コレクタボンディングパッド ３ ベースボンディングパッド ４ 金メッキ電極 ５ 半絶縁性ＧａＡｓ基板 ５ａ 化合物半導体基板 ６ ｎ+ −ＧａＡｓサブコレクタ層 ７ ｎ−ＧａＡｓコレクタ層 ８ ｐ+ −ＧａＡｓベース層 ９ ｎ−ＡｌＧａＡｓエミッタ層 １０ ｎ+ −ＩｎＧａＡｓエミッタキャップ層 １１ コレクタ電極 １２ ベース電極 １３ エミッタ電極 １４ エミッタ配線 １５ 単位トランジスタ1 Emitter Bonding Pad 2 Collector Bonding Pad 3 Base Bonding Pad 4 Gold Plated Electrode 5 Semi-Insulating GaAs Substrate 5a Compound Semiconductor Substrate 6 n + -GaAs Subcollector Layer 7 n-GaAs Collector Layer 8 p + -GaAs Base Layer 9 n-AlGaAs Emitter layer 10 n + -InGaAs emitter cap layer 11 collector electrode 12 base electrode 13 emitter electrode 14 emitter wiring 15 unit transistor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code Agency reference number FI Technical indication H01L 29/73
Claims (3)
数の単位トランジスタが形成され、半導体基板の裏面側
に厚い放熱用の金あるいは金を含む合金のメッキ層が形
成されている高出力半導体装置において、前記半導体基
板の裏面には櫛型状の凹凸が形成されていることを特徴
とする高出力半導体装置。1. A high-power semiconductor in which a plurality of unit transistors connected in parallel are formed on the front surface side of a semiconductor substrate, and a thick heat-dissipating gold or gold-containing alloy plating layer is formed on the back surface side of the semiconductor substrate. A high-power semiconductor device according to claim 1, wherein comb-shaped irregularities are formed on the back surface of the semiconductor substrate.
状の凹凸は、半導体基板の中央部では細かく周辺部では
粗く形成されていることを特徴とする請求項１記載の高
出力半導体装置。2. The high-power semiconductor device according to claim 1, wherein the comb-shaped irregularities formed on the back surface of the semiconductor substrate are finely formed in the central portion of the semiconductor substrate and coarsely in the peripheral portion. .
なされていることを特徴とする請求項１または２記載の
高出力半導体装置。3. The high-power semiconductor device according to claim 1, wherein the semiconductor substrate is thinner in the central portion than in the peripheral portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338500A JP2858643B2 (en) | 1995-12-26 | 1995-12-26 | High power semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338500A JP2858643B2 (en) | 1995-12-26 | 1995-12-26 | High power semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181190A true JPH09181190A (en) | 1997-07-11 |
| JP2858643B2 JP2858643B2 (en) | 1999-02-17 |
Family
ID=18318747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7338500A Expired - Lifetime JP2858643B2 (en) | 1995-12-26 | 1995-12-26 | High power semiconductor devices |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858643B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187518A (en) * | 2010-03-05 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159137A (en) * | 1989-11-16 | 1991-07-09 | Sanyo Electric Co Ltd | Semiconductor device |
| JPH04116836A (en) * | 1990-09-06 | 1992-04-17 | Toshiba Corp | Microwave semiconductor device |
-
1995
- 1995-12-26 JP JP7338500A patent/JP2858643B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2858643B2 (en) | 1999-02-17 |
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