JP2758888B2 - Semiconductor device - Google Patents
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- Junction Field-Effect Transistors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に関し、
特に放熱が効果的に出来るパワー用トランジスタ構造に
関する。The present invention relates to a semiconductor device,
In particular, the present invention relates to a power transistor structure capable of effectively dissipating heat.
【０００２】[0002]
【従来の技術】高周波動作用でありかつ高い電力増幅用
の半導体装置において、高いパワーを得るために高い電
圧が半導体素子に印加される。これに伴い、半導体素子
のうち能動素子領域において、半導体素子からの発熱量
が増大するようになる。そして、半導体装置の高周波特
性および信頼性が低下するようになる。2. Description of the Related Art In a semiconductor device for high frequency operation and high power amplification, a high voltage is applied to a semiconductor element in order to obtain high power. Accordingly, the amount of heat generated from the semiconductor element increases in the active element region of the semiconductor element. Then, the high-frequency characteristics and reliability of the semiconductor device are reduced.
【０００３】そこで、パワー用の電界効果トランジスタ
（以下、パワーＦＥＴと呼称する）から発生する熱を放
熱する方法が種々に検討されている。このような放熱技
術について特開平５−１５２３４０号公報に記載されて
いる。図６に基づいて、上記公開公報に示されている技
術を説明する。Accordingly, various methods have been studied for dissipating heat generated from a power field effect transistor (hereinafter referred to as a power FET). Such a heat radiation technique is described in JP-A-5-152340. The technique disclosed in the above publication will be described with reference to FIG.
【０００４】ここで、図６（ａ）は第１の従来例のパワ
ーＦＥＴの断面図であり、図６（ｂ）は第２の従来例の
パワーＦＥＴの断面図である。FIG. 6A is a sectional view of a first conventional power FET, and FIG. 6B is a sectional view of a second conventional power FET.
【０００５】図６（ａ）に示すように、半絶縁性の半導
体基板４１の表面に形成された能動層４５の表面上にソ
ース電極４２、ドレイン電極４３およびゲート電極４４
が形成されている。そして、ソース・ドレイン間の熱抵
抗を低減するために、半導体基板４１の裏面に金メッキ
電極４７が形成され、ソース電極４２はバイアホール４
８を介して金メッキ電極４７に接続されている。この金
メッキ電極４７の熱抵抗は低くソース・ドレイン間の熱
抵抗は低減する。As shown in FIG. 6A, a source electrode 42, a drain electrode 43 and a gate electrode 44 are formed on a surface of an active layer 45 formed on a surface of a semi-insulating semiconductor substrate 41.
Are formed. Then, in order to reduce the thermal resistance between the source and the drain, a gold-plated electrode 47 is formed on the back surface of the semiconductor substrate 41, and the source electrode 42 is
8 is connected to the gold-plated electrode 47. The thermal resistance of the gold-plated electrode 47 is low, and the thermal resistance between the source and drain is reduced.
【０００６】しかし、この場合にソース・ドレイン間に
流れる電流の増大に伴って能動層領域４６特にパワーＦ
ＥＴのチャネル領域における発熱量が増大するようにな
る。そこで、半導体基板の機械的強度を維持しながらこ
のような問題を解決するために、第２の従来例となるパ
ワーＦＥＴが提案された。However, in this case, the active layer region 46, particularly the power F
The amount of heat generated in the ET channel region increases. In order to solve such a problem while maintaining the mechanical strength of the semiconductor substrate, a power FET as a second conventional example has been proposed.
【０００７】図６（ｂ）に示すように第２の従来例で
は、半絶縁性の半導体基板４１ａにおいて、能動層領域
４６の下部に相当する領域に凹部４９が形成される。そ
の他は、図６（ａ）で説明したのと同様である。すなわ
ち、能動層４５の表面上にソース電極４２、ドレイン電
極４３およびゲート電極４４が形成される。そして、半
導体基板４１ａの裏面に金メッキ電極４７ａが形成さ
れ、ソース電極４２はバイアホール４８を介して金メッ
キ電極４７ａに接続される。As shown in FIG. 6B, in the second conventional example, a concave portion 49 is formed in a region corresponding to a lower portion of an active layer region 46 in a semi-insulating semiconductor substrate 41a. Others are the same as those described with reference to FIG. That is, the source electrode 42, the drain electrode 43, and the gate electrode 44 are formed on the surface of the active layer 45. Then, a gold-plated electrode 47a is formed on the back surface of the semiconductor substrate 41a, and the source electrode 42 is connected to the gold-plated electrode 47a via the via hole 48.
【０００８】[0008]
【発明が解決しようとする課題】しかし、能動素子領域
から発生する熱を放熱するために、ソース・ドレイン間
の熱抵抗を低減したり、能動層の下部の半導体基板の膜
厚を薄くするような方法では、パワーＦＥＴのさらなる
駆動電流の増大に伴う発熱量の増加には対応できなくな
り限界が生じる。このような発熱量の増加に対応するた
めには、従来例の技術では、半導体基板の膜厚を薄くす
るか、半導体基板を熱抵抗の小さい材料に変更すること
が考えられる。しかし、半導体基板のさらなる薄膜化
は、たとえその薄膜化が部分的であれ製造上非常に困難
になり、パワーＦＥＴの信頼性を低下させる。また、熱
抵抗が金属に相当するような半導体基板は現状では見あ
たらない。However, in order to radiate the heat generated from the active element region, it is necessary to reduce the thermal resistance between the source and the drain or to reduce the thickness of the semiconductor substrate below the active layer. With such a method, it is impossible to cope with an increase in the amount of heat generated by a further increase in the drive current of the power FET, and a limit is generated. In order to cope with such an increase in the amount of generated heat, in the conventional technique, it is conceivable to reduce the thickness of the semiconductor substrate or to change the semiconductor substrate to a material having a small thermal resistance. However, further thinning of the semiconductor substrate, even if the thinning is partial, becomes extremely difficult in manufacturing, and lowers the reliability of the power FET. At present, no semiconductor substrate having a thermal resistance equivalent to a metal has been found.
【０００９】本発明の目的は、上記の問題点を解決し、
パワーＦＥＴの放熱能力を飛躍的に向上させる半導体装
置を提供することにある。An object of the present invention is to solve the above problems,
It is an object of the present invention to provide a semiconductor device that dramatically improves the heat dissipation capability of a power FET.
【００１０】[0010]
【課題を解決するための手段】このために本発明の半導
体装置では、半導体チップの表面にトランジスタがけい
形成され、前記半導体チップの裏面にワイヤボンディン
グ用パッドが形成され、前記トランジスタの１部の電極
が、前記半導体チップの表面から裏面に貫通する孔に充
填された金属プラグを通して前記ワイヤボンディング用
パッドに接続され、前記トランジスタの他部の電極がダ
イボンディング用導電体材を通してダイボンディング基
板に接続されている。For this purpose, in the semiconductor device of the present invention, a transistor is formed on the surface of the semiconductor chip, and a pad for wire bonding is formed on the back surface of the semiconductor chip. An electrode is connected to the wire bonding pad through a metal plug filled in a hole penetrating from the front surface to the back surface of the semiconductor chip, and another electrode of the transistor is connected to the die bonding substrate through a die bonding conductor material. Have been.
【００１１】ここで、前記トランジスタがパワー用の電
界効果トランジスタであって、前記１部の電極が電界効
果トランジスタのゲート電極およびドレイン電極であり
前記他部の電極がソース電極となっている。Here, the transistor is a power field effect transistor, the electrodes of one part are a gate electrode and a drain electrode of the field effect transistor, and the electrodes of the other part are source electrodes.
【００１２】さらに、前記ダイボンディング用導電体材
がゲート電極領域を被覆する表面保護膜にも接着して形
成されている。Further, the conductive material for die bonding is formed so as to adhere also to a surface protective film covering the gate electrode region.
【００１３】あるいは、前記トランジスタがパワー用の
電界効果トランジスタであって、前記１部の電極が電界
効果トランジスタのドレイン電極であり前記他部の電極
がソース電極およびゲート電極であり、前記ソース電極
とゲート電極とがそれぞれバンプを通してダイボンディ
ング基板に接続されている。Alternatively, the transistor is a power field-effect transistor, the one part electrode is a drain electrode of the field-effect transistor, and the other part electrodes are a source electrode and a gate electrode. The gate electrode is connected to the die bonding substrate through the bump.
【００１４】本発明の半導体装置では、発熱部であるト
ランジスタの能動領域が放熱体であるダイボンディング
基板に熱伝導の高いダイボンディング用導電体材で接着
される。このため、発熱部と放熱体間の放熱経路が非常
に短縮され熱抵抗が大幅に低減される。In the semiconductor device of the present invention, the active region of the transistor, which is a heat generating portion, is bonded to a die bonding substrate, which is a heat radiator, with a conductive material for die bonding having high thermal conductivity. For this reason, the heat radiation path between the heat generating part and the heat radiator is greatly shortened, and the thermal resistance is greatly reduced.
【００１５】[0015]
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１および図２に基づいて説明する。ここで、図１は
本発明の半導体装置の断面図である。また、図２は本発
明が適用される半導体チップの表裏の平面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a first embodiment of the present invention will be described with reference to FIGS. Here, FIG. 1 is a sectional view of a semiconductor device of the present invention. FIG. 2 is a plan view of the front and back of a semiconductor chip to which the present invention is applied.
【００１６】図１に示すように、半絶縁性のＧａＡｓの
ような化合物の半導体基板１の表面に同様の化合物半導
体層である能動層２が形成されている。そして、その表
面部にソース電極３、ドレイン電極４およびゲート電極
５が形成されている。そして、ドレイン電極４は、半導
体基板１および能動層２のバイアホール６に充填された
金属プラグ７を通して、半導体基板１の裏面すなわち半
導体チップの裏面に形成されたワイヤボンディング電極
８に接続されている。そして、ワイヤボンディング電極
８がワイヤボンディング用パッドとなりボンディングワ
イヤ９がボンディングされる。As shown in FIG. 1, an active layer 2 which is a similar compound semiconductor layer is formed on the surface of a semiconductor substrate 1 made of a semi-insulating compound such as GaAs. The source electrode 3, the drain electrode 4, and the gate electrode 5 are formed on the surface. The drain electrode 4 is connected to a wire bonding electrode 8 formed on the back surface of the semiconductor substrate 1, that is, on the back surface of the semiconductor chip, through a metal plug 7 filled in the via hole 6 of the semiconductor substrate 1 and the active layer 2. . Then, the wire bonding electrode 8 becomes a wire bonding pad, and the bonding wire 9 is bonded.
【００１７】同様に、ゲート電極５も、半導体チップの
表面から裏面に貫通するバイアホールに充填された金属
プラグを通して別のワイヤボンディング電極（図示され
ず）に接続されている。Similarly, the gate electrode 5 is connected to another wire bonding electrode (not shown) through a metal plug filled in a via hole penetrating from the front surface to the back surface of the semiconductor chip.
【００１８】また、ソース電極３表面には、膜厚の薄い
表面保護膜１０にソース電極窓部１１が形成される。な
お、この表面保護膜１０はドレイン電極４およびゲート
電極５を完全に被覆している。そして、このソース電極
３は、ＡｕＳｉ等のダイボンディング金属１２を通して
ダイボンディング基板である金属ケース１３に接着され
る。同様に、パワーＦＥＴのチャネル領域となり発熱量
の高いゲート電極５も膜厚の薄い表面保護膜１０を介し
てダイボンディング金属１２に接着されている。ここ
で、このダイボンディング金属がダイボンディング用導
電体材となる。On the surface of the source electrode 3, a source electrode window 11 is formed on a thin surface protection film 10. The surface protection film 10 completely covers the drain electrode 4 and the gate electrode 5. The source electrode 3 is bonded to a metal case 13 as a die bonding substrate through a die bonding metal 12 such as AuSi. Similarly, the gate electrode 5 which becomes a channel region of the power FET and generates a large amount of heat is also bonded to the die bonding metal 12 via the surface protection film 10 having a small thickness. Here, the die bonding metal becomes a conductive material for die bonding.
【００１９】次に、本発明の適用される半導体チップ上
の電極形成について説明する。図２（ａ）は半導体チッ
プの表面であり、図２（ｂ）は半導体チップの裏面であ
る。図２（ａ）に示すように、半導体チップ１４の表面
にはソース電極３が形成されソース電極窓部１１が設け
られている。また、ドレイン電極４が形成され３個のバ
イアホールに金属プラグ７が充填されている。同様に、
ゲート電極５が形成され２個のバイアホールにゲート電
極用の金属プラグ７ａが充填されている。Next, the formation of electrodes on a semiconductor chip to which the present invention is applied will be described. FIG. 2A shows the front surface of the semiconductor chip, and FIG. 2B shows the rear surface of the semiconductor chip. As shown in FIG. 2A, the source electrode 3 is formed on the surface of the semiconductor chip 14 and the source electrode window 11 is provided. Further, a drain electrode 4 is formed, and three via holes are filled with a metal plug 7. Similarly,
A gate electrode 5 is formed, and two via holes are filled with a metal plug 7a for a gate electrode.
【００２０】これに対応して、図２（ｂ）に示すよう
に、金属プラグ７を通してドレイン電極４に接続したワ
イヤボンディング電極８が形成されている。同様に、金
属プラグ７ａを通してゲート電極５に接続するゲート電
極用のワイヤボンディング電極８ａが形成されている。
ここで、ゲート電極用のワイヤボンディング電極８ａは
２個形成されている。Correspondingly, as shown in FIG. 2B, a wire bonding electrode 8 connected to the drain electrode 4 through a metal plug 7 is formed. Similarly, a wire bonding electrode 8a for the gate electrode connected to the gate electrode 5 through the metal plug 7a is formed.
Here, two wire bonding electrodes 8a for the gate electrode are formed.
【００２１】このような半導体チップ１４の表面あるい
は裏面での電極の配置はこの他に種々のものが考えられ
る。Various other arrangements of the electrodes on the front surface or the back surface of the semiconductor chip 14 are conceivable.
【００２２】次に、本発明の第１の実施の形態の半導体
装置の製造方法を図３および図４に基づいて説明する。Next, a method of manufacturing the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
【００２３】図３（ａ）に示すように、半導体基板１上
の能動層２表面の所定の領域にソース電極３、ドレイン
電極４およびゲート電極５が形成される。ここで、ソー
ス電極３およびドレイン電極４は共にＡｕＧｅ材料で構
成され、ゲート電極５はＷＳｉで構成される。そして、
これらの電極を被覆する表面保護膜１０が堆積される。
ここで、表面保護膜１０はシリコン窒化膜である。As shown in FIG. 3A, a source electrode 3, a drain electrode 4 and a gate electrode 5 are formed in predetermined regions on the surface of the active layer 2 on the semiconductor substrate 1. Here, the source electrode 3 and the drain electrode 4 are both made of AuGe material, and the gate electrode 5 is made of WSi. And
A surface protection film 10 covering these electrodes is deposited.
Here, the surface protection film 10 is a silicon nitride film.
【００２４】次に、図３（ｂ）に示すように表面保護膜
１０上にワックス１５が形成される。そして、半導体基
板１の裏面にマスク１６が形成される。Next, a wax 15 is formed on the surface protective film 10 as shown in FIG. Then, a mask 16 is formed on the back surface of the semiconductor substrate 1.
【００２５】次に、図３（ｃ）に示すように、マスク１
６を用いて半導体基板１の裏面側からエッチングする。
このようにして、バイアホール６が形成される。ここ
で、ワックス１５は半導体基板１の表面を保護する。そ
してこの後、マスク１６は除去される。Next, as shown in FIG.
6 is used to etch from the back side of the semiconductor substrate 1.
Thus, the via hole 6 is formed. Here, the wax 15 protects the surface of the semiconductor substrate 1. Thereafter, the mask 16 is removed.
【００２６】次に、図３（ｄ）に示すようにバイアホー
ル６内と半導体基板１の裏面に金属膜１７が形成され
る。Next, as shown in FIG. 3D, a metal film 17 is formed in the via hole 6 and on the back surface of the semiconductor substrate 1.
【００２７】次に、図４（ａ）に示すように金属膜１７
がパターニングされ、ワイヤボンディング電極８ｂが形
成される。この場合には、図１で説明した金属プラグ７
とワイヤボンディング電極８とは同一の金属膜で形成さ
れることになる。このようにした後、ワックス１５は除
去される。Next, as shown in FIG.
Is patterned to form a wire bonding electrode 8b. In this case, the metal plug 7 described in FIG.
And the wire bonding electrode 8 are formed of the same metal film. After this, the wax 15 is removed.
【００２８】次に、図４（ｂ）に示すように、表面保護
膜１０のソース電極３上にソース電極窓部１１が形成さ
れる。このようにして、半導体ウェーハにおいて、半導
体基板１上の能動層２表面にソース電極３、ドレイン電
極４およびゲート電極５が形成され、ドレイン電極４は
ワイヤボンディング電極８ｂに電気接続される。次に、
図４（ｂ）に示すＡ−Ｂでこのウェーハは切断され、半
導体チップが完成することになる。Next, as shown in FIG. 4B, a source electrode window 11 is formed on the source electrode 3 of the surface protection film 10. In this manner, in the semiconductor wafer, the source electrode 3, the drain electrode 4, and the gate electrode 5 are formed on the surface of the active layer 2 on the semiconductor substrate 1, and the drain electrode 4 is electrically connected to the wire bonding electrode 8b. next,
This wafer is cut at AB shown in FIG. 4B, and the semiconductor chip is completed.
【００２９】次に、本発明の第２の実施の形態を図５に
基づいて説明する。図５は本発明の半導体装置の断面図
である。Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 5 is a sectional view of the semiconductor device of the present invention.
【００３０】図５に示すように、第１の実施の形態と同
様に、半導体基板１の表面に能動層２が形成されてい
る。そして、その表面部にソース電極３、ドレイン電極
４およびゲート電極５が形成されている。そして、ドレ
イン電極４は、半導体基板１および能動層２のバイアホ
ールに充填された金属プラグ７を通して、半導体基板１
の裏面すなわち半導体チップの裏面に形成されたワイヤ
ボンディング電極８に接続されている。そして、ワイヤ
ボンディング電極８にはボンディングワイヤ９がボンデ
ィングされる。As shown in FIG. 5, an active layer 2 is formed on the surface of a semiconductor substrate 1 as in the first embodiment. The source electrode 3, the drain electrode 4, and the gate electrode 5 are formed on the surface. Then, the drain electrode 4 is connected to the semiconductor substrate 1 through the metal plug 7 filled in the via hole of the semiconductor substrate 1 and the active layer 2.
, That is, the wire bonding electrode 8 formed on the back surface of the semiconductor chip. Then, a bonding wire 9 is bonded to the wire bonding electrode 8.
【００３１】そして、ソース電極３、ドレイン電極４お
よびゲート電極５を被覆する表面保護膜１０のソース電
極３上およびゲート電極５上に選択的に開口部が形成さ
れる。この開口部を通してソース用バンプ１８が形成さ
れ、金属ケースのソース電極ボンディング部１９に電気
接続される。同様に、ゲート電極５も、ゲート用バンプ
２０を通してゲート電極ボンディング部２１に電気接続
される。ここで、このゲート電極ボンディング部２１
は、絶縁性が高く熱伝導性の高いアルミナ基板２２の表
面に形成される。そして、このアルミナ基板２２はロー
材２３でソース電極ボンディング部１９に接着されてい
る。ここで、ロー材２３としてＡｇＣｕの合金が用いら
れる。このような金属は熱伝導が非常に高いので最適で
ある。Then, openings are selectively formed on the source electrode 3 and the gate electrode 5 of the surface protection film 10 covering the source electrode 3, the drain electrode 4 and the gate electrode 5. Source bumps 18 are formed through the openings, and are electrically connected to the source electrode bonding portions 19 of the metal case. Similarly, the gate electrode 5 is also electrically connected to the gate electrode bonding portion 21 through the gate bump 20. Here, the gate electrode bonding portion 21
Is formed on the surface of the alumina substrate 22 having high insulation and high thermal conductivity. The alumina substrate 22 is bonded to the source electrode bonding portion 19 with a brazing material 23. Here, an AgCu alloy is used as the brazing material 23. Such metals are optimal because of their very high thermal conductivity.
【００３２】この第２の実施の形態ではソース電極３お
よびゲート電極５は、熱伝導が高くなるように形成され
た金属ケースに直接に接続されるているため、半導体の
能動素子部から発生する熱はより効率的に放熱されるよ
うになる。In the second embodiment, since the source electrode 3 and the gate electrode 5 are directly connected to a metal case formed so as to increase heat conduction, the source electrode 3 and the gate electrode 5 are generated from a semiconductor active element portion. The heat is dissipated more efficiently.
【００３３】以上に説明した本発明の実施の形態では、
半導体チップが金属ケースに接着される場合について説
明された。この他、半導体チップが、熱伝導の高いＣｕ
等の金属リードフレームに接着される場合でも同様な効
果が生じることに言及しておく。In the embodiment of the present invention described above,
The case where the semiconductor chip is bonded to the metal case has been described. In addition, the semiconductor chip is made of Cu having high heat conductivity.
It should be noted that a similar effect can be obtained even when bonded to a metal lead frame.
【００３４】また、本発明の実施の形態では電界効果ト
ランジスタの場合について説明された。しかし、本発明
は電界効果トランジスタに限定されるものでなく、その
他、バイポーラ型のトランジスタでも同様に形成できる
ことにも言及しておく。この場合には、ソース電極をエ
ミッタ電極に、ドレイン電極をコレクタ電極に、ゲート
電極をベース電極に置き換えて形成されるようになる。In the embodiment of the present invention, the case of the field effect transistor has been described. However, it should be noted that the present invention is not limited to a field effect transistor, and that a bipolar transistor can be similarly formed. In this case, the source electrode is replaced with the emitter electrode, the drain electrode is replaced with the collector electrode, and the gate electrode is replaced with the base electrode.
【００３５】[0035]
【発明の効果】このように本発明では、トランジスタの
ソース電極あるいはゲート電極が直接的に放熱能力の高
い金属ケースすなわちダイボンディング基板に接着さ
れ、他の電極はバイアホールの金属プラグを通して半導
体チップの裏面のワイヤボンディング用パッドに接続さ
れる。また、トランジスタの能動層領域は、放熱体であ
るダイボンディング基板と最短距離になるように、熱伝
導の高い金属で接着されるようになる。As described above, according to the present invention, the source electrode or the gate electrode of the transistor is directly adhered to the metal case having a high heat dissipation capability, that is, the die bonding substrate, and the other electrodes are connected to the semiconductor chip through the metal plugs of the via holes. It is connected to the wire bonding pad on the back. In addition, the active layer region of the transistor is bonded with a metal having high thermal conductivity so as to be the shortest distance from the die bonding substrate as a heat radiator.
【００３６】このため、放熱のための経路が短縮され、
放熱効率が非常に増大し、従来の技術では実現不可能な
高周波および高出力の半導体装置が容易に得られるよう
になる。Therefore, the path for heat radiation is shortened,
The heat radiation efficiency is greatly increased, and a high-frequency and high-output semiconductor device which cannot be realized by the conventional technology can be easily obtained.
【００３７】また、本発明の半導体装置では、その製造
歩留まりあるいはその信頼性が大幅に向上するようにな
る。Further, in the semiconductor device of the present invention, the production yield or the reliability thereof is greatly improved.
【００３８】また、本発明ではワイヤボンディング電極
が半導体チップの裏面に形成されるため、半導体チップ
面積が大幅に縮小され半導体装置の製造コストが低減す
るようになる。In the present invention, since the wire bonding electrodes are formed on the back surface of the semiconductor chip, the area of the semiconductor chip is greatly reduced, and the manufacturing cost of the semiconductor device is reduced.
【図１】本発明の第１の実施の形態を説明するための半
導体装置の断面図である。FIG. 1 is a sectional view of a semiconductor device for describing a first embodiment of the present invention.
【図２】本発明を適用する半導体チップの表面と裏面の
平面図である。FIG. 2 is a plan view of a front surface and a back surface of a semiconductor chip to which the present invention is applied.
【図３】上記半導体チップの製造工程順の断面図であ
る。FIG. 3 is a sectional view in the order of the manufacturing steps of the semiconductor chip.
【図４】上記半導体チップの製造工程順の断面図であ
る。FIG. 4 is a sectional view of the semiconductor chip in a manufacturing process order.
【図５】本発明の第２の実施の形態を説明するための半
導体装置の断面図である。FIG. 5 is a cross-sectional view of a semiconductor device for describing a second embodiment of the present invention.
【図６】従来の技術を説明するための半導体チップの断
面図である。FIG. 6 is a cross-sectional view of a semiconductor chip for explaining a conventional technique.
１，４１，４１ａ 半導体基板 ２，４５ 能動層 ３，４２ ソース電極 ４，４３ ドレイン電極 ５，４４ ゲート電極 ６，４８ バイアホール ７，７ａ 金属プラグ ８，８ａ，８ｂ ワイヤボンディング電極 ９ ボンディングワイヤ １０ 表面保護膜 １１ ソース電極窓部 １２ ダイボンディング金属 １３ 金属ケース １４ 半導体チップ １５ ワックス １６ マスク １７ 金属膜 １８ ソース用バンプ １９ ソース電極ボンディング部 ２０ ゲート用バンプ ２１ ゲート電極ボンディング部 ２２ アルミナ基板 ２３ ロー材 ４６ 能動層領域 ４７，４７ａ 金メッキ電極 ４９ 凹部 1,41,41a Semiconductor substrate 2,45 Active layer 3,42 Source electrode 4,43 Drain electrode 5,44 Gate electrode 6,48 Via hole 7,7a Metal plug 8,8a, 8b Wire bonding electrode 9 Bonding wire 10 Surface Protective film 11 Source electrode window part 12 Die bonding metal 13 Metal case 14 Semiconductor chip 15 Wax 16 Mask 17 Metal film 18 Source bump 19 Source electrode bonding part 20 Gate bump 21 Gate electrode bonding part 22 Alumina substrate 23 Raw material 46 Active Layer area 47, 47a Gold-plated electrode 49 Depression
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/338 H01L 21/52 H01L 23/12 H01L 29/812──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 21/338 H01L 21/52 H01L 23/12 H01L 29/812
Claims (4)
記半導体チップの裏面にワイヤボンディング用パッドを
それぞれ有し、前記トランジスタの１部の電極が、前記
半導体チップの表面から裏面に貫通する孔に充填された
金属プラグを通して前記ワイヤボンディング用パッドに
接続され、前記トランジスタの他部の電極がダイボンデ
ィング用導電体材を通してダイボンディング基板に接続
されていることを特徴とする半導体装置。1. A transistor is provided on a front surface of a semiconductor chip, and a wire bonding pad is provided on a back surface of the semiconductor chip. Part of an electrode of the transistor is filled in a hole penetrating from the front surface to the back surface of the semiconductor chip. A semiconductor device, wherein the electrode is connected to the wire bonding pad through a metal plug, and the other electrode of the transistor is connected to a die bonding substrate through a die bonding conductor material.
トランジスタであって、前記１部の電極が電界効果トラ
ンジスタのゲート電極およびドレイン電極であり前記他
部の電極がソース電極であることを特徴とする請求項１
記載の半導体装置。2. The method according to claim 1, wherein the transistor is a power field-effect transistor, the electrodes of the one part are a gate electrode and a drain electrode of the field-effect transistor, and the electrodes of the other part are a source electrode. Claim 1
13. The semiconductor device according to claim 1.
ト電極領域を被覆する表面保護膜にも接着して形成され
ていることを特徴とする請求項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein said conductive material for die bonding is also formed by bonding to a surface protection film covering a gate electrode region.
トランジスタであって、前記１部の電極が電界効果トラ
ンジスタのドレイン電極であり前記他部の電極がソース
電極およびゲート電極であり、前記ソース電極とゲート
電極とがそれぞれバンプを通してダイボンディング基板
に接続されていることを特徴とする請求項１記載の半導
体装置。4. The power source field effect transistor, wherein the one part electrode is a drain electrode of the field effect transistor, the other part electrode is a source electrode and a gate electrode, 2. The semiconductor device according to claim 1, wherein the gate electrode is connected to the die bonding substrate through a bump.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16767496A JP2758888B2 (en) | 1996-06-27 | 1996-06-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16767496A JP2758888B2 (en) | 1996-06-27 | 1996-06-27 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012633A JPH1012633A (en) | 1998-01-16 |
| JP2758888B2 true JP2758888B2 (en) | 1998-05-28 |
Family
ID=15854124
Family Applications (1)
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|---|---|---|---|
| JP16767496A Expired - Lifetime JP2758888B2 (en) | 1996-06-27 | 1996-06-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758888B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110165B2 (en) * | 2002-10-29 | 2006-09-19 | Wavestream Wireless Technologies | Power management for spatial power combiners |
| US7078743B2 (en) * | 2003-05-15 | 2006-07-18 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor semiconductor device |
-
1996
- 1996-06-27 JP JP16767496A patent/JP2758888B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1012633A (en) | 1998-01-16 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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