JPH09139376A - サブリソグラフィ・イメージを作成する方法および構造 - Google Patents
サブリソグラフィ・イメージを作成する方法および構造Info
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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-
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- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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Abstract
(57)【要約】
【課題】 ２つのスペーサの交差によって形成されるサ
ブリソグラフィ・イメージを形成する方法および構造を
提供する。 【解決手段】 実質上垂直な側壁を有する選択的にエッ
チング可能な材料の第１のパターン１３５を有する基板
１００を準備する。第１の側壁スペーサ１４５は、第１
のパターン材料に対して選択的にエッチング可能な材料
から形成する。第１のパターンと交差する選択的にエッ
チング可能な材料の第２のパターン１４８を形成する。
第２のパターンの側壁も実質上垂直である。第２の側壁
スペーサ１５０は、第２のパターン材料に対して選択的
にエッチング可能な材料から形成する。第２のパターン
材料をエッチングして第２の側壁スペーサを残す。ある
いは、第１のパターン材料または第２のパターン材料を
すべて除去したり、適所に残したり、平坦化することが
できる。
ブリソグラフィ・イメージを形成する方法および構造を
提供する。 【解決手段】 実質上垂直な側壁を有する選択的にエッ
チング可能な材料の第１のパターン１３５を有する基板
１００を準備する。第１の側壁スペーサ１４５は、第１
のパターン材料に対して選択的にエッチング可能な材料
から形成する。第１のパターンと交差する選択的にエッ
チング可能な材料の第２のパターン１４８を形成する。
第２のパターンの側壁も実質上垂直である。第２の側壁
スペーサ１５０は、第２のパターン材料に対して選択的
にエッチング可能な材料から形成する。第２のパターン
材料をエッチングして第２の側壁スペーサを残す。ある
いは、第１のパターン材料または第２のパターン材料を
すべて除去したり、適所に残したり、平坦化することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にサブリソグ
ラフィ要素を作成する方法に関し、さらに詳細には、２
つのスペーサの交差によって形成される最小サイズのイ
メージを達成する方法に関する。
ラフィ要素を作成する方法に関し、さらに詳細には、２
つのスペーサの交差によって形成される最小サイズのイ
メージを達成する方法に関する。
【０００２】
【従来の技術】半導体製造においてより高いレベルの集
積化を達成するための課題の一つは、ますます小さくな
るイメージのパターン化である。ダイ上の最小のイメー
ジをリソグラフィで決定する場合、所与の面積内に配置
できるデバイスまたは回路の数は、最小リソグラフィ寸
法の２乗にほぼ反比例する。
積化を達成するための課題の一つは、ますます小さくな
るイメージのパターン化である。ダイ上の最小のイメー
ジをリソグラフィで決定する場合、所与の面積内に配置
できるデバイスまたは回路の数は、最小リソグラフィ寸
法の２乗にほぼ反比例する。
【０００３】シリコンの領域の製造コストはその領域の
最小形状のサイズにあまり関係しないので、所与の領域
内にできるだけ多くの回路をパッケージし、同時に回路
コストを最小限に抑えるために合理的な製造収率を維持
するよう注意すべきである。
最小形状のサイズにあまり関係しないので、所与の領域
内にできるだけ多くの回路をパッケージし、同時に回路
コストを最小限に抑えるために合理的な製造収率を維持
するよう注意すべきである。
【０００４】ある人たちがサブリソグラフィ・イメージ
を生成する手順を開発し、それによってより高密度の集
積化が可能になり、それに付随して回路当たりのコスト
も低下した。例えば、米国特許第４２５６５１４号は、
細い配線から構成されるサブリソグラフィ・イメージを
作成するための側壁スペーサを形成する方法を開示して
いる。
を生成する手順を開発し、それによってより高密度の集
積化が可能になり、それに付随して回路当たりのコスト
も低下した。例えば、米国特許第４２５６５１４号は、
細い配線から構成されるサブリソグラフィ・イメージを
作成するための側壁スペーサを形成する方法を開示して
いる。
【０００５】多くの用途に有用であるが、そのような側
壁イメージ転写（ＳＩＴ）手順では、一般に、１次元、
通常は配線の幅に沿ってのみサブリソグラフィ的である
イメージが生成される。しかしながら、そのような１次
元サブリソグラフィ手順は、２つの次元で小さいサブリ
ソグラフィ形状を必要とするより小さいコンタクト領域
を求める用途には効果的でない。
壁イメージ転写（ＳＩＴ）手順では、一般に、１次元、
通常は配線の幅に沿ってのみサブリソグラフィ的である
イメージが生成される。しかしながら、そのような１次
元サブリソグラフィ手順は、２つの次元で小さいサブリ
ソグラフィ形状を必要とするより小さいコンタクト領域
を求める用途には効果的でない。
【０００６】上記のことに照らせば、２つの軸に沿って
サブリソグラフィ寸法を有するイメージを達成する方法
が必要である。
サブリソグラフィ寸法を有するイメージを達成する方法
が必要である。
【０００７】
【発明が解決しようとする課題】本発明は、関連技術の
限界および欠点に起因する１つまたは複数の問題を実質
上解消する、２つのスペーサの交差によって形成される
サブリソグラフィ・イメージを形成する方法および構造
の提供を目的とする。
限界および欠点に起因する１つまたは複数の問題を実質
上解消する、２つのスペーサの交差によって形成される
サブリソグラフィ・イメージを形成する方法および構造
の提供を目的とする。
【０００８】本発明の方法は、密度またはイメージ・サ
イズが重要である、コンタクト、ポスト、ホールまたは
バンプのアレイを使用する任意の構造に使用できる。可
能な用途には、ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）アレイおよびスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）アレイ、その他の集積
回路アレイ、または液晶ディスプレイがある。
イズが重要である、コンタクト、ポスト、ホールまたは
バンプのアレイを使用する任意の構造に使用できる。可
能な用途には、ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）アレイおよびスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）アレイ、その他の集積
回路アレイ、または液晶ディスプレイがある。
【０００９】さらに、本発明の方法は、光学的および亜
光学的相互作用のための亜光学的パターンを必要とする
任意の構造に使用できる。代表的な用途には、回折格
子、モアレ・パターンを発生させる構造、および光学処
理のための光学フィルタおよび亜光学的フィルタがあ
る。
光学的相互作用のための亜光学的パターンを必要とする
任意の構造に使用できる。代表的な用途には、回折格
子、モアレ・パターンを発生させる構造、および光学処
理のための光学フィルタおよび亜光学的フィルタがあ
る。
【００１０】
【課題を解決するための手段】一般に、第１の幅を有す
る第１のスペーサを第１のパターン材料に沿って形成す
る。第１のパターンと第１のスペーサ上に、第２の幅を
有する第２の側壁スペーサを有する第２のパターン材料
を形成する。第２のパターン材料は、第１のパターン材
料と一般に９０°の角度で交差する。次いで、第２のス
ペーサでマスクされた場所を除くすべての場所で第１の
スペーサをエッチングする。得られた構造は、２つの軸
に沿ってサブリソグラフィ的に寸法設定される。
る第１のスペーサを第１のパターン材料に沿って形成す
る。第１のパターンと第１のスペーサ上に、第２の幅を
有する第２の側壁スペーサを有する第２のパターン材料
を形成する。第２のパターン材料は、第１のパターン材
料と一般に９０°の角度で交差する。次いで、第２のス
ペーサでマスクされた場所を除くすべての場所で第１の
スペーサをエッチングする。得られた構造は、２つの軸
に沿ってサブリソグラフィ的に寸法設定される。
【００１１】実施し広義に述べた本発明の目的に従っ
て、上記その他の利点を達成するために、本発明は、
（１）実質上垂直な側壁を有する選択的にエッチング可
能な材料の第１のパターンを基板上に設けるステップ
と、（２）第１のパターン材料に対して選択的にエッチ
ング可能な材料の第１の側壁スペーサを、第１のパター
ン材料の実質上垂直な側壁上に形成するステップと、
（３）第１のパターンと交差し、実質上垂直な側壁を有
する選択的にエッチング可能な材料の第２のパターンを
形成するステップと、（４）第２のパターン材料に対し
て選択的にエッチング可能な材料の第２の側壁スペーサ
を、第２のパターン材料の実質上垂直な側壁上に形成す
るステップと、（５）第２のパターン材料をエッチング
して、残りの第２の側壁スペーサを残すステップとを含
む、基板上にサブリソグラフィ・イメージを形成する方
法を提供する。
て、上記その他の利点を達成するために、本発明は、
（１）実質上垂直な側壁を有する選択的にエッチング可
能な材料の第１のパターンを基板上に設けるステップ
と、（２）第１のパターン材料に対して選択的にエッチ
ング可能な材料の第１の側壁スペーサを、第１のパター
ン材料の実質上垂直な側壁上に形成するステップと、
（３）第１のパターンと交差し、実質上垂直な側壁を有
する選択的にエッチング可能な材料の第２のパターンを
形成するステップと、（４）第２のパターン材料に対し
て選択的にエッチング可能な材料の第２の側壁スペーサ
を、第２のパターン材料の実質上垂直な側壁上に形成す
るステップと、（５）第２のパターン材料をエッチング
して、残りの第２の側壁スペーサを残すステップとを含
む、基板上にサブリソグラフィ・イメージを形成する方
法を提供する。
【００１２】他の様態では、追加の方法ステップとし
て、第１の側壁スペーサを形成した後で表面を平坦化す
るステップが含まれる。平坦化材料は、第１の側壁スペ
ーサに対して選択的にエッチングすることができる。
て、第１の側壁スペーサを形成した後で表面を平坦化す
るステップが含まれる。平坦化材料は、第１の側壁スペ
ーサに対して選択的にエッチングすることができる。
【００１３】他の様態では、サブリソグラフィ構造をデ
バイス全体内でどう使用するかに応じて、第１のパター
ン材料および第２のパターン材料を全部除去したり、適
所に残したり、平坦化することができる。
バイス全体内でどう使用するかに応じて、第１のパター
ン材料および第２のパターン材料を全部除去したり、適
所に残したり、平坦化することができる。
【００１４】他の様態では、本発明は、実質上垂直な側
壁を有する選択的にエッチング可能な材料の基板上の第
１のパターンと、第１のパターン材料の実質上垂直な側
壁の外側に形成された第１の側壁スペーサと、実質上垂
直な側壁を有する選択的にエッチング可能な材料の第２
のパターンとを含み、第２のパターンが第１のパターン
と交差し、第２の側壁スペーサが、第２のパターン材料
の実質上垂直な側壁の外側に形成され、第２の側壁スペ
ーサが、第２のパターン材料に対して選択的にエッチン
グ可能な材料からなる、基板上にサブリソグラフィ・イ
メージを形成するための半導体デバイスを提供する。
壁を有する選択的にエッチング可能な材料の基板上の第
１のパターンと、第１のパターン材料の実質上垂直な側
壁の外側に形成された第１の側壁スペーサと、実質上垂
直な側壁を有する選択的にエッチング可能な材料の第２
のパターンとを含み、第２のパターンが第１のパターン
と交差し、第２の側壁スペーサが、第２のパターン材料
の実質上垂直な側壁の外側に形成され、第２の側壁スペ
ーサが、第２のパターン材料に対して選択的にエッチン
グ可能な材料からなる、基板上にサブリソグラフィ・イ
メージを形成するための半導体デバイスを提供する。
【００１５】上記の概括的な記述も、下記の詳細な記述
も、例示的で説明のためのものであり、請求の範囲に記
載する本発明を詳細に説明するものであることを理解さ
れたい。
も、例示的で説明のためのものであり、請求の範囲に記
載する本発明を詳細に説明するものであることを理解さ
れたい。
【００１６】
【発明の実施の形態】２つのスペーサの交差によって決
定されるサブリソグラフィ・イメージを形成する本発明
の方法は、広範囲の集積回路応用例で使用できること
を、当業者なら理解できよう。考察および例示の目的
に、本発明の方法について、例えば米国特許第５０５５
８９８号に記載されているダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）セルに関して説明する。Ｄ
ＲＡＭセルについて検討するのは、本発明の方法の範囲
を制限するものではなく、単に本発明のプロセスの一応
用例を示すものにすぎない。
定されるサブリソグラフィ・イメージを形成する本発明
の方法は、広範囲の集積回路応用例で使用できること
を、当業者なら理解できよう。考察および例示の目的
に、本発明の方法について、例えば米国特許第５０５５
８９８号に記載されているダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）セルに関して説明する。Ｄ
ＲＡＭセルについて検討するのは、本発明の方法の範囲
を制限するものではなく、単に本発明のプロセスの一応
用例を示すものにすぎない。
【００１７】したがって、本発明の範囲および実施内
で、様々な従来の付着技法、マスキング技法、エッチン
グ技法、および加工技法を使用して、特定の半導体デバ
イスを形成できることを理解されたい。
で、様々な従来の付着技法、マスキング技法、エッチン
グ技法、および加工技法を使用して、特定の半導体デバ
イスを形成できることを理解されたい。
【００１８】上述のように、本発明の方法は、密度また
はイメージ・サイズが重要であるコンタクト、ホール、
バンプ、またはポストのアレイを使用する任意の構造に
使用できる。
はイメージ・サイズが重要であるコンタクト、ホール、
バンプ、またはポストのアレイを使用する任意の構造に
使用できる。
【００１９】次に、図面、より具体的には図１を参照す
ると、ＤＲＡＭの例示的上面図が示されている。適切な
マスキング技法および異方性反応性イオン・エッチング
（ＲＩＥ）を使用して、シリコン基板１００中に、得ら
れるデバイスの所望の性能特性に応じて、所望の長さ、
深さおよび幅までトレンチ９０をエッチングする。酸化
物／窒化物／酸化物などの誘電体を厚さ約１０ナノメー
トルに付着する。次いで、これらのトレンチ９０をゲー
ト・ポリシリコンで充填して、記憶コンデンサを形成す
る。
ると、ＤＲＡＭの例示的上面図が示されている。適切な
マスキング技法および異方性反応性イオン・エッチング
（ＲＩＥ）を使用して、シリコン基板１００中に、得ら
れるデバイスの所望の性能特性に応じて、所望の長さ、
深さおよび幅までトレンチ９０をエッチングする。酸化
物／窒化物／酸化物などの誘電体を厚さ約１０ナノメー
トルに付着する。次いで、これらのトレンチ９０をゲー
ト・ポリシリコンで充填して、記憶コンデンサを形成す
る。
【００２０】ポリシリコン１３５（またはその他のゲー
ト導体）から構成される、例えば従来のワード線（Ｗ／
Ｌ）を形成する第１のパターン材料を準備する。次い
で、窒化物層を付着し、方向性エッチングして、ワード
線１３５の各縁部に沿って窒化物スペーサ１４０を形成
する。
ト導体）から構成される、例えば従来のワード線（Ｗ／
Ｌ）を形成する第１のパターン材料を準備する。次い
で、窒化物層を付着し、方向性エッチングして、ワード
線１３５の各縁部に沿って窒化物スペーサ１４０を形成
する。
【００２１】次いで、適切なドーパント（例えば、デバ
イスの種類に応じてホウ素またはリン）をイオン注入し
て、ワードライン縁部上で窒化物スペーサ１４０に自己
整合したソース領域およびドレイン領域９５を形成す
る。ドーパントを窒化物スペーサ１４０およびゲート縁
部の下に拡散させるために、標準のアニール技法を使用
してドーパントを活性化させる。
イスの種類に応じてホウ素またはリン）をイオン注入し
て、ワードライン縁部上で窒化物スペーサ１４０に自己
整合したソース領域およびドレイン領域９５を形成す
る。ドーパントを窒化物スペーサ１４０およびゲート縁
部の下に拡散させるために、標準のアニール技法を使用
してドーパントを活性化させる。
【００２２】図２は、第１のパターン材料またはワード
線１３５が基板１００上に形成されている図１のデバイ
スの簡略化した透視図である。図２に示すように、窒化
物スペーサ１４０の外側に犠牲スペーサ１４５を形成す
る（図が見やすいように、ワード線縁部上の窒化物スペ
ーサ１４０の厚さは図２に示していない）。ここで、ス
ペーサ１４５の幅「ｗ1」は図３のｘ寸法に対応するこ
とに留意されたい。
線１３５が基板１００上に形成されている図１のデバイ
スの簡略化した透視図である。図２に示すように、窒化
物スペーサ１４０の外側に犠牲スペーサ１４５を形成す
る（図が見やすいように、ワード線縁部上の窒化物スペ
ーサ１４０の厚さは図２に示していない）。ここで、ス
ペーサ１４５の幅「ｗ1」は図３のｘ寸法に対応するこ
とに留意されたい。
【００２３】犠牲スペーサ１４５は、ＢＮ（窒化ホウ
素）、Ａｌ2Ｏ3（三酸化アルミニウム）、またはその他
の適切な材料から構成できる。重要なことは、犠牲スペ
ーサ１４５の一部は後でデバイスを構成するシリコン、
酸化物および窒化物材料に対して選択的に除去されるこ
とがあるので、この犠牲スペーサ１４５がシリコン、酸
化物および窒化物と異なるエッチング特性を有すること
である。
素）、Ａｌ2Ｏ3（三酸化アルミニウム）、またはその他
の適切な材料から構成できる。重要なことは、犠牲スペ
ーサ１４５の一部は後でデバイスを構成するシリコン、
酸化物および窒化物材料に対して選択的に除去されるこ
とがあるので、この犠牲スペーサ１４５がシリコン、酸
化物および窒化物と異なるエッチング特性を有すること
である。
【００２４】次いで、第２のパターン材料１４８、例え
ば犠牲ポリシリコンをデバイス上に付着する。レジスト
を塗布し、犠牲ポリシリコンの反応性イオン・エッチン
グ（ＲＩＥ）によりワード線１３５に対して直角なスト
ライプ１４８（図が見やすいように、そのうちの１つだ
けを示す）が形成されるように、マスクを位置合せす
る。大部分の応用例では直角に交差することが好ましい
が、ワード線１３５と犠牲ポリシリコン・ストライプ１
４８の交差は直角である必要はなく、平行以外の任意の
角度が可能である。
ば犠牲ポリシリコンをデバイス上に付着する。レジスト
を塗布し、犠牲ポリシリコンの反応性イオン・エッチン
グ（ＲＩＥ）によりワード線１３５に対して直角なスト
ライプ１４８（図が見やすいように、そのうちの１つだ
けを示す）が形成されるように、マスクを位置合せす
る。大部分の応用例では直角に交差することが好ましい
が、ワード線１３５と犠牲ポリシリコン・ストライプ１
４８の交差は直角である必要はなく、平行以外の任意の
角度が可能である。
【００２５】次に、ＴＥＯＳ（オルトケイ酸テトラエチ
ル）またはその他の適切な材料の層を付着し、スペーサ
・エッチングして、犠牲ポリシリコン・ストライプ１４
８の縁部上にＴＥＯＳスペーサ１５０を形成する。次い
で、犠牲ポリシリコン・ストライプ１４８をＲＩＥエッ
チングして、ＴＥＯＳスペーサ１５０を残す。スペーサ
１５０の幅「ｗ2」は図３のｙ寸法に対応することに留
意されたい。
ル）またはその他の適切な材料の層を付着し、スペーサ
・エッチングして、犠牲ポリシリコン・ストライプ１４
８の縁部上にＴＥＯＳスペーサ１５０を形成する。次い
で、犠牲ポリシリコン・ストライプ１４８をＲＩＥエッ
チングして、ＴＥＯＳスペーサ１５０を残す。スペーサ
１５０の幅「ｗ2」は図３のｙ寸法に対応することに留
意されたい。
【００２６】次いで、ＴＥＯＳ酸化物スペーサ１５０で
保護されている場所以外のワード線１３５の縁部上のＢ
Ｎ（またはＡｌ2Ｏ3）スペーサ１４５をＲＩＥエッチン
グして、図３に示すサブリソグラフィ構造を生成する。
図３は（いくつかのパターン材料を除去することによっ
て）簡略化してあり、ｘ寸法およびｙ寸法は、領域Ａお
よび領域Ｂがスペーサ１４５および１５０から構成され
ていることを強調するために誇張してある。ＴＥＯＳ層
１５０は実際にはスペーサ１４５の上を通るストライプ
であることに留意されたい。
保護されている場所以外のワード線１３５の縁部上のＢ
Ｎ（またはＡｌ2Ｏ3）スペーサ１４５をＲＩＥエッチン
グして、図３に示すサブリソグラフィ構造を生成する。
図３は（いくつかのパターン材料を除去することによっ
て）簡略化してあり、ｘ寸法およびｙ寸法は、領域Ａお
よび領域Ｂがスペーサ１４５および１５０から構成され
ていることを強調するために誇張してある。ＴＥＯＳ層
１５０は実際にはスペーサ１４５の上を通るストライプ
であることに留意されたい。
【００２７】図２を参照すると、ワード線１３５および
スペーサ１４０、１４５の外側の領域を充填せず、平坦
化しない場合、後続のＴＥＯＳスペーサ１５０の付着お
よび形成によりＢＮスペーサ１４５上にもスペーサが形
成される。この場合、適切なマスク・ステップおよびエ
ッチング・ステップを使用して所望のスペーサ位置が達
成できるので、最終結果に影響はない。ワード線１３５
およびスペーサ１４０、１４５の外側の領域を充填し、
平坦化した場合、既存のスペーサ１４５に沿ってスペー
サが形成されることはない。
スペーサ１４０、１４５の外側の領域を充填せず、平坦
化しない場合、後続のＴＥＯＳスペーサ１５０の付着お
よび形成によりＢＮスペーサ１４５上にもスペーサが形
成される。この場合、適切なマスク・ステップおよびエ
ッチング・ステップを使用して所望のスペーサ位置が達
成できるので、最終結果に影響はない。ワード線１３５
およびスペーサ１４０、１４５の外側の領域を充填し、
平坦化した場合、既存のスペーサ１４５に沿ってスペー
サが形成されることはない。
【００２８】図４に示す１つのプロセスでは、ポリシリ
コン・ストライプ１４８のＲＩＥエッチングによって形
成されたワード線間の空間を、残りのＢＮスペーサ１４
５の上面まで、ＴＥＯＳ１５２で充填して平坦化し、そ
れによりスペーサ材料１５０を領域Ａおよび領域Ｂから
有効に除去する。次いで、残りのＢＮスペーサを方向性
エッチングして、ストラップ開口１６０を形成する。Ｄ
ＲＡＭセルの場合、得られたこれらのストラップ開口１
６０は、従来のＤＲＡＭ完成処理技法を使用するとトラ
ンジスタへのビット線／ノード・コンタクトになる。元
の窒化物側壁スペーサ１４０は、ストラップ開口を導体
で充填した場合に、ストラップ開口がワード線１３５に
短絡するのを防止する。
コン・ストライプ１４８のＲＩＥエッチングによって形
成されたワード線間の空間を、残りのＢＮスペーサ１４
５の上面まで、ＴＥＯＳ１５２で充填して平坦化し、そ
れによりスペーサ材料１５０を領域Ａおよび領域Ｂから
有効に除去する。次いで、残りのＢＮスペーサを方向性
エッチングして、ストラップ開口１６０を形成する。Ｄ
ＲＡＭセルの場合、得られたこれらのストラップ開口１
６０は、従来のＤＲＡＭ完成処理技法を使用するとトラ
ンジスタへのビット線／ノード・コンタクトになる。元
の窒化物側壁スペーサ１４０は、ストラップ開口を導体
で充填した場合に、ストラップ開口がワード線１３５に
短絡するのを防止する。
【００２９】図３および図４に示すように、本発明の方
法によれば、ストラップ開口１６０を形成するために後
でＲＩＥエッチングされるＢＮスペーサ１４５は、その
長さも幅も２つのスペーサ１４５と１５０の交差によっ
て決定される。換言すれば、ストラップ開口１６０は、
第１のＢＮスペーサ１４５と第２のＴＥＯＳスペーサ１
５０の交差の結果として両方の次元（「ｘ」および
「ｙ」）でスペーサによってサイズが設定される。それ
ぞれのスペーサ１４５（ＢＮスペーサ）とスペーサ１５
０（ＴＥＯＳスペーサ）の幅ｗ1およびｗ2を変更するこ
とによって、コンタクトまたはストラップの「ｘ」寸法
および「ｙ」寸法を無限に調整して、所望のフィーチャ
・サイズを達成することができる。
法によれば、ストラップ開口１６０を形成するために後
でＲＩＥエッチングされるＢＮスペーサ１４５は、その
長さも幅も２つのスペーサ１４５と１５０の交差によっ
て決定される。換言すれば、ストラップ開口１６０は、
第１のＢＮスペーサ１４５と第２のＴＥＯＳスペーサ１
５０の交差の結果として両方の次元（「ｘ」および
「ｙ」）でスペーサによってサイズが設定される。それ
ぞれのスペーサ１４５（ＢＮスペーサ）とスペーサ１５
０（ＴＥＯＳスペーサ）の幅ｗ1およびｗ2を変更するこ
とによって、コンタクトまたはストラップの「ｘ」寸法
および「ｙ」寸法を無限に調整して、所望のフィーチャ
・サイズを達成することができる。
【００３０】第１のパターン材料および第２のパターン
材料は選択的にエッチング可能なこと、ならびに第１の
側壁スペーサおよび第２の側壁スペーサはそれぞれ第１
のパターンおよび第２のパターンに対して選択的にエッ
チング可能なことに留意されたい。したがって、２次元
サブリソグラフィ構造の特定の用途に応じて、４つの材
料（すなわち、第１のパターン材料１３５および第２の
パターン材料１４８、ならびに第１のスペーサ１４５お
よび第２のスペーサ１５０）をそれぞれエッチングして
除去したり、適所に残して、所望の２次元サブリソグラ
フィ構造を生成することができる。
材料は選択的にエッチング可能なこと、ならびに第１の
側壁スペーサおよび第２の側壁スペーサはそれぞれ第１
のパターンおよび第２のパターンに対して選択的にエッ
チング可能なことに留意されたい。したがって、２次元
サブリソグラフィ構造の特定の用途に応じて、４つの材
料（すなわち、第１のパターン材料１３５および第２の
パターン材料１４８、ならびに第１のスペーサ１４５お
よび第２のスペーサ１５０）をそれぞれエッチングして
除去したり、適所に残して、所望の２次元サブリソグラ
フィ構造を生成することができる。
【００３１】限定ではなく例として、第１のスペーサ材
料は、タングステンなど共形付着できる金属材料からで
きているものと仮定する。この場合、本発明の方法に従
って、第２のパターン材料および第２のスペーサ材料を
タングステン上に形成し、次いで第２のパターン材料を
除去し、それにより第２のスペーサ材料を残す。次い
で、第２のスペーサ材料をマスクとして使用してタング
ステンをエッチングし、その後第２のスペーサ材料を除
去する。図４を参照すると、ＴＥＯＳ１５２を付着し、
次いで平坦化することによって、ストラップ開口１６０
は、第１のスペーサ材料から直接作成されたタングステ
ン・コンタクトになる。これにより、第１のスペーサ
（ＢＮまたはアルミニウム酸化物）をエッチング除去し
た後でストラップ開口を導電性金属で充填する必要がな
くなる。いずれにせよ、タングステン・スペーサまたは
ＢＮスペーサの場合、コンタクトは、ワード線またはス
ペーサを構成するのに使用したどんな構造にも自己整合
する。
料は、タングステンなど共形付着できる金属材料からで
きているものと仮定する。この場合、本発明の方法に従
って、第２のパターン材料および第２のスペーサ材料を
タングステン上に形成し、次いで第２のパターン材料を
除去し、それにより第２のスペーサ材料を残す。次い
で、第２のスペーサ材料をマスクとして使用してタング
ステンをエッチングし、その後第２のスペーサ材料を除
去する。図４を参照すると、ＴＥＯＳ１５２を付着し、
次いで平坦化することによって、ストラップ開口１６０
は、第１のスペーサ材料から直接作成されたタングステ
ン・コンタクトになる。これにより、第１のスペーサ
（ＢＮまたはアルミニウム酸化物）をエッチング除去し
た後でストラップ開口を導電性金属で充填する必要がな
くなる。いずれにせよ、タングステン・スペーサまたは
ＢＮスペーサの場合、コンタクトは、ワード線またはス
ペーサを構成するのに使用したどんな構造にも自己整合
する。
【００３２】他の代替例では、層１５２を付着せず、層
１３５およびその元の窒化物スペーサ１４０を除去した
場合、図４に破線で示すような、タングステン金属ポス
トＰを作成することができる。
１３５およびその元の窒化物スペーサ１４０を除去した
場合、図４に破線で示すような、タングステン金属ポス
トＰを作成することができる。
【００３３】あるいは、第２のパターン材料を形成する
前に、第１のパターン材料および第１の側壁スペーサを
平坦化することもできる。同様に、第２のパターン材料
および第２の側壁スペーサを形成した後で、平坦化ステ
ップを行うこともできる。
前に、第１のパターン材料および第１の側壁スペーサを
平坦化することもできる。同様に、第２のパターン材料
および第２の側壁スペーサを形成した後で、平坦化ステ
ップを行うこともできる。
【００３４】以上、本発明について上述の実施形態に関
して説明したが、本発明は、頭記の請求の範囲の精神お
よび範囲内で修正を加えて実施できることを、当業者な
ら理解できよう。
して説明したが、本発明は、頭記の請求の範囲の精神お
よび範囲内で修正を加えて実施できることを、当業者な
ら理解できよう。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）実質上垂直な側壁を有する選択的に
エッチング可能な材料の第１のパターンを基板上に設け
るステップと、第１のパターン材料に対して選択的にエ
ッチング可能な材料の第１の側壁スペーサを、前記第１
のパターン材料の実質上垂直な側壁上に形成するステッ
プと、第１のパターンと交差し、実質上垂直な側壁を有
する選択的にエッチング可能な材料の第２のパターンを
形成するステップと、第２のパターン材料に対して選択
的にエッチング可能な材料の第２の側壁スペーサを、前
記第２のパターン材料の実質上垂直な側壁上に形成する
ステップと、第２のパターン材料をエッチングして、前
記第２の側壁スペーサを残すステップとを含む、基板上
にイメージを形成する方法。 （２）前記第１の側壁スペーサおよび第２の側壁スペー
サを形成するステップが、第１のサブリソグラフィ幅お
よび第２のサブリソグラフィ幅を画定することを特徴と
する、上記（１）に記載の方法。 （３）前記第１の側壁スペーサを形成した後で表面を平
坦化するステップをさらに含み、前記平坦化材料が第１
の側壁スペーサに対して選択的にエッチングできること
を特徴とする、上記（１）に記載の方法。 （４）前記第２のパターン材料を形成した後で、前記第
１の側壁スペーサを前記第２の側壁スペーサに対して選
択的にエッチングするステップをさらに含むことを特徴
とする、上記（１）に記載の方法。 （５）前記第１のパターン材料をエッチングして、第１
の軸に沿って第１のサブリソグラフィ寸法を画定する第
１の側壁スペーサと、その上に形成された第２の別の軸
に沿って第２のサブリソグラフィ寸法を画定する第２の
側壁スペーサとから構成されるコンタクトを生成するス
テップをさらに含むことを特徴とする、上記（４）に記
載の方法。 （６）前記第２のパターン材料を形成する前に、前記第
１のパターン材料をエッチングして前記第１の側壁スペ
ーサを残すステップをさらに含むことを特徴とする、上
記（１）に記載の方法。 （７）第２のパターン材料を形成するステップが、実質
上直交する第１のパターンと第２のパターンの交差を提
供することを特徴とする、上記（１）に記載の方法。 （８）上記（１）の方法によって生成された２本の軸に
沿ってサブリソグラフィ寸法を有する構造。 （９）実質上垂直な側壁を有する基板上の選択的にエッ
チング可能な材料の第１のパターンと、前記第１のパタ
ーン材料の実質上垂直な側壁の外側に形成され、第１の
パターン材料に対して選択的にエッチング可能な材料の
第１の側壁スペーサと、第１のパターン材料と交差す
る、実質上垂直な側壁を有する選択的にエッチング可能
な材料の第２のパターンと、前記第２のパターン材料の
前記実質上垂直な側壁の外側に形成され、第２のパター
ン材料に対して選択的にエッチング可能な材料の第２の
側壁スペーサとを含む、基板上にイメージを形成するた
めの半導体デバイス構造。 （１０）第１の側壁スペーサおよび第２の側壁スペーサ
が、第１の幅および第２の幅を画定することを特徴とす
る、上記（９）に記載の構造。 （１１）第１の側壁スペーサが第１の軸に沿って第１の
寸法を画定し、第２の側壁スペーサが異なる第２の軸に
沿って第２の寸法を画定することを特徴とする、上記
（１０）に記載の構造。 （１２）第１のパターン材料と第２のパターン材料の交
差が実質上直角であることを特徴とする、上記（９）に
記載の構造。 （１３）第１の側壁スペーサ材料がＢＮおよびＡｌ2Ｏ3
のうちの一方であることを特徴とする、上記（９）に記
載の構造。 （１４）第１の側壁スペーサ材料がタングステンである
ことを特徴とする、上記（９）に記載の構造。 （１５）第２の側壁スペーサ材料がオルトケイ酸テトラ
エチル（ＴＥＯＳ）であることを特徴とする、上記
（９）に記載の構造。 （１６）第１の側壁スペーサおよび第２の側壁スペーサ
によってそれぞれ画定される長さおよび幅を有する構
造。 （１７）前記構造が基板上にあることを特徴とする、上
記（１６）に記載の構造。 （１８）前記基板が半導体を含むことを特徴とする、上
記（１６）に記載の構造。 （１９）前記第１の側壁スペーサが第１の材料から形成
され、前記第２の側壁スペーサが前記第１の材料と異な
る第２の材料から形成されることを特徴とする、上記
（１６）に記載の構造。 （２０）前記第１の材料が、タングステン、ＢＮ、およ
びＡｌ2Ｏ3のうちの１つを含むことを特徴とする、上記
（１６）に記載の構造。 （２１）基板の表面上に第１の側壁スペーサを形成する
ステップと、前記第１の側壁スペーサ上に第２の側壁ス
ペーサを形成するステップと、前記第２の側壁スペーサ
をマスクとして使用して前記第１の側壁スペーサを加工
するステップとを含む、構造を形成する方法。 （２２）前記基板が半導体を含むことを特徴とする、上
記（２１）に記載の方法。 （２３）前記第２の側壁スペーサが第１の縁部と第２の
縁部とを含み、前記第２の側壁スペーサの幅がそれらの
間の空間であり、かつ前記加工ステップが、前記第１の
側壁スペーサが前記第２の側壁スペーサの前記第１の縁
部によって画定される端部を有するように、前記第１の
側壁スペーサをエッチングするステップを含むことを特
徴とする、上記（２１）に記載の方法。 （２４）前記加工ステップが、前記第１の側壁スペーサ
が前記第２の側壁スペーサの幅によって画定される長さ
を有するように、前記第１の側壁スペーサをエッチング
するステップを含むことを特徴とする、上記（２３）に
記載の方法。
エッチング可能な材料の第１のパターンを基板上に設け
るステップと、第１のパターン材料に対して選択的にエ
ッチング可能な材料の第１の側壁スペーサを、前記第１
のパターン材料の実質上垂直な側壁上に形成するステッ
プと、第１のパターンと交差し、実質上垂直な側壁を有
する選択的にエッチング可能な材料の第２のパターンを
形成するステップと、第２のパターン材料に対して選択
的にエッチング可能な材料の第２の側壁スペーサを、前
記第２のパターン材料の実質上垂直な側壁上に形成する
ステップと、第２のパターン材料をエッチングして、前
記第２の側壁スペーサを残すステップとを含む、基板上
にイメージを形成する方法。 （２）前記第１の側壁スペーサおよび第２の側壁スペー
サを形成するステップが、第１のサブリソグラフィ幅お
よび第２のサブリソグラフィ幅を画定することを特徴と
する、上記（１）に記載の方法。 （３）前記第１の側壁スペーサを形成した後で表面を平
坦化するステップをさらに含み、前記平坦化材料が第１
の側壁スペーサに対して選択的にエッチングできること
を特徴とする、上記（１）に記載の方法。 （４）前記第２のパターン材料を形成した後で、前記第
１の側壁スペーサを前記第２の側壁スペーサに対して選
択的にエッチングするステップをさらに含むことを特徴
とする、上記（１）に記載の方法。 （５）前記第１のパターン材料をエッチングして、第１
の軸に沿って第１のサブリソグラフィ寸法を画定する第
１の側壁スペーサと、その上に形成された第２の別の軸
に沿って第２のサブリソグラフィ寸法を画定する第２の
側壁スペーサとから構成されるコンタクトを生成するス
テップをさらに含むことを特徴とする、上記（４）に記
載の方法。 （６）前記第２のパターン材料を形成する前に、前記第
１のパターン材料をエッチングして前記第１の側壁スペ
ーサを残すステップをさらに含むことを特徴とする、上
記（１）に記載の方法。 （７）第２のパターン材料を形成するステップが、実質
上直交する第１のパターンと第２のパターンの交差を提
供することを特徴とする、上記（１）に記載の方法。 （８）上記（１）の方法によって生成された２本の軸に
沿ってサブリソグラフィ寸法を有する構造。 （９）実質上垂直な側壁を有する基板上の選択的にエッ
チング可能な材料の第１のパターンと、前記第１のパタ
ーン材料の実質上垂直な側壁の外側に形成され、第１の
パターン材料に対して選択的にエッチング可能な材料の
第１の側壁スペーサと、第１のパターン材料と交差す
る、実質上垂直な側壁を有する選択的にエッチング可能
な材料の第２のパターンと、前記第２のパターン材料の
前記実質上垂直な側壁の外側に形成され、第２のパター
ン材料に対して選択的にエッチング可能な材料の第２の
側壁スペーサとを含む、基板上にイメージを形成するた
めの半導体デバイス構造。 （１０）第１の側壁スペーサおよび第２の側壁スペーサ
が、第１の幅および第２の幅を画定することを特徴とす
る、上記（９）に記載の構造。 （１１）第１の側壁スペーサが第１の軸に沿って第１の
寸法を画定し、第２の側壁スペーサが異なる第２の軸に
沿って第２の寸法を画定することを特徴とする、上記
（１０）に記載の構造。 （１２）第１のパターン材料と第２のパターン材料の交
差が実質上直角であることを特徴とする、上記（９）に
記載の構造。 （１３）第１の側壁スペーサ材料がＢＮおよびＡｌ2Ｏ3
のうちの一方であることを特徴とする、上記（９）に記
載の構造。 （１４）第１の側壁スペーサ材料がタングステンである
ことを特徴とする、上記（９）に記載の構造。 （１５）第２の側壁スペーサ材料がオルトケイ酸テトラ
エチル（ＴＥＯＳ）であることを特徴とする、上記
（９）に記載の構造。 （１６）第１の側壁スペーサおよび第２の側壁スペーサ
によってそれぞれ画定される長さおよび幅を有する構
造。 （１７）前記構造が基板上にあることを特徴とする、上
記（１６）に記載の構造。 （１８）前記基板が半導体を含むことを特徴とする、上
記（１６）に記載の構造。 （１９）前記第１の側壁スペーサが第１の材料から形成
され、前記第２の側壁スペーサが前記第１の材料と異な
る第２の材料から形成されることを特徴とする、上記
（１６）に記載の構造。 （２０）前記第１の材料が、タングステン、ＢＮ、およ
びＡｌ2Ｏ3のうちの１つを含むことを特徴とする、上記
（１６）に記載の構造。 （２１）基板の表面上に第１の側壁スペーサを形成する
ステップと、前記第１の側壁スペーサ上に第２の側壁ス
ペーサを形成するステップと、前記第２の側壁スペーサ
をマスクとして使用して前記第１の側壁スペーサを加工
するステップとを含む、構造を形成する方法。 （２２）前記基板が半導体を含むことを特徴とする、上
記（２１）に記載の方法。 （２３）前記第２の側壁スペーサが第１の縁部と第２の
縁部とを含み、前記第２の側壁スペーサの幅がそれらの
間の空間であり、かつ前記加工ステップが、前記第１の
側壁スペーサが前記第２の側壁スペーサの前記第１の縁
部によって画定される端部を有するように、前記第１の
側壁スペーサをエッチングするステップを含むことを特
徴とする、上記（２１）に記載の方法。 （２４）前記加工ステップが、前記第１の側壁スペーサ
が前記第２の側壁スペーサの幅によって画定される長さ
を有するように、前記第１の側壁スペーサをエッチング
するステップを含むことを特徴とする、上記（２３）に
記載の方法。
【図１】本発明の方法で使用可能なデバイスの上面図で
ある。
ある。
【図２】第１のパターン材料と第２のパターン材料の交
差を示す図１のデバイスの簡略化した透視図である。
差を示す図１のデバイスの簡略化した透視図である。
【図３】２つのスペーサの交差によって形成されるコン
タクトを示す透視図である。
タクトを示す透視図である。
【図４】本発明の方法によって形成したストラップ開口
またはポストを示す図２のデバイスの簡略化した透視図
である。
またはポストを示す図２のデバイスの簡略化した透視図
である。
９０ トレンチ ９５ ソース領域およびドレイン領域 １００ シリコン基板 １３５ ポリシリコン（ワード線） １４０ 窒化物スペーサ １４５ 犠牲スペーサ １４８ 第２のパターン材料 １５０ ＴＥＯＳスペーサ １５２ ＴＥＯＳ １６０ ストラップ開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クロード・エル・バーティン アメリカ合衆国05403 バーモント州サウ ス・バーリントン フェザント・ウェイ 33 (72)発明者 ジェームズ・エム・リース アメリカ合衆国05403 バーモント州サウ ス・バーリントン バトラー・ドライブ 37 (72)発明者 ジャック・エイ・マンデルマン アメリカ合衆国12582 ニューヨーク州ス トームヴィル ジャミー・レーン ５
Claims (24)
- 【請求項１】実質上垂直な側壁を有する選択的にエッチ
ング可能な材料の第１のパターンを基板上に設けるステ
ップと、 第１のパターン材料に対して選択的にエッチング可能な
材料の第１の側壁スペーサを、前記第１のパターン材料
の実質上垂直な側壁上に形成するステップと、 第１のパターンと交差し、実質上垂直な側壁を有する選
択的にエッチング可能な材料の第２のパターンを形成す
るステップと、 第２のパターン材料に対して選択的にエッチング可能な
材料の第２の側壁スペーサを、前記第２のパターン材料
の実質上垂直な側壁上に形成するステップと、 第２のパターン材料をエッチングして、前記第２の側壁
スペーサを残すステップとを含む、基板上にイメージを
形成する方法。 - 【請求項２】前記第１の側壁スペーサおよび第２の側壁
スペーサを形成するステップが、第１のサブリソグラフ
ィ幅および第２のサブリソグラフィ幅を画定することを
特徴とする、請求項１に記載の方法。 - 【請求項３】前記第１の側壁スペーサを形成した後で表
面を平坦化するステップをさらに含み、前記平坦化材料
が第１の側壁スペーサに対して選択的にエッチングでき
ることを特徴とする、請求項１に記載の方法。 - 【請求項４】前記第２のパターン材料を形成した後で、
前記第１の側壁スペーサを前記第２の側壁スペーサに対
して選択的にエッチングするステップをさらに含むこと
を特徴とする、請求項１に記載の方法。 - 【請求項５】前記第１のパターン材料をエッチングし
て、第１の軸に沿って第１のサブリソグラフィ寸法を画
定する第１の側壁スペーサと、その上に形成された第２
の別の軸に沿って第２のサブリソグラフィ寸法を画定す
る第２の側壁スペーサとから構成されるコンタクトを生
成するステップをさらに含むことを特徴とする、請求項
４に記載の方法。 - 【請求項６】前記第２のパターン材料を形成する前に、
前記第１のパターン材料をエッチングして前記第１の側
壁スペーサを残すステップをさらに含むことを特徴とす
る、請求項１に記載の方法。 - 【請求項７】第２のパターン材料を形成するステップ
が、実質上直交する第１のパターンと第２のパターンの
交差を提供することを特徴とする、請求項１に記載の方
法。 - 【請求項８】請求項１の方法によって生成された２本の
軸に沿ってサブリソグラフィ寸法を有する構造。 - 【請求項９】実質上垂直な側壁を有する基板上の選択的
にエッチング可能な材料の第１のパターンと、 前記第１のパターン材料の実質上垂直な側壁の外側に形
成され、第１のパターン材料に対して選択的にエッチン
グ可能な材料の第１の側壁スペーサと、 第１のパターン材料と交差する、実質上垂直な側壁を有
する選択的にエッチング可能な材料の第２のパターン
と、 前記第２のパターン材料の前記実質上垂直な側壁の外側
に形成され、第２のパターン材料に対して選択的にエッ
チング可能な材料の第２の側壁スペーサとを含む、基板
上にイメージを形成するための半導体デバイス構造。 - 【請求項１０】第１の側壁スペーサおよび第２の側壁ス
ペーサが、第１の幅および第２の幅を画定することを特
徴とする、請求項９に記載の構造。 - 【請求項１１】第１の側壁スペーサが第１の軸に沿って
第１の寸法を画定し、第２の側壁スペーサが異なる第２
の軸に沿って第２の寸法を画定することを特徴とする、
請求項１０に記載の構造。 - 【請求項１２】第１のパターン材料と第２のパターン材
料の交差が実質上直角であることを特徴とする、請求項
９に記載の構造。 - 【請求項１３】第１の側壁スペーサ材料がＢＮおよびＡ
ｌ2Ｏ3のうちの一方であることを特徴とする、請求項９
に記載の構造。 - 【請求項１４】第１の側壁スペーサ材料がタングステン
であることを特徴とする、請求項９に記載の構造。 - 【請求項１５】第２の側壁スペーサ材料がオルトケイ酸
テトラエチル（ＴＥＯＳ）であることを特徴とする、請
求項９に記載の構造。 - 【請求項１６】第１の側壁スペーサおよび第２の側壁ス
ペーサによってそれぞれ画定される長さおよび幅を有す
る構造。 - 【請求項１７】前記構造が基板上にあることを特徴とす
る、請求項１６に記載の構造。 - 【請求項１８】前記基板が半導体を含むことを特徴とす
る、請求項１６に記載の構造。 - 【請求項１９】前記第１の側壁スペーサが第１の材料か
ら形成され、前記第２の側壁スペーサが前記第１の材料
と異なる第２の材料から形成されることを特徴とする、
請求項１６に記載の構造。 - 【請求項２０】前記第１の材料が、タングステン、Ｂ
Ｎ、およびＡｌ2Ｏ3のうちの１つを含むことを特徴とす
る、請求項１６に記載の構造。 - 【請求項２１】基板の表面上に第１の側壁スペーサを形
成するステップと、 前記第１の側壁スペーサ上に第２の側壁スペーサを形成
するステップと、 前記第２の側壁スペーサをマスクとして使用して前記第
１の側壁スペーサを加工するステップとを含む、構造を
形成する方法。 - 【請求項２２】前記基板が半導体を含むことを特徴とす
る、請求項２１に記載の方法。 - 【請求項２３】前記第２の側壁スペーサが第１の縁部と
第２の縁部とを含み、前記第２の側壁スペーサの幅がそ
れらの間の空間であり、かつ前記加工ステップが、前記
第１の側壁スペーサが前記第２の側壁スペーサの前記第
１の縁部によって画定される端部を有するように、前記
第１の側壁スペーサをエッチングするステップを含むこ
とを特徴とする、請求項２１に記載の方法。 - 【請求項２４】前記加工ステップが、前記第１の側壁ス
ペーサが前記第２の側壁スペーサの幅によって画定され
る長さを有するように、前記第１の側壁スペーサをエッ
チングするステップを含むことを特徴とする、請求項２
３に記載の方法。
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