JPH09135174A

JPH09135174A - 離散コサイン変換装置、及び画像処理用ｌｓｉ

Info

Publication number: JPH09135174A
Application number: JP7317216A
Authority: JP
Inventors: Hidehiko Sawamura; 秀彦澤村; Shuichi Shibakawa; 修一柴川
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1995-11-10
Filing date: 1995-11-10
Publication date: 1997-05-20

Abstract

(57)【要約】【課題】ＲＡＭ部のチップ占有面積の縮小化を図るこ
とにある。【解決手段】入力画像について１次元目の離散コサイ
ン変換処理を施してその結果をＲＡＭ部に書込み、それ
について２次元目の離散コサイン変換処理を施すとき、
上記ＲＡＭ部の記憶情報を読出した後にその読出しアド
レスと同一のアドレスにて、上記第１離散コサイン変換
器による次の入力画像についての変換結果を上記ＲＡＭ
部に書込むためのタイミングコントローラ１５を設け
て、２次元離散コサイン変換のＤＣＴ係数並べ替えのた
めに必要とされるＲＡＭ部の記憶容量の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像のディジタル
処理技術、さらには画像信号の圧縮技術に好適な離散コ
サイン変換（以下、「ＤＣＴ」と略記する）装置に関
し、例えば画像処理用ＬＳＩに適用して有効な技術に関
する。

【０００２】

【従来の技術】画像圧縮は、画像が持つ空間的、時間的
冗長性を取除くことによりデータ量を減らす技術であ
り、それは画像通信、特にテレビ電話などに代表される
動画像通信において重要な技術とされている。画像圧縮
における要素技術は３種類ある。すなわち、空間座標の
値を周波数に変換するための「ＤＣＴ」、変換された係
数の語長を打切ることによりデータ量を減らすための
「量子化」、及び量子化されたデータの発生頻度に適す
るような長さの符号を割当てるための「可変長符号化」
の３種類である。

【０００３】ＤＣＴでは、原画を小さなブロックに分
け、各ブロックの画素値に対して、ＤＣＴ特有の係数を
掛けて足しあわせる。この結果、空間座標データが周波
数データに変換される。ＤＣＴだけでは圧縮はできない
が、広く分布していたデータを１箇所に集中できるの
で、以降の量子化による圧縮処理を容易にする。

【０００４】尚、ＤＣＴについて記載された文献の例と
しては、特開平４−１６０６６号公報がある。

【０００５】

【発明が解決しようとする課題】画像情報は、所定の画
素数Ｎ×Ｎから成るブロック毎に処理される。この場合
のＤＣＴは、先ず行方向に１次元変換され、次に、得ら
れた結果が列方向に１次元変換される。つまり、行方
向、及び列方向にぞれぞれ１次元の離散コサイン変換が
行われることにより、結果的に２次元変換処理が行われ
る。

【０００６】例えば、図４に示されるように、６４画素
（８行×８列）の画像ブロックを考えてみると、画素値
ｆ〔０．０〕〜ｆ〔７．７〕の画像データを、図５に示
されるように、行毎に分け、１行毎に１回目の１次元変
換が行われる。この１回目の１次元変換によるＤＣＴ係
数は図６に示されるように、Ｆ〔０．０〕〜Ｆ〔７．
７〕となる。１回目の１次元変換後のＤＣＴ係数Ｆ
〔０．０〕〜Ｆ〔７．７〕は、同じ列同士が同じ周波数
成分となるので、周波数成分毎に２回目の１次元変換が
行われる。

【０００７】１回目のＤＣＴ演算を行う第１ＤＣＴ演算
器からは、ＤＣＴ係数が行毎に周波数成分の順番で、１
データづつ出力され、２回目のＤＣＴ演算を行う第２Ｄ
ＣＴ演算器からは、ＤＣＴ係数の同じ周波数成分同士
が、もう一度１次元変換されて出力される。つまり、１
回目のＤＣＴ演算を行うＤＣＴ演算器からは、図７
（ａ）に示されるように、Ｆ〔０．０〕，Ｆ〔０．
１〕，Ｆ〔０．２〕，…の順にデータが出力されるの対
して、２回目のＤＣＴ演算を行う第２ＤＣＴ演算器に
は、図７（ｂ）に示されるように、Ｆ〔０．０〕，Ｆ
〔１．０〕，Ｆ〔２．０〕，…の順にデータが入力され
る。つまり、データの並び替えが必要であり、そのため
に、ＤＣＴ演算器とは別に、ＤＣＴ係数を一時的に保管
してデータの並べ替えを可能とするＲＡＭ（ランダム・
アクセス・メモリ）部が必要とされる。

【０００８】ＲＡＭ部は図１５に示されるように構成す
ることができる。図１５に示されるＲＡＭ部は公知では
無いが、後述する本実施例ＲＡＭ部との比較対象とし
て、以下に簡説する。

【０００９】それぞれ６４Ｗ（ワード）×１５ｂｉｔ
（ビット）の記憶容量を有する第１ＲＡＭ２５、及び第
２ＲＡＭ２６が設けられ、それの入力データ選択のため
のデータセレクタ２４、及び出力データ選択のためのデ
ータセレクタ２７が設けられている。さらに、第１ＲＡ
Ｍ２５、及び第２ＲＡＭ２６の書込みアドレスを発生す
るための第１アドレス発生回路２０や、第１ＲＡＭ２
５、第２ＲＡＭ２６の読出しアドレスを発生するための
第２アドレス発生回路２１、及び発生されたアドレスを
第１ＲＡＭ２５，第２ＲＡＭ２６に振分けるためのアド
レスセレクタ２２が設けられている。第１ＲＡＭ２５，
第２ＲＡＭ２６には、１回目の変換出力が１画像ブロッ
ク毎に交互に書込まれる。例えば第１ＲＡＭ２５に１回
目の変換出力が書込まれた後、この第１ＲＡＭ２５から
２回目の変換のための所定の順序でＤＣＴ係数が読出さ
れる。この間に、次の画像ブロックについての第１回目
の変換結果が第２ＲＡＭ２６に書込まれる。第１ＲＡＭ
２５からのＤＣＴ係数の読出しが終了された後に、今度
は所定の順序で第２ＲＡＭ２６からＤＣＴ係数が読出さ
れ、その間に、次の画像ブロックについての第１回目の
変換結果が第１ＲＡＭ２５に書込まれる。

【００１０】しかしながら、本願発明者の検討によれ
ば、画像ブロック毎に順次入力される１回目ＤＣＴ演算
結果に対処するため、第１ＲＡＭ２５，第２ＲＡＭ２６
のように、それぞれ画像ブロックサイズに対応するＲＡ
Ｍが２面必要とされ、そのために画像処理用ＬＳＩにお
けるＲＡＭ部のチップ占有面積がどうしても大きくなら
ざるを得ないのが見いだされた。

【００１１】本発明の目的は、ＲＡＭ部のチップ占有面
積の縮小化を図ることにある。

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１４】すなわち、入力画像について１次元目の離
散コサイン変換処理を施す第１離散コサイン変換器
（１）と、上記第１離散コサイン変換器による変換結果
を記憶可能な記憶手段（２）と、上記記憶手段の記憶情
報について２次元目の離散コサイン変換処理を施す第２
離散コサイン変換器（３）とを含んで離散コサイン変換
装置が形成されるとき、上記記憶手段の記憶情報を読出
した後にその読出しアドレスと同一のアドレスにて、上
記第１離散コサイン変換器による次の入力画像について
の変換結果を上記記憶手段に書込むためのタイミングコ
ントローラ（１５）を設ける。

【００１５】このとき、上記記憶手段のアドレスを第１
アドレス順序で順次発生するための第１アドレス発生回
路（１０）と、上記記憶手段のアドレスを第２アドレス
順序で順次発生するための第２アドレス発生回路（１
１）と、上記第１アドレス発生回路の出力アドレスと、
上記第２アドレス発生回路の出力アドレスとを画像ブロ
ック毎に交互に記憶手段に伝達するためのアドレスセレ
クタ（１２）とを設けることができる。

【００１６】そして、上記構成の離散コサイン変換装置
を含んで画像処理用ＬＳＩを形成することができる。

【００１７】上記した手段によれば、タイミングコント
ローラは、上記記憶手段の記憶情報を読出した後にその
読出しアドレスと同一のアドレスにて、上記第１離散コ
サイン変換器による次の入力画像についての変換結果を
上記記憶手段に書込む。このことが、２次元離散コサイ
ン変換のためのＤＣＴ係数並べ替えのために必要とされ
る記憶容量の低減を達成する。

【００１８】

【発明の実施の形態】図２には、本発明の一実施例であ
るテレビ電話における画像圧縮系が示される。

【００１９】図２に示される画像圧縮系６０は、動き検
出回路３０、動き補償回路４０、画像圧縮回路５０を含
んで成り、前段にはテレビカメラ、後段には通信回線を
駆動する送信部が、それぞれ配置されている。テレビカ
メラによって得られた動画像データは、図２に示される
画像圧縮系で圧縮されてから後段の送信部を介して通信
回線に送出される。

【００２０】動き検出回路３０は、前フレームを記録す
るためのフレームメモリ３１と、現フレームと前フレー
ムとの間で動き検出を行う動き検出部３２とを含む。こ
の動き検出回路３０では、隣接する二つのフレームが、
それぞれ所定のブロックに分けられ、時間経過を加味し
ながらブロック毎の整合性がとられる。つまり、前フレ
ームのどこから来たのかが検出され、その動いた方向と
距離が動きベクトルとして表現される。

【００２１】動き補償回路４０は、減算器４１と動き補
償部４２とを含み、動き補償部４２によって動き補償さ
れたフレームと現フレームとの差分が減算器４１で得ら
れる。動き補償は、再生された前フレームに対して動き
ベクトルに基づいて行われる。

【００２２】画像圧縮回路５０は、基本的には静止画圧
縮手段とされ、ＤＣＴ５１、量子化部５２、可変長符号
化部５３、逆量子化部５４、逆ＤＣＴ５５、加算器５
６、フレームメモリ５７を含む。減算器４１の出力であ
る予測誤差が、後段のＤＣＴ５１により、空間座標デー
タから周波数データに変換され、この周波数データが、
後段の量子化部５２により量子化され、可変長符号化部
５３により可変長符号化される。上記量子化部５２の出
力データは、逆量子化部５４により逆量子化され、後段
の逆ＤＣＴ５５により空間座標データが再生される。再
生された空間座標データと上記動き補償部４２で動き補
償されたフレームとが加算器５６で加算されることによ
り、現フレームが再生され、それが後段のフレームメモ
リ５７に書込まれる。このフレームメモリ５７の記憶フ
レームは、前フレームとして次の動き補償に使用され
る。

【００２３】図３には、上記ＤＣＴ５１の構成例が示さ
れる。

【００２４】図３に示されるＤＣＴ５１は、画像処理用
ＬＳＩの一例とされ、特に制限されないが、第１ＤＣＴ
演算器１、ＲＡＭ部２、第２ＤＣＴ演算器３を含み、公
知の半導体集積回路製造技術により、単結晶シリコン基
板のような一つの半導体基板に形成される。

【００２５】上記第１ＤＣＴ演算器１は、入力データ
（予測誤差）について行方向にＤＣＴを施すもので、そ
の変換出力は、後段のＲＡＭ部２に書込まれる。ＲＡＭ
部２への入力データ（ＤＣＴ係数）は、Ｄｉｎ〔１５：
０〕で示される。これは、入力データが１５〜０で示さ
れる１６ビット構成であることを示している。

【００２６】ＲＡＭ部２の出力データＤｏｕｔ〔１５：
０〕は、後段の第２ＤＣＴ演算器３に入力され、ここ
で、列方向にＤＣＴが行われることにより、２次元離散
コサイン変換結果が得られ、それが、図２に示される量
子化部５２に伝達される。ＲＡＭ部２のアドレス制御や
リード・ライトの動作タイミング制御は制御部４によっ
て行われる。

【００２７】図１には上記ＲＡＭ部２及び制御部４の構
成例が示される。

【００２８】図１に示されるように、ＲＡＭ部２は、特
に制限されないが、６４Ｗ（ワード）×１５ｂｉｔ（ビ
ット）構成のＲＡＭ１３、このＲＡＭ１３の出力データ
を保持するためのラッチ１４を含み、制御部４は、画像
ブロックの行からデータ処理するためのアドレスを発生
する第１アドレス発生回路１０、画像ブロックの列から
データ処理するためのアドレスを発生する第２アドレス
発生回路１１、第１アドレス発生回路１０及び第２アド
レス発生回路１１の出力アドレスを選択するためのアド
レスセレクタ１２、及び各部の動作タイミング制御のた
めのタイミングコントローラ１５とを含む。

【００２９】第１アドレス発生回路１０は、画像ブロッ
クの行からデータ処理するためのアドレスを、図８
（ａ）に示される順序で発生する。つまり、１個の画像
ブロックのサイズに対応する６４個のアドレス順序は、
それを１６進数で表現すると、“００”，“０１”，
“０２”，“０３”，…，“３Ｆ”のようになる。第２
アドレス発生回路１１は、画像ブロックの列からデータ
処理するためのアドレスを、図８（ｂ）に示される順序
で発生する。つまり、１個の画像ブロックのサイズに対
応する６４個のアドレス順序は、それを１６進数で表現
すると、“００”，“０８”，“１０”，“１８”，
…，“３Ｆ”のようになる。

【００３０】タイミングコントローラ１５にはクロック
ＣＬＫｉｎｎ、スタート信号ＳＴＡＲＴが入力され、そ
れに基づいて各部の動作タイミング制御のための各種信
号が生成される。すなわち、クロックＣＬＫｉｎｎに同
期してクロックＣＬＫが生成され、クロックＣＬＫｉｎ
ｎとスタート信号ＳＴＡＲＴとからアドレスセレクト信
号ＡＳＥＬ、ライトイネーブル信号ＷＥ＊、及びアウト
プットイネーブル信号ＯＥ＊が生成される。

【００３１】クロックＣＬＫは第１アドレス発生回路１
０、第２アドレス発生回路１１に入力される。第１アド
レス発生回路１０、第２アドレス発生回路１１では、入
力されたクロックＣＬＫの計数動作により、それぞれア
ドレスＡ１〔５：０〕、Ａ２〔５：０〕を生成する。そ
して、タイミングコントローラ１５から出力されるアド
レスセレクト信号ＡＳＥＬによってアドレスセレクタ１
２の動作が制御される。例えば、アドレスセレクト信号
ＡＳＥＬがハイレベルの場合に、第１アドレス発生回路
１０の出力アドレスＡ２〔５：０〕が選択的にＲＡＭ１
３に供給される。それに対して、アドレスセレクト信号
ＡＳＥＬがローレベルの場合に、第２アドレス発生回路
１１の出力アドレスＡ２〔５：０〕が選択的にＲＡＭ１
３に供給される。タイミングコントローラ１５によって
ライトイネーブル信号ＷＥ＊がローレベルにアサートさ
れた場合にＲＡＭ１３は書込み状態とされ、タイミング
コントローラ１５によってライトイネーブル信号ＷＥ＊
がハイレベルにアサートされた場合にＲＡＭ１３は読出
し状態とされる。タイミングコントローラ１５によって
アウトプットイネーブル信号ＯＥ＊がローレベルにアサ
ートされた場合にＲＡＭ１３はデータ出力状態とされ
る。

【００３２】上記構成の動作を説明する。

【００３３】図３に示される第１ＤＣＴ演算器１による
ＤＣＴ演算が行われて、その出力データＤｉｎｎ、クロ
ック信号ＣＬＫｉｎｎ、及びスタート信号ＳＴＡＲＴ
が、図９に示されるタイミングでＲＡＭ部２に入力され
る。ＤＣＴ係数データＤｉｎｎ、クロック信号ＣＬＫｉ
ｎｎ、及びスタート信号ＳＴＡＲＴの入力と同時に、ア
ドレスセレクト信号ＡＳＥＬはハイレベルとなる。クロ
ックＣＬＫの入力により、第１アドレス発生回路１０、
及び第２アドレス発生回路１１から、それぞれ所定の順
序（図８（ａ），（ｂ）参照）でアドレスが発生される
が、アドレスセレクト信号ＡＳＥＬがハイレベルとなっ
ていることから、アドレスセレクタ１２によって第１ア
ドレス発生回路１０の出力アドレスＡ１〔５：０〕が選
択的にＲＡＭ１３に入力される。ライトイネーブル信号
ＷＥ＊は、スタート信号ＳＴＡＲＴがハイレベルとなっ
た後に、クロックＣＬＫｉｎｎのローレベルタイミング
でローレベルになる。また、アウトプットイネーブル信
号ＯＥ＊は、スタート信号ＳＴＡＲＴがハイレベルの期
間にローレベルとなり、スタート信号ＳＴＡＲＴがロー
レベルの期間にハイレベルとなる。

【００３４】図９〜図１２にはＲＡＭ部２、制御部４の
動作タイミングが示される。

【００３５】図９において、ａ点〜ｂ点の間にＲＡＭ１
３のアドレスＡ１〔５：０〕が確定され、ライトイネー
ブル信号ＷＥ＊はハイレベル、アウトプットイネーブル
信号ＯＥ＊はローレベルに設定されるので、ＲＡＭ１３
は、ａ点からアドレスアクセスタイム後にアドレスＡ１
〔５：０〕の００番地のデータが読出される。このと
き、００番地のアドレスへの書込みが行われていなかっ
たために、ＲＡＭ１３の出力データＲＡＭｏｕｔは不定
となる。ＲＡＭ１３の出力データＲＡＭｏｕｔは、クロ
ックＣＬＫの立上がりタイミングでラッチ１４ラッチさ
れてラッチ１４からの出力データＤｏｕｔとされる。上
記のようにＲＡＭ１３からの出力データＲＡＭｏｕｔが
不定の場合、ラッチ１４からの出力データＤｏｕｔも不
定とされる。

【００３６】ｂ点からｃ点の間において、ライトイネー
ブル信号ＷＥ＊がローレベルとなるので、第１ＤＣＴ演
算器１の出力データであるＤＣＴ係数Ｆ〔０．０〕がＲ
ＡＭ１４の番地００へ書込まれる。ＲＡＭ１４からの出
力データＲＡＭｏｕｔは、ライトイネーブル信号ＷＥ＊
がローレベルになってからデータホールド時間までホー
ルドされ、その後不定となる。

【００３７】次に、図９におけるｃ点から図１０におけ
るｄ点までの間、クロックＣＬＫｉｎｎに同期してデー
タＤｉｎｎとしてＤＣＴ係数Ｆ〔０．１〕，Ｆ〔０．
２〕，…，Ｆ〔７．７〕が入力され、ＲＡＭ１３に入力
されるアドレスは、図８（ａ）に示される順序で０１〜
３ＦまでクロックＣＬＫに同期して変化される。

【００３８】図９に示されるａ点から図１０に示される
ｄ点までの間に、１回目の画像ブロックについてのＤＣ
Ｔ係数Ｆ〔０．０〕〜Ｆ〔７．７〕が、図８（ａ）に示
されるアドレス順序（“００”，“０１”，“０２”，
“０３”，…，“３Ｆ”）に従ってＲＡＭ１３に書込ま
れる。この結果、図１０のｄ点でのＲＡＭアドレスとＤ
ＣＴ係数（Ｄｉｎｎ）との関係は、図１３に示されるよ
うになる。

【００３９】図１０におけるｄ点から２回目の（次の）
画像ブロックとなる。ｄ点では、スタート信号ＳＴＡＲ
Ｔがハイレベルになってから１回目の画像ブロックにつ
いての６４個のＤＣＴ係数の入力が終了されているため
にアドレスセレクト信号ＡＳＥＬがローレベルとなり、
アドレスセレクタ１２により第２アドレス発生回路１１
の出力アドレスＡ２〔５：０〕が選択されてＲＡＭ１３
に供給される。

【００４０】ｄ点からｅ点では、ライトイネーブル信号
ＷＥ＊がハイレベル、アウトプットイネーブル信号ＯＥ
＊がローレベルとされるので、ＲＡＭ１３のアドレスＡ

〔００〕に記憶されている１回目の画像ブロックのＤＣ
Ｔ係数Ｆ〔０．０〕が、アドレスアクセスタイム後にＲ
ＡＭｏｕｔとしてＲＡＭ１３から出力される。出力デー
タＲＡＭｏｕｔは、ラッチ１４によってクロックＣＬＫ
の立上がりタイミングに同期してラッチされてＤｏｕｔ
として出力される。この出力データＤｏｕｔは、第２Ｄ
ＣＴ演算器３に伝達される。

【００４１】そして、ｅ点からｆ点間は、ライトイネー
ブル信号ＷＥ＊がローレベルとなるため、アドレスＡ

〔００〕には、そのときのＤｉｎｎの値である、２回目
の画像ブロックについてのＤＣＴ係数Ｆ〔０．０〕が書
込まれる。つまり、アドレスＡ

〔００〕にて１回目の画
像ブロックのＤＣＴ係数Ｆ〔０．０〕が読出された直後
に、それと同一のアドレスにて２回目の画像ブロックに
ついてのＤＣＴ係数Ｆ〔０．０〕が書込まれる。

【００４２】次に、ｆ点からｇ点では、ライトイネーブ
ル信号ＷＥ＊がハイレベルとされて、アドレスＡ〔０
８〕に記憶されている１回目の画像ブロックについての
ＤＣＴ係数Ｆ〔１．０〕が、アドレスアクセスタイム後
にＲＡＭｏｕｔとしてＲＡＭ１３から出力される。出力
データＲＡＭｏｕｔは、ラッチ１４によってクロックＣ
ＬＫの立上がりタイミングに同期してラッチされて、第
２ＤＣＴ演算器３に伝達される。

【００４３】ｇ点からｈ点間は、ライトイネーブル信号
ＷＥ＊がローレベルにアサートされるため、アドレスＡ
〔０８〕に、そのときのＤｉｎｎの値である、２回目の
画像ブロックについてのＤＣＴ係数Ｆ〔０．１〕が書込
まれる。

【００４４】このように、図１０におけるｄ点から図１
１におけるｉ点までは、図８（ｂ）に示される順序で発
生されたアドレスに従ってＲＡＭ１３に書込まれたＤＣ
Ｔ係数が、図７（ｂ）に示される第２ＤＣＴ演算器への
入力順序に従って読出され、第１ＤＣＴ演算器１から新
たに出力される２回目の画像ブロックについてのＤＣＴ
係数（Ｄｉｎｎ）がＲＡＭ１３に書込まれる。この結
果、図１１におけるｉ点のＲＡＭアドレスとデータＤｉ
ｎｎ（ＤＣＴ係数）との関係は、図１４に示されるよう
になる。つまり、ＲＡＭアドレス“００”，“０８”，
“１０”，“１８”，…，“３Ｆ”の順位、２回目の画
像ブロックについてのＤＣＴ係数Ｆ〔０．０〕，Ｆ
〔０．１〕，Ｆ〔０．２〕，…，Ｆ〔７．７〕が書込ま
れる。

【００４５】図１１におけるｉ点から図１２におけるｊ
点までは、３回目の画像ブロックについてのＤＣＴ係数
が入力される。図１１におけるｉ点でアドレスセレクト
信号ＡＳＥＬがハイレベルになり、第１アドレス発生回
路１０のアドレスＡ１〔５：０〕がアドレスセレクタ１
２により選択的にＲＡＭ１３に伝達される。この場合図
８（ａ）に示されるアドレス発生順序とされ、このアド
レスＡ１〔５：０〕でのデータ読出し後に、そのときの
Ｄｉｎｎである３回目の画像ブロックについてのＤＣＴ
係数が、同一アドレスにてＲＡＭ１３に書込まれる。Ｒ
ＡＭ１３から読出されてラッチ１４から出力されるデー
タＤｏｕｔは、２回目の画像ブロックについてのＤＣＴ
係数を、図７（ｂ）に示される第２ＤＣＴ演算器入力順
序となるように並べかえたものとされる。また、図１２
におけるｊ点、つまり３回目の画像ブロックについての
ＤＣＴ係数を書き終えたＲＡＭ１３のアドレスＤＣＴ係
数との対応は、図１３に示されるようになる。これは、
上記した１回目の画像ブロックの場合と同じになる。

【００４６】上記実施例によれば、以下の作用効果を得
ることができる。

【００４７】（１）ＲＡＭ１３へ送られるアドレスの順
序を、画像ブロック毎に図８（ａ）に示される順序と、
同図（ｂ）に示される順序とに切換え、図８（ｂ）の順
序にて書かれたＤＣＴ係数を同図（ａ）の順序で読出
し、その読出しアドレスと同一アドレスにて書かれたＤ
ＣＴ係数を同図（ｂ）の順序で読出すように、ＲＡＭ１
３の動作を制御することにより、図７（ａ）に示される
順序で入力されるＤＣＴ係数を、同図（ｂ）に示される
順序でＲＡＭ１３から出力することができる。そして、
第１ＤＣＴ演算器１から複数の画像ブロックについての
ＤＣＴ係数が連続してＲＡＭ部２に入力されるにもかか
わらず、一つの画像ブロックについてのＤＣＴ係数の記
憶容量を有するＲＡＭ１３によって、２次元離散コサイ
ン変換のためのＤＣＴ係数並べ替えを行って、それを後
段の第２ＤＣＴ演算器３に伝達することができる。この
ため、図１４に示されるように、それぞれ画像ブロック
一つ分のＤＣＴ係数の記憶容量を有するＲＡＭを２面
（２５，２６）設ける場合に比べて、ＲＡＭ１面分のチ
ップ占有面積の縮小が可能となる。すなわち、図１５に
示される構成では、それぞれ６４Ｗ（ワード）×１５ｂ
ｉｔ（ビット）の記憶容量を有する第１ＲＡＭ２５、第
２ＲＡＭ２６が必要とされたが、上記実施例では、６４
Ｗ（ワード）×１５ｂｉｔ（ビット）の記憶容量を有す
るＲＡＭ１３によって、上記第１ＲＡＭ２５、第２ＲＡ
Ｍ２６の機能を実現することができるので、ＲＡＭ部２
において必要とされるＲＡＭの記憶容量は、図１５に示
される場合の１／２で足り、ＤＣＴのチップ占有面積の
低減を図ることができる。

【００４８】（２）ＲＡＭ１３を行からデータ処理する
ためのアドレスを順次発生する第１アドレス発生回路１
０と、ＲＡＭ１３を列からデータ処理するためのアドレ
スを順次発生する第２アドレス発生回路１１と、それら
のアドレス出力を選択的にＲＡＭ１３に伝達するための
アドレスセレクタ１２とを設けることにより、上記
（１）の作用効果を有するＤＣＴを容易に得ることがで
きる。

【００４９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５０】例えば、上記実施例では、離散コサイン変
換対象とされる画像ブロックを８行×８列（６４画素）
として説明したが、それに限定されるものではなく、８
行×８列以外のサイズの画像ブロックについての離散コ
サイン変換が可能である。また、ＤＣＴをコアとして、
図２に示される量子化部５２や可変長符号化部５３など
を含めて１個のＬＳＩを形成するようにしても良い。

【００５１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるテレビ
電話における画像圧縮系に適用した場合について説明し
たが、本発明はそれに限定されるものではなく、ＭＰＥ
Ｇ（カラー動画）処理用ＬＳＩ、ＪＰＥＧ（カラー静止
画）処理用ＬＳＩなど、画像処理用ＬＳＩに広く適用す
ることができる。

【００５２】本発明は、少なくとも画像処理を行うこと
を条件に適用することができる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５４】すなわち、離散コサイン変換対象画像につ
いて１次元目の離散コサイン変換を行った後に２次元目
の離散コサイン変換を行う場合の第１離散コサイン変換
結果の並べ替えを、ＲＡＭ１面で行うことができるの
で、同並べ替えをＲＡＭ２面で行う場合に比べてＤＣＴ
のチップ占有面積の縮小を図ることができる。このた
め、ＬＳＩサイズの縮小を図ることができる。また、Ｄ
ＣＴのチップ占有面積の縮小により、ＤＣＴをコアとし
て、より多くの機能ブロックをＬＳＩの同一半導体基板
に形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるテレビ電話における画
像圧縮系のＤＣＴに含まれるＲＡＭ部の構成例ブロック
図である。

【図２】上記テレビ電話における画像圧縮系の構成例ブ
ロック図である。

【図３】上記ＤＣＴの構成例ブロック図である。

【図４】本実施例においてＤＣＴ演算の対象とされる画
像ブロックの説明図である。

【図５】本実施例において１回目のＤＣＴ演算時の画像
ブロックのブロック分けの説明図でる。

【図６】本実施例において２回目のＤＣＴ演算時の画像
ブロックのブロック分けについての説明図でる。

【図７】上記ＤＣＴにおけるＲＡＭ部の入出力データの
順番の説明図である。

【図８】上記ＤＣＴにおけるＲＡＭアドレスの発生順序
の説明図である。

【図９】本実施例の動作説明のためのタイミング図であ
る。

【図１０】本実施例の動作説明のためのタイミング図で
ある。

【図１１】本実施例の動作説明のためのタイミング図で
ある。

【図１２】本実施例の動作説明のためのタイミング図で
ある。

【図１３】本実施例においてＲＡＭに書込まれたＤＣＴ
係数とアドレスとの関係説明図である。

【図１４】本実施例においてＲＡＭに書込まれたＤＣＴ
係数とアドレスとの関係説明図である。

【図１５】本実施例におけるＲＡＭ部との比較対象とさ
れるＲＡＭ部のブロック図である。

【符号の説明】

１第１ＤＣＴ演算器２ＲＡＭ部３第２ＤＣＴ演算器４制御部１０第１アドレス発生回路１１第２アドレス発生回路１２アドレスセレクタ１３ＲＡＭ１４ラッチ１５タイミングコントローラ３０動き検出回路３１フレームメモリ３２動き検出部４０動き補償回路４１減算器４２動き補償部５０画像圧縮回路５１ＤＣＴ５２量子化部５３可変長符号化部５４逆量子化部５５逆ＤＣＴ５６加算器５７フレームメモリ６０画像圧縮系

Claims

【特許請求の範囲】

【請求項１】入力画像について１次元目の離散コサイ
ン変換処理を施す第１離散コサイン変換器と、上記第１
離散コサイン変換器による変換結果を記憶可能な記憶手
段と、上記記憶手段の記憶情報について２次元目の離散
コサイン変換処理を施す第２離散コサイン変換器とを含
む離散コサイン変換装置において、上記記憶手段の記憶情報を読出した後にその読出しアド
レスと同一のアドレスにて、上記第１離散コサイン変換
器による次の入力画像についての変換結果を上記記憶手
段に書込むためのタイミングコントローラを含むことを
特徴とする離散コサイン変換装置。
【請求項２】入力画像について１次元目の離散コサイ
ン変換処理を施す第１離散コサイン変換器と、上記第１
離散コサイン変換器による変換結果を記憶可能な記憶手
段と、上記記憶手段の記憶情報について２次元目の離散
コサイン変換処理を施す第２離散コサイン変換器とを含
む離散コサイン変換装置において、上記記憶手段のアドレスを第１アドレス順序で順次発生
するための第１アドレス発生回路と、上記記憶手段のアドレスを第２アドレス順序で順次発生
するための第２アドレス発生回路と、上記第１アドレス発生回路の出力アドレスと、上記第２
アドレス発生回路の出力アドレスとを入力画像毎に交互
に上記記憶手段に伝達するためのアドレスセレクタと、上記記憶手段の記憶情報を読出した後にその読出しアド
レスと同一のアドレスにて、上記第１離散コサイン変換
器による次の入力画像についての変換結果を上記記憶手
段に書込むためのタイミングコントローラと、を含むことを特徴とする離散コサイン変換装置。
【請求項３】請求項１又は２記載の離散コサイン変換
装置を含んで一つの半導体基板に形成された画像処理用
ＬＳＩ。