JPH09121129A - 高インピーダンス電位設定回路と電子回路 - Google Patents
高インピーダンス電位設定回路と電子回路Info
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- JPH09121129A JPH09121129A JP29888995A JP29888995A JPH09121129A JP H09121129 A JPH09121129 A JP H09121129A JP 29888995 A JP29888995 A JP 29888995A JP 29888995 A JP29888995 A JP 29888995A JP H09121129 A JPH09121129 A JP H09121129A
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Abstract
(57)【要約】
【課題】 バイアス電位の出力点を高インピーダンスと
なるようにする。 【解決手段】 エミッタ接地とされるトランジスタ（Ｑ
1 、Ｑ4 ）とベース接地とされるトランジスタ（Ｑ2 、
Ｑ3 ）と電流源（Ｉ2 、Ｉ4 ）からなる一対の電圧帰還
回路（２、３）と、抵抗（Ｒ1 、Ｒ1 ）からなる中点電
位検出回路と、基準電圧源（Ｖ1 ）によって構成し、バ
イアス電位の出力点（ａ，ｂ）をトランジスタ（Ｑ1 、
Ｑ4 ）のベース、及びトランジスタ（Ｑ2 、Ｑ3 ）のコ
レクタと接続して高インピーダンスとなるようにした。
なるようにする。 【解決手段】 エミッタ接地とされるトランジスタ（Ｑ
1 、Ｑ4 ）とベース接地とされるトランジスタ（Ｑ2 、
Ｑ3 ）と電流源（Ｉ2 、Ｉ4 ）からなる一対の電圧帰還
回路（２、３）と、抵抗（Ｒ1 、Ｒ1 ）からなる中点電
位検出回路と、基準電圧源（Ｖ1 ）によって構成し、バ
イアス電位の出力点（ａ，ｂ）をトランジスタ（Ｑ1 、
Ｑ4 ）のベース、及びトランジスタ（Ｑ2 、Ｑ3 ）のコ
レクタと接続して高インピーダンスとなるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、高インピーダンス
電位設定回路に関わり、特にフィルタ回路、ゲイン制御
アンプ回路等の電子回路に用いて好適なものである。
電位設定回路に関わり、特にフィルタ回路、ゲイン制御
アンプ回路等の電子回路に用いて好適なものである。
【０００２】
【従来の技術】図１９に従来の電位設定回路の一例を示
す。この図において、破線で示した従来の電位設定回路
４１は、直流電圧源Ｖ11と抵抗Ｒ31が直列に接続されて
おり、出力点ａから所定の直流バイアス電位を出力する
ようになされている。
す。この図において、破線で示した従来の電位設定回路
４１は、直流電圧源Ｖ11と抵抗Ｒ31が直列に接続されて
おり、出力点ａから所定の直流バイアス電位を出力する
ようになされている。
【０００３】以下、上記した電位設定回路が必要とされ
る場合の各種の電子回路について説明する。図２０は上
記したような従来の電位設定回路４１を用いて積分器回
路を構成した場合の一例を示したものであり、この図に
示す積分器は、破線で示した電位設定回路４１、及び電
圧電流変換器１１で構成されている。電位設定回路４１
は、直流電圧源Ｖ11及び抵抗Ｒ31、Ｒ31で構成され、出
力点ａ及び出力点ｂから電圧電流変換器１１に所定の直
流バイアス電位を出力している。電圧電流変換器１１
は、トランジスタＱ5 、Ｑ6 、抵抗Ｒ2 、コンデンサＣ
1、及び電流源Ｉ21、Ｉ22、Ｉ5 、Ｉ6 で構成されてお
り、差動信号源から入力される差動信号Ｖinをトランジ
スタＱ5 、Ｑ6 及びこのトランジスタのエミッタ間に設
けられている抵抗Ｒ2 で電流i1に変換して出力するよう
になされている。なお、差動信号Ｖinは直流電圧源Ｖ10
でバイアスされている。
る場合の各種の電子回路について説明する。図２０は上
記したような従来の電位設定回路４１を用いて積分器回
路を構成した場合の一例を示したものであり、この図に
示す積分器は、破線で示した電位設定回路４１、及び電
圧電流変換器１１で構成されている。電位設定回路４１
は、直流電圧源Ｖ11及び抵抗Ｒ31、Ｒ31で構成され、出
力点ａ及び出力点ｂから電圧電流変換器１１に所定の直
流バイアス電位を出力している。電圧電流変換器１１
は、トランジスタＱ5 、Ｑ6 、抵抗Ｒ2 、コンデンサＣ
1、及び電流源Ｉ21、Ｉ22、Ｉ5 、Ｉ6 で構成されてお
り、差動信号源から入力される差動信号Ｖinをトランジ
スタＱ5 、Ｑ6 及びこのトランジスタのエミッタ間に設
けられている抵抗Ｒ2 で電流i1に変換して出力するよう
になされている。なお、差動信号Ｖinは直流電圧源Ｖ10
でバイアスされている。
【０００４】この場合、コンデンサＣ1 には電流源
Ｉ21、Ｉ22より、それぞれ電流Ｉ＋il、電流Ｉ−ilの電
流が供給され、この電流の差分、つまり電流i1が差動信
号Ｖinに対応して変化することにより出力電圧Ｖｏが発
生することになる。この出力電圧Ｖｏは、
Ｉ21、Ｉ22より、それぞれ電流Ｉ＋il、電流Ｉ−ilの電
流が供給され、この電流の差分、つまり電流i1が差動信
号Ｖinに対応して変化することにより出力電圧Ｖｏが発
生することになる。この出力電圧Ｖｏは、
【数１】 と示すことができ、すなわちバイアス電圧Ｖ11が重畳さ
れた１次遅れの積分回路となる。
れた１次遅れの積分回路となる。
【０００５】次に、図２１は従来の帯域通過フィルタ回
路の構成例を示したものであり、この図に示す帯域通過
フィルタ回路（以下、「ＢＰＦ回路」という）は、抵抗
Ｒb、Ｒb 、コンデンサＣb 、及びインダクタンスＬb
で構成されている。このようなＢＰＦ回路は、差動信号
源から供給される差動信号Ｖinを抵抗Ｒb、Ｒb を介し
て、コンデンサＣb 、及びインダクタンスＬb に伝達
し、コンデンサＣb の両端から出力電圧ＶＢを得るよう
になされており、この時の出力電圧ＶＢは、
路の構成例を示したものであり、この図に示す帯域通過
フィルタ回路（以下、「ＢＰＦ回路」という）は、抵抗
Ｒb、Ｒb 、コンデンサＣb 、及びインダクタンスＬb
で構成されている。このようなＢＰＦ回路は、差動信号
源から供給される差動信号Ｖinを抵抗Ｒb、Ｒb を介し
て、コンデンサＣb 、及びインダクタンスＬb に伝達
し、コンデンサＣb の両端から出力電圧ＶＢを得るよう
になされており、この時の出力電圧ＶＢは、
【数２】 と示すことができる。すなわち、コンデンサＣb 、イン
ダクタンスＬb の並列共振周波数が通過帯域の中心周波
数となる。
ダクタンスＬb の並列共振周波数が通過帯域の中心周波
数となる。
【０００６】また、図２２は従来の帯域遮断フィルタ回
路の構成例を示したものであり、この図に示す帯域遮断
フィルタ回路（以下、「ＴＲＡＰ回路」という）は、抵
抗Ｒt 、Ｒt 、コンデンサＣt ／２、Ｃt ／２及びイン
ダクタンス２Ｌで構成されている。このようなＴＲＡＰ
回路は、差動信号源Ｖinの両端に抵抗Ｒt とコンデンサ
Ｃt ／２が直列に接続され、さらにインダクタンス２Ｌ
が接続されており、差動信号源から入力される差動信号
Ｖinを直列抵抗Ｒt 、Ｒt を介して、コンデンサＣt ／
２、Ｃt ／２及びインダクタンス２Ｌに伝達し、抵抗Ｒ
t とコンデンサＣt／２の接続点からＴＲＡＰ回路の出
力電圧ＶＴを得るようにしている。この時の出力電圧Ｖ
Ｔは、
路の構成例を示したものであり、この図に示す帯域遮断
フィルタ回路（以下、「ＴＲＡＰ回路」という）は、抵
抗Ｒt 、Ｒt 、コンデンサＣt ／２、Ｃt ／２及びイン
ダクタンス２Ｌで構成されている。このようなＴＲＡＰ
回路は、差動信号源Ｖinの両端に抵抗Ｒt とコンデンサ
Ｃt ／２が直列に接続され、さらにインダクタンス２Ｌ
が接続されており、差動信号源から入力される差動信号
Ｖinを直列抵抗Ｒt 、Ｒt を介して、コンデンサＣt ／
２、Ｃt ／２及びインダクタンス２Ｌに伝達し、抵抗Ｒ
t とコンデンサＣt／２の接続点からＴＲＡＰ回路の出
力電圧ＶＴを得るようにしている。この時の出力電圧Ｖ
Ｔは、
【数３】 と示すことができる。
【０００７】次に、図２３は従来のゲイン制御アンプ回
路の一例を示したものであり、この図に示すゲイン制御
アンプ回路は、破線で示した電圧電流変換回路１１及び
フルバランス回路２１で構成されている。鎖線で示した
電圧電流変換回路１１は、上述したように差動信号源か
ら入力される差動信号ＶinをトランジスタＱ5 、Ｑ6 及
びこのトランジスタのエミッタ間に設けられている抵抗
Ｒ2 で電流に変換して出力している。
路の一例を示したものであり、この図に示すゲイン制御
アンプ回路は、破線で示した電圧電流変換回路１１及び
フルバランス回路２１で構成されている。鎖線で示した
電圧電流変換回路１１は、上述したように差動信号源か
ら入力される差動信号ＶinをトランジスタＱ5 、Ｑ6 及
びこのトランジスタのエミッタ間に設けられている抵抗
Ｒ2 で電流に変換して出力している。
【０００８】フルバランス回路２１はトランジスタＱ9
〜Ｑ12からなるブリッジ回路で構成されていると共に、
トランジスタＱ9 、Ｑ10のエミッタが電圧電流変換回路
１１のトランジスタＱ5 のコレクタと接続され、、トラ
ンジスタＱ11、Ｑ12のエミッタが電圧電流変換回路１１
のトランジスタＱ6 のコレクタと接続されている。この
場合、電圧電流変換回路１１において差動信号Ｖinから
変換された電流i1は、フルバランス回路２１に接続され
ている直流電圧源Ｖ3 と可変電圧源Ｖｃの比で分流さ
れ、この分流された電流が負荷抵抗Ｒ33、Ｒ33を流れる
ことで出力電圧Ｖｏを得るようにしている。この時、フ
ルバランス回路２１の分流係数をＫとすると、出力電圧
Ｖｏは、
〜Ｑ12からなるブリッジ回路で構成されていると共に、
トランジスタＱ9 、Ｑ10のエミッタが電圧電流変換回路
１１のトランジスタＱ5 のコレクタと接続され、、トラ
ンジスタＱ11、Ｑ12のエミッタが電圧電流変換回路１１
のトランジスタＱ6 のコレクタと接続されている。この
場合、電圧電流変換回路１１において差動信号Ｖinから
変換された電流i1は、フルバランス回路２１に接続され
ている直流電圧源Ｖ3 と可変電圧源Ｖｃの比で分流さ
れ、この分流された電流が負荷抵抗Ｒ33、Ｒ33を流れる
ことで出力電圧Ｖｏを得るようにしている。この時、フ
ルバランス回路２１の分流係数をＫとすると、出力電圧
Ｖｏは、
【数４】 と示すことができる。
【０００９】次に、図２４は上記した各種の回路を組み
合わせて構成される従来の電圧制御発振器の構成例を示
したものであり、この図に示す電圧制御発振器は、増幅
器１５１と破線で示した共振回路１５２によって構成さ
れ、増幅器１５１の入出力間に共振回路１５２を接続し
て、共振回路１５２から出力される信号の一部を増幅器
１５１を介して正帰還させている。
合わせて構成される従来の電圧制御発振器の構成例を示
したものであり、この図に示す電圧制御発振器は、増幅
器１５１と破線で示した共振回路１５２によって構成さ
れ、増幅器１５１の入出力間に共振回路１５２を接続し
て、共振回路１５２から出力される信号の一部を増幅器
１５１を介して正帰還させている。
【００１０】共振回路１５２は、インダクタンスＬ41、
コンデンサＣ41及びバリキャップダイオードＣｖによっ
て並列共振回路が構成されており、例えば可変電圧源Ｖ
ｃから印加される制御電圧をＶｃとし、この時のバリキ
ャップダイオードＣｖの容量値をＣｖとすると、発振周
波数ｆｏは、
コンデンサＣ41及びバリキャップダイオードＣｖによっ
て並列共振回路が構成されており、例えば可変電圧源Ｖ
ｃから印加される制御電圧をＶｃとし、この時のバリキ
ャップダイオードＣｖの容量値をＣｖとすると、発振周
波数ｆｏは、
【数５】 と示すことができる。
【００１１】なお、共振回路１５２に設けられているコ
ンデンサＣ42は、直流カット用コンデンサであり、コン
デンサＣ41及びバリキャップダイオードＣｖに対して十
分大きい容量とする。またコイルＬ42は、交流カット用
インダクタンスであり、インダクタンスＬ41に対して十
分大きいインダクタンスとする。つまり、これらコンデ
ンサＣ42及びコイルＬ42の値は発振回路１５２の共振周
波数に影響を与えないように設定されている。
ンデンサＣ42は、直流カット用コンデンサであり、コン
デンサＣ41及びバリキャップダイオードＣｖに対して十
分大きい容量とする。またコイルＬ42は、交流カット用
インダクタンスであり、インダクタンスＬ41に対して十
分大きいインダクタンスとする。つまり、これらコンデ
ンサＣ42及びコイルＬ42の値は発振回路１５２の共振周
波数に影響を与えないように設定されている。
【００１２】図２５は、従来のＡＭ同期検波回路のブロ
ック図の一例を示したものであり、この図に示すＡＭ同
期検波回路は、掛け算器１５３ａ、１５３ｂ、９０°移
相器１５４、電圧制御発振器１５５、及びローパスフィ
ルタ回路（以下、「ＬＰＦ回路」という）１５６によっ
て構成されている。また、鎖線で囲った掛け算器１５３
ｂ、電圧制御発振器１５５及びＬＰＦ回路１５６はＰＬ
Ｌループ（Phase-Locked Loop ）回路１５７を構成して
いる。
ック図の一例を示したものであり、この図に示すＡＭ同
期検波回路は、掛け算器１５３ａ、１５３ｂ、９０°移
相器１５４、電圧制御発振器１５５、及びローパスフィ
ルタ回路（以下、「ＬＰＦ回路」という）１５６によっ
て構成されている。また、鎖線で囲った掛け算器１５３
ｂ、電圧制御発振器１５５及びＬＰＦ回路１５６はＰＬ
Ｌループ（Phase-Locked Loop ）回路１５７を構成して
いる。
【００１３】掛け算器１５３ｂは、ＡＭ変調波信号と電
圧制御発振器１５５の出力信号が入力されており、この
ＡＭ変調波信号と電圧制御発振器１５５の出力信号との
位相差に応じた制御信号Ｖｃを出力し、ＬＰＦ回路１５
６は制御電圧Ｖｃから高調波成分を除去して電圧制御発
振器１５５に供給している。
圧制御発振器１５５の出力信号が入力されており、この
ＡＭ変調波信号と電圧制御発振器１５５の出力信号との
位相差に応じた制御信号Ｖｃを出力し、ＬＰＦ回路１５
６は制御電圧Ｖｃから高調波成分を除去して電圧制御発
振器１５５に供給している。
【００１４】電圧制御発振器１５５は、例えば図２４に
示した増幅器１５１及び共振回路１５２で構成されてお
り、掛け算器１５３ｂからＬＰＦ回路１５６を介して制
御電圧Ｖｃが供給されることで、入力されるＡＭ変調波
信号と同一の周波数で位相が９０°異なった出力信号を
掛け算器１５３ｂ及び９０°移相器１５４に出力するよ
うになされている。
示した増幅器１５１及び共振回路１５２で構成されてお
り、掛け算器１５３ｂからＬＰＦ回路１５６を介して制
御電圧Ｖｃが供給されることで、入力されるＡＭ変調波
信号と同一の周波数で位相が９０°異なった出力信号を
掛け算器１５３ｂ及び９０°移相器１５４に出力するよ
うになされている。
【００１５】つまり、破線で示したＰＬＬループ回路１
５７は電圧制御発振器１５５から出力される信号の一部
を掛け算器１５３ｂ及びＬＰＦ回路１５６を介して再び
電圧制御発振器１５５に帰還して、電圧制御発振器１５
５の周波数が常に入力されるＡＭ変調波信号のキャリア
周波数と一致するように制御している。
５７は電圧制御発振器１５５から出力される信号の一部
を掛け算器１５３ｂ及びＬＰＦ回路１５６を介して再び
電圧制御発振器１５５に帰還して、電圧制御発振器１５
５の周波数が常に入力されるＡＭ変調波信号のキャリア
周波数と一致するように制御している。
【００１６】９０°移相器１５４は電圧制御発振器１５
５から出力される位相が９０°異なった信号を、入力さ
れるＡＭ変調波信号と同位相（位相差０°）の信号に変
換して掛け算器１５３ａに出力し、掛け算器１５３ａは
この信号と入力されるＡＭ変調波信号を掛け合わせてＡ
Ｍ検波信号を出力するようになされている。
５から出力される位相が９０°異なった信号を、入力さ
れるＡＭ変調波信号と同位相（位相差０°）の信号に変
換して掛け算器１５３ａに出力し、掛け算器１５３ａは
この信号と入力されるＡＭ変調波信号を掛け合わせてＡ
Ｍ検波信号を出力するようになされている。
【００１７】図２６は従来のＱＰＳＫ復調回路のブロッ
ク図の一例を示したものであり、この図に示すＱＰＳＫ
復調回路は、掛け算器１６１ａ、１６１ｂ、１６１ｃ、
＋４５°移相器１６２、−４５°移相器１６３、ＬＰＦ
回路１６４及び電圧制御発振器１５５で構成されてお
り、破線で囲った掛け算器１６１ｃ、ＬＰＦ回路１６４
及び電圧制御発振器１５５はＰＬＬループ回路１５７を
構成している。
ク図の一例を示したものであり、この図に示すＱＰＳＫ
復調回路は、掛け算器１６１ａ、１６１ｂ、１６１ｃ、
＋４５°移相器１６２、−４５°移相器１６３、ＬＰＦ
回路１６４及び電圧制御発振器１５５で構成されてお
り、破線で囲った掛け算器１６１ｃ、ＬＰＦ回路１６４
及び電圧制御発振器１５５はＰＬＬループ回路１５７を
構成している。
【００１８】このＰＬＬループ回路１５７を構成してい
る掛け算器１６１ｃには、ＱＰＳＫ変調波信号と電圧制
御発振器１５５の出力信号が入力されており、このＱＰ
ＳＫ変調波信号と電圧制御発振器１５５の出力信号との
位相差に応じた制御信号Ｖｃを出力している。ＬＰＦ回
路１５６は掛け算器１５５ｂから出力される制御電圧Ｖ
ｃから高調波成分を除去して電圧制御発振器１５５に供
給し、電圧制御発振器１５５からは、入力されるＱＰＳ
Ｋ変調波信号と同一周波数で位相が９０°異なった信号
が、＋４５°移相器１６２及び−４５°移相器１６３に
出力されることになる。
る掛け算器１６１ｃには、ＱＰＳＫ変調波信号と電圧制
御発振器１５５の出力信号が入力されており、このＱＰ
ＳＫ変調波信号と電圧制御発振器１５５の出力信号との
位相差に応じた制御信号Ｖｃを出力している。ＬＰＦ回
路１５６は掛け算器１５５ｂから出力される制御電圧Ｖ
ｃから高調波成分を除去して電圧制御発振器１５５に供
給し、電圧制御発振器１５５からは、入力されるＱＰＳ
Ｋ変調波信号と同一周波数で位相が９０°異なった信号
が、＋４５°移相器１６２及び−４５°移相器１６３に
出力されることになる。
【００１９】＋４５°移相器１６２は、電圧制御発振器
１５５から出力される信号をＱＰＳＫ変調波信号と４５
゜の位相差となるように移相して出力し、また−４５゜
移相器１６３は、電圧制御発振器１５５から出力される
信号をＱＰＳＫ変調波信号と１３５゜の位相差となるよ
うに移相して出力するようになされている。
１５５から出力される信号をＱＰＳＫ変調波信号と４５
゜の位相差となるように移相して出力し、また−４５゜
移相器１６３は、電圧制御発振器１５５から出力される
信号をＱＰＳＫ変調波信号と１３５゜の位相差となるよ
うに移相して出力するようになされている。
【００２０】よって、掛け算器１６１ａでは、入力され
るＱＰＳＫ変調波信号と、このＱＰＳＫ変調波信号と位
相が１３５°異なった信号が掛け合わされてＩ信号が出
力される。一方、掛け算器１６１ｂでは、入力されるＱ
ＰＳＫ変調波信号と、このＱＰＳＫ変調波信号と位相が
４５°異なった出力信号が掛け合わされてＱ信号が出力
することになる。
るＱＰＳＫ変調波信号と、このＱＰＳＫ変調波信号と位
相が１３５°異なった信号が掛け合わされてＩ信号が出
力される。一方、掛け算器１６１ｂでは、入力されるＱ
ＰＳＫ変調波信号と、このＱＰＳＫ変調波信号と位相が
４５°異なった出力信号が掛け合わされてＱ信号が出力
することになる。
【００２１】図２７は、従来のＦＭ検波回路のブロック
図の一例を示したものであり、この図に示すＦＭ検波回
路は、９０°移相器１７１、位相弁別器１７２、及びＢ
ＰＦ回路１７３によってクゥオドレイチャー方式のＦＭ
検波回路を構成している。この図において、９０°移相
器１７１及びＢＰＦ回路１７３には、ＦＭ変調波信号が
入力されているため、９０°移相器１７１からはＦＭ変
調波信号と同一周波数で位相が９０°異なった信号が出
力される。またＢＰＦ回路１７３からは、ＦＭ変調波信
号の中心周波数ｆｏを基準にして周波数の高低により移
相量が０°を中心に上下したＦＭ変調信号を出力される
ようになされている。従って、位相弁別器１７２では、
９０°移相されたＦＭ変調波信号と、周波数の高低によ
り移相量が０°が上下したＦＭ変調波信号が掛け合わさ
れて検波信号が出力されることになる。
図の一例を示したものであり、この図に示すＦＭ検波回
路は、９０°移相器１７１、位相弁別器１７２、及びＢ
ＰＦ回路１７３によってクゥオドレイチャー方式のＦＭ
検波回路を構成している。この図において、９０°移相
器１７１及びＢＰＦ回路１７３には、ＦＭ変調波信号が
入力されているため、９０°移相器１７１からはＦＭ変
調波信号と同一周波数で位相が９０°異なった信号が出
力される。またＢＰＦ回路１７３からは、ＦＭ変調波信
号の中心周波数ｆｏを基準にして周波数の高低により移
相量が０°を中心に上下したＦＭ変調信号を出力される
ようになされている。従って、位相弁別器１７２では、
９０°移相されたＦＭ変調波信号と、周波数の高低によ
り移相量が０°が上下したＦＭ変調波信号が掛け合わさ
れて検波信号が出力されることになる。
【００２２】
【発明が解決しようとする課題】ところで、図１９に示
したような従来の電位設定回路４１では、単に直流電圧
源Ｖ11に抵抗Ｒ31が直列に接続されているため、この抵
抗Ｒ31のインピーダンスが電圧出力点ａに接続される各
種の機能回路の動作に影響を与えることになる。例えば
電位設定回路４１をフィルター回路等に用いた場合は、
フィルタ回路のカットオフ周波数にズレを生じたり、Ｑ
特性が変化するなどの問題が発生し、高い精度が要求さ
れる回路に用いることができなかった。
したような従来の電位設定回路４１では、単に直流電圧
源Ｖ11に抵抗Ｒ31が直列に接続されているため、この抵
抗Ｒ31のインピーダンスが電圧出力点ａに接続される各
種の機能回路の動作に影響を与えることになる。例えば
電位設定回路４１をフィルター回路等に用いた場合は、
フィルタ回路のカットオフ周波数にズレを生じたり、Ｑ
特性が変化するなどの問題が発生し、高い精度が要求さ
れる回路に用いることができなかった。
【００２３】例えば図２０に示すような積分器回路を電
位設定回路４１を用いて構成した場合は、（数１）に示
すように分母に定数項が生じることになり、完全な９０
°移相特性を実現することができない。また、ＩＣ等で
構成されている積分器回路によってインダクタンス等の
位相素子を等価的に構成する必要がある時に、このよう
な位相素子をＩＣ回路内に等価的に構成するのは特性上
の限界があった。
位設定回路４１を用いて構成した場合は、（数１）に示
すように分母に定数項が生じることになり、完全な９０
°移相特性を実現することができない。また、ＩＣ等で
構成されている積分器回路によってインダクタンス等の
位相素子を等価的に構成する必要がある時に、このよう
な位相素子をＩＣ回路内に等価的に構成するのは特性上
の限界があった。
【００２４】このため、例えば図２１に示したＢＰＦ回
路や、図２２に示したＴＲＡＰ回路等の特に高い周波数
精度、及び高いＱ特性が要求されるフィルタ回路では、
コイル等のインダクタンスを用いて回路を構成するよう
になされているが、このようなインダクタンス素子は、
ばらつきが大きいため精度が悪く、製造工程において作
業者による調整が必要となり製造コストの増大を招くと
いう問題点があった。
路や、図２２に示したＴＲＡＰ回路等の特に高い周波数
精度、及び高いＱ特性が要求されるフィルタ回路では、
コイル等のインダクタンスを用いて回路を構成するよう
になされているが、このようなインダクタンス素子は、
ばらつきが大きいため精度が悪く、製造工程において作
業者による調整が必要となり製造コストの増大を招くと
いう問題点があった。
【００２５】また、例えば図２３に示すような従来のゲ
イン制御アンプ回路では、（数４）に示すように分流係
数Ｋが１よりも小さい値とされているため、最大ゲイン
は抵抗Ｒ2 、Ｒ33の比によって定まり、最大ゲインを大
きくするには、抵抗Ｒ33をより小さくするか、抵抗Ｒ2
をより大きくする必要がある。ところが、抵抗Ｒ33を小
さくすると入力ダイナミックレンジが劣化し、抵抗Ｒ2
を大きくすると出力ダイナミックレンジが劣化すること
になり、より大きなゲインを必要とするアンプ回路を構
成する場合には、このようなゲイン制御アンプ回路を何
段も従属接続するようにしていた。しかしながら、何段
にもゲイン制御アンプ回路を従属接続した場合は、歪特
性やノイズ特性等が段数を重ねるごとに劣化してしま
い、このような回路を用いた商品は基本性能が低いもの
になるという欠点がある。
イン制御アンプ回路では、（数４）に示すように分流係
数Ｋが１よりも小さい値とされているため、最大ゲイン
は抵抗Ｒ2 、Ｒ33の比によって定まり、最大ゲインを大
きくするには、抵抗Ｒ33をより小さくするか、抵抗Ｒ2
をより大きくする必要がある。ところが、抵抗Ｒ33を小
さくすると入力ダイナミックレンジが劣化し、抵抗Ｒ2
を大きくすると出力ダイナミックレンジが劣化すること
になり、より大きなゲインを必要とするアンプ回路を構
成する場合には、このようなゲイン制御アンプ回路を何
段も従属接続するようにしていた。しかしながら、何段
にもゲイン制御アンプ回路を従属接続した場合は、歪特
性やノイズ特性等が段数を重ねるごとに劣化してしま
い、このような回路を用いた商品は基本性能が低いもの
になるという欠点がある。
【００２６】また、図２４に示した従来の電圧制御発振
器では、上記したＢＰＦ回路及びＴＲＡＰ回路と同様
に、コイル等のインダクタンス素子を用いて構成されて
いるため、インダクタンス素子のばらつきにより精度が
悪く、製造工程において作業者による調整が必要とな
り、製造コストの増大を招いていた。さらに、調整時に
インダクタンス値が変化するため、Ｑ特性が変動し、出
力レベルの変動等の特性劣化を招いてしまうという欠点
もあった。
器では、上記したＢＰＦ回路及びＴＲＡＰ回路と同様
に、コイル等のインダクタンス素子を用いて構成されて
いるため、インダクタンス素子のばらつきにより精度が
悪く、製造工程において作業者による調整が必要とな
り、製造コストの増大を招いていた。さらに、調整時に
インダクタンス値が変化するため、Ｑ特性が変動し、出
力レベルの変動等の特性劣化を招いてしまうという欠点
もあった。
【００２７】またさらに、図２５に示した従来のＡＭ同
期検波回路、図２６に示した従来のＱＰＳＫ復調回路、
及び図２７に示した従来のＦＭ検波回路では、９０°移
相器、＋４５°移相器、若しくは−４５°移相器等が設
けられているが、これらの移相器をＩＣ回路内に設ける
のは特性上の限界があるため、コイル等のインダクタン
ス素子を用いて構成されていた。従って、製造工程で作
業者がインダクタンスを調整する必要があり、製造コス
トの増大を招くと共に、調整時にインダクタンス値が変
化するため、Ｑ特性が変動し、出力レベルの変動等の特
性劣化を招くという問題点が有った。
期検波回路、図２６に示した従来のＱＰＳＫ復調回路、
及び図２７に示した従来のＦＭ検波回路では、９０°移
相器、＋４５°移相器、若しくは−４５°移相器等が設
けられているが、これらの移相器をＩＣ回路内に設ける
のは特性上の限界があるため、コイル等のインダクタン
ス素子を用いて構成されていた。従って、製造工程で作
業者がインダクタンスを調整する必要があり、製造コス
トの増大を招くと共に、調整時にインダクタンス値が変
化するため、Ｑ特性が変動し、出力レベルの変動等の特
性劣化を招くという問題点が有った。
【００２８】
【課題を解決するための手段】本発明は、このような問
題点を鑑みてなされたものであり、エミッタ接地とされ
る第１の増幅手段と、ベース接地とされる第２の増幅手
段と、前記第１の増幅手段のエミッタに接続される電流
源によって構成される一対の電圧帰還回路と、各電圧帰
還回路における第１の増幅手段のエミッタと第２の増幅
手段のベース間に接続されている一対の抵抗を設け、か
つ、この抵抗の一端と第２の増幅手段の各ベースとが接
続された中点電位検出回路と、各電圧帰還回路における
第２の増幅手段のエミッタに接続される基準電圧源とを
設けるようにして、各電圧帰還回路における第１の増幅
手段のベースをバイアス電位の出力点とする高インピー
ダンス電位設定回路を形成する。
題点を鑑みてなされたものであり、エミッタ接地とされ
る第１の増幅手段と、ベース接地とされる第２の増幅手
段と、前記第１の増幅手段のエミッタに接続される電流
源によって構成される一対の電圧帰還回路と、各電圧帰
還回路における第１の増幅手段のエミッタと第２の増幅
手段のベース間に接続されている一対の抵抗を設け、か
つ、この抵抗の一端と第２の増幅手段の各ベースとが接
続された中点電位検出回路と、各電圧帰還回路における
第２の増幅手段のエミッタに接続される基準電圧源とを
設けるようにして、各電圧帰還回路における第１の増幅
手段のベースをバイアス電位の出力点とする高インピー
ダンス電位設定回路を形成する。
【００２９】本発明によれば、第１の増幅手段のバイア
ス電位の出力点を、高インピーダンスとすることができ
るため、この第１の増幅手段に接続される各種の電子回
路において高インピーダンス特性を有する電位の設定が
可能となり、接続される電子回路の特性に影響を与える
ことがなくなり、各種の電子回路設計の自由度を向上さ
せることができる。また、第１の増幅手段のコレクタを
流れる電流によって、等価的にインダクタンスを構成す
ることができる。
ス電位の出力点を、高インピーダンスとすることができ
るため、この第１の増幅手段に接続される各種の電子回
路において高インピーダンス特性を有する電位の設定が
可能となり、接続される電子回路の特性に影響を与える
ことがなくなり、各種の電子回路設計の自由度を向上さ
せることができる。また、第１の増幅手段のコレクタを
流れる電流によって、等価的にインダクタンスを構成す
ることができる。
【００３０】
【本発明の実施の形態】以下、本発明の実施の形態であ
る高インピーダンス電位設定回路について説明する。図
１は、本発明の実施の形態である高インピーダンス電位
設定回路を示したものである。この図に示す高インピー
ダンス電位設定回路１は、電圧帰還回路２、３、中点電
位検出回路４及び基準電圧源５によって構成されている
る高インピーダンス電位設定回路について説明する。図
１は、本発明の実施の形態である高インピーダンス電位
設定回路を示したものである。この図に示す高インピー
ダンス電位設定回路１は、電圧帰還回路２、３、中点電
位検出回路４及び基準電圧源５によって構成されている
【００３１】破線で示した電圧帰還回路２は、例えばコ
レクタ接地（エミッタ・フォロワ）とされているトラン
ジスタＱ1 とベース接地とされているトランジスタＱ
2 、及び電流源Ｉ1 、Ｉ2 で構成され、電圧帰還回路３
はコレクタ接地（エミッタ・フォロワ）とされているト
ランジスタＱ4 と、ベース接地とされているトランジス
タＱ3 及び電流源Ｉ3 、Ｉ4 で構成されている。一点鎖
線で示した中点電位検出回路４は、直列に接続されてい
る抵抗Ｒ1 、Ｒ 1 で構成され、一方の抵抗Ｒ1 の一端が
トランジスタＱ1 のエミッタに接続されると共に、他方
の抵抗Ｒ1 の一端がトランジスタＱ4 のエミッタに接続
される。また、抵抗Ｒ1 、Ｒ1 の他端と、トランジスタ
Ｑ2 、Ｑ3 のベースは接続されている。破線で示した基
準電圧源５は、電圧がＶ1 とされる直流電圧源であり、
電圧帰還回路２、３のトランジスタＱ2 、Ｑ3 のエミッ
タに接続されている。
レクタ接地（エミッタ・フォロワ）とされているトラン
ジスタＱ1 とベース接地とされているトランジスタＱ
2 、及び電流源Ｉ1 、Ｉ2 で構成され、電圧帰還回路３
はコレクタ接地（エミッタ・フォロワ）とされているト
ランジスタＱ4 と、ベース接地とされているトランジス
タＱ3 及び電流源Ｉ3 、Ｉ4 で構成されている。一点鎖
線で示した中点電位検出回路４は、直列に接続されてい
る抵抗Ｒ1 、Ｒ 1 で構成され、一方の抵抗Ｒ1 の一端が
トランジスタＱ1 のエミッタに接続されると共に、他方
の抵抗Ｒ1 の一端がトランジスタＱ4 のエミッタに接続
される。また、抵抗Ｒ1 、Ｒ1 の他端と、トランジスタ
Ｑ2 、Ｑ3 のベースは接続されている。破線で示した基
準電圧源５は、電圧がＶ1 とされる直流電圧源であり、
電圧帰還回路２、３のトランジスタＱ2 、Ｑ3 のエミッ
タに接続されている。
【００３２】このような高インピーダンス電位設定回路
１においては、電圧帰還回路２、３のトランジスタＱ
2 、Ｑ3 のエミッタ電位が基準電圧源５より供給されて
いるため、トランジスタＱ2 、Ｑ3 のベースであるｃ点
の電位が基準電圧源５の電圧Ｖ1 よりベース・エミッタ
間電圧ＶBEだけ高い電位となる。
１においては、電圧帰還回路２、３のトランジスタＱ
2 、Ｑ3 のエミッタ電位が基準電圧源５より供給されて
いるため、トランジスタＱ2 、Ｑ3 のベースであるｃ点
の電位が基準電圧源５の電圧Ｖ1 よりベース・エミッタ
間電圧ＶBEだけ高い電位となる。
【００３３】また、電圧帰還回路２のトランジスタＱ2
のコレクタは、トランジスタＱ1 のベースと接続されて
いると共に、トランジスタＱ1 のエミッタが抵抗Ｒ1 を
介してトランジスタＱ2 のベースに接続されている。つ
まり、トランジスタＱ1 はトランジスタＱ2 のコレクタ
電位を抵抗Ｒ1 介してトランジスタＱ2 のベースに帰還
している。
のコレクタは、トランジスタＱ1 のベースと接続されて
いると共に、トランジスタＱ1 のエミッタが抵抗Ｒ1 を
介してトランジスタＱ2 のベースに接続されている。つ
まり、トランジスタＱ1 はトランジスタＱ2 のコレクタ
電位を抵抗Ｒ1 介してトランジスタＱ2 のベースに帰還
している。
【００３４】よって、トランジスタＱ2 のコレクタ（ト
ランジスタＱ1 のベース）である出力点ａの電位は、ｃ
点の電位より抵抗Ｒ1 の電圧降下分＋トランジスタＱ1
のベース・エミッタ間電圧ＶBEだけ高い電位となる。同
様に、電圧帰還回路３では、出力点ｂの電位がｃ点の電
位より抵抗Ｒ1 の電圧降下分＋トランジスタＱ4 のベー
ス・エミッタ間電圧ＶBEだけ高い電位となる。なお、ト
ランジスタＱ2 、Ｑ3 のコレクタに接続されている電流
源Ｉ1 、Ｉ3は、トランジスタＱ2 、Ｑ4 の動作に必要
な電流を供給するものとする。
ランジスタＱ1 のベース）である出力点ａの電位は、ｃ
点の電位より抵抗Ｒ1 の電圧降下分＋トランジスタＱ1
のベース・エミッタ間電圧ＶBEだけ高い電位となる。同
様に、電圧帰還回路３では、出力点ｂの電位がｃ点の電
位より抵抗Ｒ1 の電圧降下分＋トランジスタＱ4 のベー
ス・エミッタ間電圧ＶBEだけ高い電位となる。なお、ト
ランジスタＱ2 、Ｑ3 のコレクタに接続されている電流
源Ｉ1 、Ｉ3は、トランジスタＱ2 、Ｑ4 の動作に必要
な電流を供給するものとする。
【００３５】このような高インピーダンス電位設定回路
１は、以下（数６）、（数７）、（数８）で示すように
基準電圧源５の電圧Ｖ1 を定めることで、出力点ａ、ｂ
及びｃ点のバイアスを所定の電位に設定することができ
る。
１は、以下（数６）、（数７）、（数８）で示すように
基準電圧源５の電圧Ｖ1 を定めることで、出力点ａ、ｂ
及びｃ点のバイアスを所定の電位に設定することができ
る。
【数６】
【数７】
【数８】 但し、抵抗Ｒ1 に流れる電流ｉｂが無視できない時は、
ｉｂＲ1 の電圧降下分が出力点ａ，ｂの電位に加算され
る。
ｉｂＲ1 の電圧降下分が出力点ａ，ｂの電位に加算され
る。
【００３６】ところで、この出力点ａ、ｂは、それぞれ
トランジスタＱ1 、Ｑ4 のベースとトランジスタＱ2 、
Ｑ3 のコレクタだけに接続されているが、トランジスタ
Ｑ2、Ｑ3 のコレクタのインピーダンスは数１０ＭΩで
あり、トランジスタＱ1 、Ｑ4 のベースのインピーダン
スはエミッタ抵抗のｈfe倍、つまり２Ｒｈfeとなるか
ら、インピーダンスが非常に高くなり、フィルター回路
等の高い精度が要求される回路に使用した場合でもカッ
トオフ周波数やＱ特性に影響を与えないという利点があ
る。
トランジスタＱ1 、Ｑ4 のベースとトランジスタＱ2 、
Ｑ3 のコレクタだけに接続されているが、トランジスタ
Ｑ2、Ｑ3 のコレクタのインピーダンスは数１０ＭΩで
あり、トランジスタＱ1 、Ｑ4 のベースのインピーダン
スはエミッタ抵抗のｈfe倍、つまり２Ｒｈfeとなるか
ら、インピーダンスが非常に高くなり、フィルター回路
等の高い精度が要求される回路に使用した場合でもカッ
トオフ周波数やＱ特性に影響を与えないという利点があ
る。
【００３７】ここで、このような本実施の形態の高イン
ピーダンス電位設定回路１のａ、ｂ点に例えば破線で示
したような交流的な信号処理が行われている機能回路
（以下、「機能回路」という）６が接続された場合につ
いて説明する。この場合、機能回路６の挿入によって
ａ、ｂ点の電位が±ΔＶ2 変動したとすると、この電位
変動分に対応した±ΔＶ2 が抵抗Ｒ1 のａ’、ｂ’に発
生する。
ピーダンス電位設定回路１のａ、ｂ点に例えば破線で示
したような交流的な信号処理が行われている機能回路
（以下、「機能回路」という）６が接続された場合につ
いて説明する。この場合、機能回路６の挿入によって
ａ、ｂ点の電位が±ΔＶ2 変動したとすると、この電位
変動分に対応した±ΔＶ2 が抵抗Ｒ1 のａ’、ｂ’に発
生する。
【００３８】ここで、抵抗Ｒ1 の電圧降下は、ａ’ｃ間
とｂ’ｃ間では逆極性となり、且つ、その絶対値が等し
くなるので中点ｃでの電圧変動は０である。つまり、機
能回路６がａ、ｂ点に挿入され、ａ点、ｂ点に交流電圧
成分が発生した時、つまりａ点、ｂ点が開放されている
時に与えられるバイアス電圧がＶ2であり、機能回路６
を挿入することによってａ点の電位がＶ2 ＋ΔＶ、ｂ点
の電位がＶ2 −ΔＶとなった時でも、ｃ点の電位が（Ｖ
1 ＋ＶBE）は変動しないようになされいている。そし
て、抵抗Ｒ1 のａ’点の電位がΔＶ上昇し、抵抗Ｒ1 の
ｂ’点の電位がΔＶ減少する。従って、機能回路６を挿
入することによって、ａ点、ｂ点に流入、流出する電流
は、無視することができ、高インピーダンス電位設定回
路となるものである。
とｂ’ｃ間では逆極性となり、且つ、その絶対値が等し
くなるので中点ｃでの電圧変動は０である。つまり、機
能回路６がａ、ｂ点に挿入され、ａ点、ｂ点に交流電圧
成分が発生した時、つまりａ点、ｂ点が開放されている
時に与えられるバイアス電圧がＶ2であり、機能回路６
を挿入することによってａ点の電位がＶ2 ＋ΔＶ、ｂ点
の電位がＶ2 −ΔＶとなった時でも、ｃ点の電位が（Ｖ
1 ＋ＶBE）は変動しないようになされいている。そし
て、抵抗Ｒ1 のａ’点の電位がΔＶ上昇し、抵抗Ｒ1 の
ｂ’点の電位がΔＶ減少する。従って、機能回路６を挿
入することによって、ａ点、ｂ点に流入、流出する電流
は、無視することができ、高インピーダンス電位設定回
路となるものである。
【００３９】以下、次の順序で上記した本実施の形態で
ある高インピーダンス電位設定回路１を用いた各種回路
について説明する。 １．完全積分器 ２．時定数電圧制御完全積分器 ３．アクティブインダクタンス回路 ４．電圧制御アクティブインダクタンス回路 ５．帯域通過フィルタ回路、及び低域通過フィルタ回路 ６．イコライザ回路 ７．帯域遮断フィルタ回路、及び高域通過フィルタ回路 ８．可変制御型帯域通過フィルタ回路 ９．Ｑ一定可変制御型帯域通過フィルタ回路 １０．ゲイン制御アンプ回路 １１．ＡＭ同期検波回路 １２．ＱＰＳＫ復調回路 １３．クォドレイチャー式ＦＭ検波回路 １４．ＦＭ検波回路、及びＡＦＣ検波回路
ある高インピーダンス電位設定回路１を用いた各種回路
について説明する。 １．完全積分器 ２．時定数電圧制御完全積分器 ３．アクティブインダクタンス回路 ４．電圧制御アクティブインダクタンス回路 ５．帯域通過フィルタ回路、及び低域通過フィルタ回路 ６．イコライザ回路 ７．帯域遮断フィルタ回路、及び高域通過フィルタ回路 ８．可変制御型帯域通過フィルタ回路 ９．Ｑ一定可変制御型帯域通過フィルタ回路 １０．ゲイン制御アンプ回路 １１．ＡＭ同期検波回路 １２．ＱＰＳＫ復調回路 １３．クォドレイチャー式ＦＭ検波回路 １４．ＦＭ検波回路、及びＡＦＣ検波回路
【００４０】〈１．完全積分器〉図２は、本発明の実施
の形態である高インピーダンス電位設定回路１を用いて
完全積分器を構成した場合の一例を示したものであり、
この図に示す完全積分器１０は、上記した高インピーダ
ンス電位設定回路１、及び電圧電流変換回路１１によっ
て構成されている。なお、同一回路及び同一部品には同
一番号を付し説明は省略する。
の形態である高インピーダンス電位設定回路１を用いて
完全積分器を構成した場合の一例を示したものであり、
この図に示す完全積分器１０は、上記した高インピーダ
ンス電位設定回路１、及び電圧電流変換回路１１によっ
て構成されている。なお、同一回路及び同一部品には同
一番号を付し説明は省略する。
【００４１】電圧電流変換回路１１はトランジスタＱ
5 、Ｑ6 、抵抗Ｒ2 、コンデンサＣ1及び電流源Ｉ5 、
Ｉ6 で構成されており、トランジスタＱ5 、Ｑ6 のエミ
ッタ間に抵抗Ｒ2 が接続されている。また、トランジス
タＱ5 、Ｑ6 のコレクタ間には、コンデンサＣ1 が接続
されていると共に、高インピーダンス電位設定回路１の
出力点ａ、及び出力点ｂと接続されている。
5 、Ｑ6 、抵抗Ｒ2 、コンデンサＣ1及び電流源Ｉ5 、
Ｉ6 で構成されており、トランジスタＱ5 、Ｑ6 のエミ
ッタ間に抵抗Ｒ2 が接続されている。また、トランジス
タＱ5 、Ｑ6 のコレクタ間には、コンデンサＣ1 が接続
されていると共に、高インピーダンス電位設定回路１の
出力点ａ、及び出力点ｂと接続されている。
【００４２】また、トランジスタＱ5 、Ｑ6 のベースに
は、直流電源Ｖ2 でバイアスされた差動信号Ｖinが接続
されている。なお、高インピーダンス電位設定回路１の
電流源Ｉ1 、Ｉ3 は電圧電流変換回路１１のトランジス
タＱ5 、Ｑ6 のコレクタにも接続されており、電流源を
共用するようになされている。またトランジスタＱ5 、
Ｑ6 のエミッタには電流源Ｉ5 、Ｉ6 が接続されてい
る。
は、直流電源Ｖ2 でバイアスされた差動信号Ｖinが接続
されている。なお、高インピーダンス電位設定回路１の
電流源Ｉ1 、Ｉ3 は電圧電流変換回路１１のトランジス
タＱ5 、Ｑ6 のコレクタにも接続されており、電流源を
共用するようになされている。またトランジスタＱ5 、
Ｑ6 のエミッタには電流源Ｉ5 、Ｉ6 が接続されてい
る。
【００４３】このように構成されている完全積分器１０
においては、差動信号源から入力される差動信号Ｖinを
トランジスタＱ5 、Ｑ6 、及びこのトランジスタのエミ
ッタ間に設けられている抵抗Ｒ2 で電流i1に変換して出
力するようになされている。従って、コンデンサＣ1 に
は電流源Ｉ1 、Ｉ3 より電流Ｉ＋il、電流Ｉ−i1が供給
され、この電流の差分、つまり電流±i1が差動信号Ｖin
に対応して変化することにより、出力電圧Ｖｏが発生す
ることになる。この場合、コンデンサＣ1 の両端は、高
インピーダンス電位設定回路１の出力点ａ、ｂと接続さ
れるため、インピーダンスが非常に高くなり出力電圧Ｖ
ｏは、
においては、差動信号源から入力される差動信号Ｖinを
トランジスタＱ5 、Ｑ6 、及びこのトランジスタのエミ
ッタ間に設けられている抵抗Ｒ2 で電流i1に変換して出
力するようになされている。従って、コンデンサＣ1 に
は電流源Ｉ1 、Ｉ3 より電流Ｉ＋il、電流Ｉ−i1が供給
され、この電流の差分、つまり電流±i1が差動信号Ｖin
に対応して変化することにより、出力電圧Ｖｏが発生す
ることになる。この場合、コンデンサＣ1 の両端は、高
インピーダンス電位設定回路１の出力点ａ、ｂと接続さ
れるため、インピーダンスが非常に高くなり出力電圧Ｖ
ｏは、
【数９】 と示すことができる。よって、（１／ｓ）項によって完
全に９０°移相した出力を得ることができる。
全に９０°移相した出力を得ることができる。
【００４４】このように本実施の形態である高インピー
ダンス電位設定回路１を用いて完全積分器１０を構成す
れば、図１９に示した従来の積分器で生じる（数１）で
示したような定数項の影響による位相誤差はなくすこと
ができる。なお、高インピーダンス電位設定回路１の電
流源Ｉ1 、Ｉ3 からは、それぞれ電流Ｉ＋αが供給され
ることになるが、直流電圧源Ｖ1 に流れ込む電流は電圧
電流変換回路１１に供給される電流Ｉ、Ｉを引いた残り
の電流２αとなる。
ダンス電位設定回路１を用いて完全積分器１０を構成す
れば、図１９に示した従来の積分器で生じる（数１）で
示したような定数項の影響による位相誤差はなくすこと
ができる。なお、高インピーダンス電位設定回路１の電
流源Ｉ1 、Ｉ3 からは、それぞれ電流Ｉ＋αが供給され
ることになるが、直流電圧源Ｖ1 に流れ込む電流は電圧
電流変換回路１１に供給される電流Ｉ、Ｉを引いた残り
の電流２αとなる。
【００４５】〈２．時定数電圧制御完全積分器〉図３
は、本実施の形態である高インピーダンス電位設定回路
１を用いて時定数電圧制御完全積分器を構成した場合の
一例を示したものである。この図に示す時定数電圧制御
完全積分器２０は、高インピーダンス電位設定回路１、
電圧電流変換器１１、１１ａ及びフルバランス回路２１
によって構成されている。すなわち、図２に示した完全
積分器１０に電圧電流変換回路１１ａ及びフルバランス
回路２１を追加した構成とされている。なお、高インピ
ーダンス電位設定回路１及び電圧電流変換回路１１は上
記した回路と同一構成とされているため、同一番号を付
し説明は省略する。
は、本実施の形態である高インピーダンス電位設定回路
１を用いて時定数電圧制御完全積分器を構成した場合の
一例を示したものである。この図に示す時定数電圧制御
完全積分器２０は、高インピーダンス電位設定回路１、
電圧電流変換器１１、１１ａ及びフルバランス回路２１
によって構成されている。すなわち、図２に示した完全
積分器１０に電圧電流変換回路１１ａ及びフルバランス
回路２１を追加した構成とされている。なお、高インピ
ーダンス電位設定回路１及び電圧電流変換回路１１は上
記した回路と同一構成とされているため、同一番号を付
し説明は省略する。
【００４６】電圧電流変換回路１１ａはトランジスタＱ
7 、Ｑ8 、抵抗Ｒ2 、及び電流源Ｉ5 、Ｉ6 で構成され
ており、トランジスタＱ7 、Ｑ8 のベースには直流電源
Ｖ2でバイアスされて差動信号源が接続されている。ま
た、このトランジスタＱ7 、Ｑ8 のエミッタ間には抵抗
Ｒ2 が設けられており、差動信号源からベースに印加さ
れる差動信号Ｖinを電流i1に変換して出力するようにな
されている。
7 、Ｑ8 、抵抗Ｒ2 、及び電流源Ｉ5 、Ｉ6 で構成され
ており、トランジスタＱ7 、Ｑ8 のベースには直流電源
Ｖ2でバイアスされて差動信号源が接続されている。ま
た、このトランジスタＱ7 、Ｑ8 のエミッタ間には抵抗
Ｒ2 が設けられており、差動信号源からベースに印加さ
れる差動信号Ｖinを電流i1に変換して出力するようにな
されている。
【００４７】フルバランス回路２１は、トランジスタＱ
9 〜Ｑ12のブリッジ回路で構成されており、トランジス
タＱ9 、Ｑ11のベースには電圧源Ｖ3 と可変電圧源Ｖｃ
の電圧が加算されて印加され、トランジスタＱ10、Ｑ12
のベースには電圧源Ｖ3 より所定の電圧が印加されてい
る。
9 〜Ｑ12のブリッジ回路で構成されており、トランジス
タＱ9 、Ｑ11のベースには電圧源Ｖ3 と可変電圧源Ｖｃ
の電圧が加算されて印加され、トランジスタＱ10、Ｑ12
のベースには電圧源Ｖ3 より所定の電圧が印加されてい
る。
【００４８】また、トランジスタＱ9 、Ｑ10のエミッタ
は、電圧電流変換回路１１ａのトランジスタＱ7 のコレ
クタと接続されていると共に、トランジスタＱ11、Ｑ12
のエミッタは、電圧電流変換回路１１ａのトランジスタ
Ｑ8 のコレクタと接続されている。また、トランジスタ
Ｑ9 、Ｑ12のコレクタは、電圧電流変換回路１１のトラ
ンジスタＱ5 のコレクタと接続されていると共に、トラ
ンジスタＱ10、Ｑ11のコレクタは、電圧電流変換回路１
１のトランジスタＱ6 のコレクタと接続されている。
は、電圧電流変換回路１１ａのトランジスタＱ7 のコレ
クタと接続されていると共に、トランジスタＱ11、Ｑ12
のエミッタは、電圧電流変換回路１１ａのトランジスタ
Ｑ8 のコレクタと接続されている。また、トランジスタ
Ｑ9 、Ｑ12のコレクタは、電圧電流変換回路１１のトラ
ンジスタＱ5 のコレクタと接続されていると共に、トラ
ンジスタＱ10、Ｑ11のコレクタは、電圧電流変換回路１
１のトランジスタＱ6 のコレクタと接続されている。
【００４９】このようにフルバランス回路２１、及び電
圧電流変換回路１１ａを構成すると、電圧電流変換回路
１１ａを流れる電流i1は、可変電源Ｖｃと電圧源Ｖ3 と
により定まる分流係数Ｋで分流されることになる（ただ
し、分流係数Ｋは±１以内とする）。すなわち、フルバ
ランス回路２１、及び電圧電流変換回路１１ａは、可変
電圧源Ｖｃによって電流を制御する電圧制御型の電圧電
流変換回路を構成していることになる。
圧電流変換回路１１ａを構成すると、電圧電流変換回路
１１ａを流れる電流i1は、可変電源Ｖｃと電圧源Ｖ3 と
により定まる分流係数Ｋで分流されることになる（ただ
し、分流係数Ｋは±１以内とする）。すなわち、フルバ
ランス回路２１、及び電圧電流変換回路１１ａは、可変
電圧源Ｖｃによって電流を制御する電圧制御型の電圧電
流変換回路を構成していることになる。
【００５０】従って、この電圧制御型電圧電流変換回路
と電圧電流変換回路１１が電位設定回路１の出力点ａ、
及び出力点ｂに接続されることになり、コンデンサＣ1
の一方には、電流源Ｉ1 、Ｉ3 より電圧電流変換回路１
１のトランジスタＱ5 のコレクタを流れる電流Ｉ＋i1
と、フルバランス回路２１のトランジスタＱ9 のコレク
タを流れる電流Ｉ＋Ｋi1が加算された電流が供給され、
他方にはトランジスタＱ6 のコレクタを流れる電流Ｉ−
i1と、トランジスタＱ8 のコレクタを流れる電流Ｉ−Ｋ
i1が加算された電流が供給されることになる。よって、
コンデンサＣ1 は０〜２倍の電流i1で充電され、コンデ
ンサＣ1 に発生する出力電圧Ｖｏは、
と電圧電流変換回路１１が電位設定回路１の出力点ａ、
及び出力点ｂに接続されることになり、コンデンサＣ1
の一方には、電流源Ｉ1 、Ｉ3 より電圧電流変換回路１
１のトランジスタＱ5 のコレクタを流れる電流Ｉ＋i1
と、フルバランス回路２１のトランジスタＱ9 のコレク
タを流れる電流Ｉ＋Ｋi1が加算された電流が供給され、
他方にはトランジスタＱ6 のコレクタを流れる電流Ｉ−
i1と、トランジスタＱ8 のコレクタを流れる電流Ｉ−Ｋ
i1が加算された電流が供給されることになる。よって、
コンデンサＣ1 は０〜２倍の電流i1で充電され、コンデ
ンサＣ1 に発生する出力電圧Ｖｏは、
【数１０】 と表されることになり、フルバランス回路２１の分流係
数Ｋをによって時定数を可変できる時定数電圧制御完全
積分器を構成することができる
数Ｋをによって時定数を可変できる時定数電圧制御完全
積分器を構成することができる
【００５１】〈３．アクティブインダクタンス回路〉次
に、図４は本実施の形態である高インピーダンス電位設
定回路１を用いてアクティブ・インダクタンス回路を構
成した場合の一例を示したものである。この図に示すア
クティブ・インダクタンス回路３０は高インピーダンス
電位設定回路１、電圧電流変換回路１１、及び電圧シフ
ト回路３１によって構成されている。
に、図４は本実施の形態である高インピーダンス電位設
定回路１を用いてアクティブ・インダクタンス回路を構
成した場合の一例を示したものである。この図に示すア
クティブ・インダクタンス回路３０は高インピーダンス
電位設定回路１、電圧電流変換回路１１、及び電圧シフ
ト回路３１によって構成されている。
【００５２】この図において、高インピーダンス電位設
定回路１及び電圧電流変換回路１１は、図２に示した完
全積分器１０と同一構成とされているがトランジスタＱ
1 、Ｑ4 のコレクタに出力点ｄ及び出力点ｅが設けられ
ていると共に、電流源Ｉ7 、Ｉ8 が接続されている。
定回路１及び電圧電流変換回路１１は、図２に示した完
全積分器１０と同一構成とされているがトランジスタＱ
1 、Ｑ4 のコレクタに出力点ｄ及び出力点ｅが設けられ
ていると共に、電流源Ｉ7 、Ｉ8 が接続されている。
【００５３】電圧シフト回路３１はトランジスタＱ13〜
Ｑ18、及び電流源Ｉ9 、Ｉ10によって構成されており、
トランジスタＱ13、Ｑ16のベースは、高インピーダンス
電位設定回路１のトランジスタＱ4 、Ｑ1 の出力点ｄ、
出力点ｅと接続されていると共に、差動信号Ｖinが供給
されている。
Ｑ18、及び電流源Ｉ9 、Ｉ10によって構成されており、
トランジスタＱ13、Ｑ16のベースは、高インピーダンス
電位設定回路１のトランジスタＱ4 、Ｑ1 の出力点ｄ、
出力点ｅと接続されていると共に、差動信号Ｖinが供給
されている。
【００５４】また、トランジスタＱ13のエミッタは、ト
ランジスタＱ14のベース及びコレクタと接続され、トラ
ンジスタＱ14のコレクタは、トランジスタＱ15のベース
及びコレクタに接続され、トランジスタＱ15のエミッタ
は、電流源Ｉ9 と接続されている。
ランジスタＱ14のベース及びコレクタと接続され、トラ
ンジスタＱ14のコレクタは、トランジスタＱ15のベース
及びコレクタに接続され、トランジスタＱ15のエミッタ
は、電流源Ｉ9 と接続されている。
【００５５】また、トランジスタＱ16のエミッタは、ト
ランジスタＱ17のベース及びコレクタと接続され、トラ
ンジスタＱ17のコレクタは、トランジスタＱ18のベース
及びコレクタに接続され、トランジスタＱ18のエミッタ
は、電流源Ｉ10と接続されている。
ランジスタＱ17のベース及びコレクタと接続され、トラ
ンジスタＱ17のコレクタは、トランジスタＱ18のベース
及びコレクタに接続され、トランジスタＱ18のエミッタ
は、電流源Ｉ10と接続されている。
【００５６】このように構成される電圧シフト回路３１
は、回路の動作点を合わせるため、入力される差動信号
ＶinをトランジスタＱ13〜Ｑ15、Ｑ16〜Ｑ18によって電
圧をシフトしてから出力するようになされており、この
場合、電圧シフト回路３１から出力される差動信号Ｖi
n’は、３ＶBE分（ＶBEはベース・エミッタ間電圧）、
下方へシフトした電圧となり、この電圧が電圧電流変換
回路１１に印加されることになる。
は、回路の動作点を合わせるため、入力される差動信号
ＶinをトランジスタＱ13〜Ｑ15、Ｑ16〜Ｑ18によって電
圧をシフトしてから出力するようになされており、この
場合、電圧シフト回路３１から出力される差動信号Ｖi
n’は、３ＶBE分（ＶBEはベース・エミッタ間電圧）、
下方へシフトした電圧となり、この電圧が電圧電流変換
回路１１に印加されることになる。
【００５７】従って、高インピーダンス電位設定回路１
及び電圧電流変換回路１１で構成される完全積分器１０
には、電圧シフト回路３１から電圧がシフトされた差動
信号Ｖin’が印加されることになり、コンデンサＣ1 2
両端には、入力された差動信号Ｖin’と移相が９０°異
なった出力電圧Ｖｏが発生する。
及び電圧電流変換回路１１で構成される完全積分器１０
には、電圧シフト回路３１から電圧がシフトされた差動
信号Ｖin’が印加されることになり、コンデンサＣ1 2
両端には、入力された差動信号Ｖin’と移相が９０°異
なった出力電圧Ｖｏが発生する。
【００５８】また、出力電圧Ｖｏはエミッタフォロワと
されるトランジスタＱ1 、Ｑ4 によってバッファされ、
抵抗Ｒ1 、Ｒ1 によって電流ｉＬに変換される。この
時、トランジスタＱ1 、Ｑ4 のコレクタを流れる直流分
の電流は、コレクタに接続されている電流源Ｉ7 、Ｉ8
によって相殺されるため、結果としてトランジスタ
Ｑ1、Ｑ4 のコレクタには、差動信号Ｖin’に対応した
電流ｉＬが流れることになる。この時の電流ｉＬは、
されるトランジスタＱ1 、Ｑ4 によってバッファされ、
抵抗Ｒ1 、Ｒ1 によって電流ｉＬに変換される。この
時、トランジスタＱ1 、Ｑ4 のコレクタを流れる直流分
の電流は、コレクタに接続されている電流源Ｉ7 、Ｉ8
によって相殺されるため、結果としてトランジスタ
Ｑ1、Ｑ4 のコレクタには、差動信号Ｖin’に対応した
電流ｉＬが流れることになる。この時の電流ｉＬは、
【数１１】 と表すことができ、見掛け上は、
【数１２】 のようなインダクタンスＬが存在すると考えることがで
きる。また、この電流ｉＬは、
きる。また、この電流ｉＬは、
【数１３】 に示すように簡略化して表すことができる。
【００５９】従って、電位設定回路１のトランジスタＱ
1 、Ｑ4 のコレクタに出力点ｄ、出力点ｅを設ければ、
トランジスタ、抵抗及びコンデンサで等価的にインダク
タンスを構成することができることになり、このような
アクティブインダクタンス回路３０をＩＣ回路内に構成
することで、フィルタ回路等において高価で調整の必要
なコイル等の素子が不要になり、部品コスト、及び製造
コストを大幅に削減することが可能になる。
1 、Ｑ4 のコレクタに出力点ｄ、出力点ｅを設ければ、
トランジスタ、抵抗及びコンデンサで等価的にインダク
タンスを構成することができることになり、このような
アクティブインダクタンス回路３０をＩＣ回路内に構成
することで、フィルタ回路等において高価で調整の必要
なコイル等の素子が不要になり、部品コスト、及び製造
コストを大幅に削減することが可能になる。
【００６０】〈４．電圧制御アクティブインダクタンス
回路〉図５は本実施例の高インピーダンス電位設定回路
１を用いて電圧制御アクティブ・インダクタンス回路を
構成した場合の一例を示したものである。この図に示す
電圧制御アクティブインダクタンス回路４０は、図４に
示したアクティブインダクタンス３０にフルバランス回
路２１を付加したものであり、差動信号源Ｖinによって
生じる電流i1をトランジスタＱ7 〜Ｑ12からなるフルバ
ランス回路２１によって分流されるため、出力点ｄ、ｅ
から出力される電流ｉＬは、
回路〉図５は本実施例の高インピーダンス電位設定回路
１を用いて電圧制御アクティブ・インダクタンス回路を
構成した場合の一例を示したものである。この図に示す
電圧制御アクティブインダクタンス回路４０は、図４に
示したアクティブインダクタンス３０にフルバランス回
路２１を付加したものであり、差動信号源Ｖinによって
生じる電流i1をトランジスタＱ7 〜Ｑ12からなるフルバ
ランス回路２１によって分流されるため、出力点ｄ、ｅ
から出力される電流ｉＬは、
【数１４】 のように表すことができ、見掛け上は
【数１５】 のようなインダクタンスＬが存在していると考えること
ができる。
ができる。
【００６１】従って、このように電圧制御アクティブイ
ンダクタンス回路４０を構成すれば、可変電圧源Ｖｃに
よってインダクタンス値を自由に可変できるインダクタ
ンスをＩＣ回路等で構成することができるようになり、
例えば中心周波数を可変するアクティブフィルタ回路
や、電圧制御発振器等のインダクタンスとして用いれ
ば、フィルタ回路等において高価で調整の必要な例えば
コイル等の素子が不要になり、部品コスト及び製造コス
トの大幅な削減が可能となる。
ンダクタンス回路４０を構成すれば、可変電圧源Ｖｃに
よってインダクタンス値を自由に可変できるインダクタ
ンスをＩＣ回路等で構成することができるようになり、
例えば中心周波数を可変するアクティブフィルタ回路
や、電圧制御発振器等のインダクタンスとして用いれ
ば、フィルタ回路等において高価で調整の必要な例えば
コイル等の素子が不要になり、部品コスト及び製造コス
トの大幅な削減が可能となる。
【００６２】〈 ５．帯域通過フィルタ回路及び低域通
過フィルタ回路〉また、図６は本実施例の高インピーダ
ンス電位設定回路１を用いて帯域通過フィルタ回路及び
低域通過フィルタ回路を構成した場合の一例を示したも
のである。この図に示す帯域通過フィルタ回路（以下、
「ＢＰＦ回路」という）及び低域通過フィルタ回路（以
下、「ＬＰＦ回路」という）５０は、図４に示したアク
ティブインダクタンス回路３０、及び抵抗Ｒb 、Ｒb 及
びコンデンサＣb ／２からなる低域通過フィルタ回路に
よって構成されており、アクティブインダクタンス回路
３０の出力点ｄ、ｅがコンデンサＣb ／２の両端に接続
されている。つまり、図２１に示す従来のＢＰＦ回路
は、インダクタンスＬｂが設けられているのに対して、
本実施の形態ではインダクタンスとしてアクティブイン
ダクタンス回路３０を接続するようにしている。
過フィルタ回路〉また、図６は本実施例の高インピーダ
ンス電位設定回路１を用いて帯域通過フィルタ回路及び
低域通過フィルタ回路を構成した場合の一例を示したも
のである。この図に示す帯域通過フィルタ回路（以下、
「ＢＰＦ回路」という）及び低域通過フィルタ回路（以
下、「ＬＰＦ回路」という）５０は、図４に示したアク
ティブインダクタンス回路３０、及び抵抗Ｒb 、Ｒb 及
びコンデンサＣb ／２からなる低域通過フィルタ回路に
よって構成されており、アクティブインダクタンス回路
３０の出力点ｄ、ｅがコンデンサＣb ／２の両端に接続
されている。つまり、図２１に示す従来のＢＰＦ回路
は、インダクタンスＬｂが設けられているのに対して、
本実施の形態ではインダクタンスとしてアクティブイン
ダクタンス回路３０を接続するようにしている。
【００６３】このように構成されるＢＰＦ回路及びＬＰ
Ｆ回路５０において、アクティブインダクタンス回路３
０のインダクタンスの値を２Ｌとすると、コンデンサＣ
b ／２に発生する出力電圧ＶＢは、
Ｆ回路５０において、アクティブインダクタンス回路３
０のインダクタンスの値を２Ｌとすると、コンデンサＣ
b ／２に発生する出力電圧ＶＢは、
【数１６】 と示され、この電圧ＶＢがＢＰＦ回路の出力電圧とな
る。
る。
【００６４】また、アクティブインダクタンス回路３０
のコンデンサＣ1 に発生する電圧ＶＬは、
のコンデンサＣ1 に発生する電圧ＶＬは、
【数１７】 と表され、ＬＰＦ回路の出力電圧となる。
【００６５】なお、ＢＰＦ回路の出力電圧ＶＢ、及びＬ
ＰＦ回路の出力電圧ＶＬは、図２に示した完全積分器１
０の入出力の関係にあり、位相差は９０°となる。ま
た、抵抗Ｒ1 、Ｒ1 の合成抵抗と抵抗Ｒ2 、及びコンデ
ンサＣb ／２とコンデンサＣ1 が等しいときは、中心周
波数ｆｏでＬＰＦ回路の出力電圧ＶＬの振幅が、ＢＰＦ
回路の出力電圧ＶＢの振幅と一致するようになる。
ＰＦ回路の出力電圧ＶＬは、図２に示した完全積分器１
０の入出力の関係にあり、位相差は９０°となる。ま
た、抵抗Ｒ1 、Ｒ1 の合成抵抗と抵抗Ｒ2 、及びコンデ
ンサＣb ／２とコンデンサＣ1 が等しいときは、中心周
波数ｆｏでＬＰＦ回路の出力電圧ＶＬの振幅が、ＢＰＦ
回路の出力電圧ＶＢの振幅と一致するようになる。
【００６６】このようにアクティブインダクタンス回路
３０を用いてＢＰＦ回路及びＬＰＦ回路を構成すること
で、コイル等のインダクタンスを用いることなく、ＢＰ
Ｆ回路及びＬＰＦ回路を構成することができるため、例
えば帯域制限回路や電圧制御発振器等の回路をＩＣ回路
内で構成することが可能になり、部品点数、製造コスト
及び回路基板面積等の大幅な削減を実現することができ
る。
３０を用いてＢＰＦ回路及びＬＰＦ回路を構成すること
で、コイル等のインダクタンスを用いることなく、ＢＰ
Ｆ回路及びＬＰＦ回路を構成することができるため、例
えば帯域制限回路や電圧制御発振器等の回路をＩＣ回路
内で構成することが可能になり、部品点数、製造コスト
及び回路基板面積等の大幅な削減を実現することができ
る。
【００６７】〈６．イコライザ回路〉図７は、本実施例
の高インピーダンス電位設定回路１を用いてイコライザ
ー回路を構成した場合の一例を示したものである、この
図に示すイコライザ回路（以下、「ＥＱ回路」と示す）
６０は、図６に示したＢＰＦ回路及びＬＰＦ回路５０
と、２倍回路６１ａ、６１ｂ、及び加算器６２ａ、６２
ｂより構成される。なお、ＢＰＦ回路及びＬＰＦ回路５
０の説明はここでは省略する。
の高インピーダンス電位設定回路１を用いてイコライザ
ー回路を構成した場合の一例を示したものである、この
図に示すイコライザ回路（以下、「ＥＱ回路」と示す）
６０は、図６に示したＢＰＦ回路及びＬＰＦ回路５０
と、２倍回路６１ａ、６１ｂ、及び加算器６２ａ、６２
ｂより構成される。なお、ＢＰＦ回路及びＬＰＦ回路５
０の説明はここでは省略する。
【００６８】２倍回路６１ａ、６１ｂは、コンデンサＣ
b ／２にそれぞれ接続されており、出力電圧ＶＢの電圧
レベルを２倍にして逆位相の電圧（−２ＶＢ）を出力し
ている。加算器６２ａ、６２ｂは、差動信号源から入力
される差動信号Ｖin、と２倍回路６１ａ、６１ｂから出
力される出力電圧（−２ＶＢ）を加算して、出力電圧Ｖ
EQを出力するようになされている。
b ／２にそれぞれ接続されており、出力電圧ＶＢの電圧
レベルを２倍にして逆位相の電圧（−２ＶＢ）を出力し
ている。加算器６２ａ、６２ｂは、差動信号源から入力
される差動信号Ｖin、と２倍回路６１ａ、６１ｂから出
力される出力電圧（−２ＶＢ）を加算して、出力電圧Ｖ
EQを出力するようになされている。
【００６９】この時、アクティブインダクタンス回路３
０のインダクタンスの値を２Ｌとすると、出力電圧ＶEQ
は、
０のインダクタンスの値を２Ｌとすると、出力電圧ＶEQ
は、
【数１８】 と示すことができる。この式は分子と分母が同一の係数
ｓ、及び常数から成立しているので、周波数特性2 依存
しない信号波形の変換作用を有する。この回路は、図６
に示したようなＢＰＦ回路及びＬＰＦ回路５０を用いて
ＥＱ回路６０をＩＣ回路内に構成することが可能であ
り、部品点数、製造コスト、回路基板面積等の大幅な削
減が実現できる。
ｓ、及び常数から成立しているので、周波数特性2 依存
しない信号波形の変換作用を有する。この回路は、図６
に示したようなＢＰＦ回路及びＬＰＦ回路５０を用いて
ＥＱ回路６０をＩＣ回路内に構成することが可能であ
り、部品点数、製造コスト、回路基板面積等の大幅な削
減が実現できる。
【００７０】〈７．帯域遮断フィルタ回路及び高域通過
フィルタ回路〉図８は本実施例の高インピーダンス電位
設定回路１を用いて帯域遮断フィルタ回路及び高域通過
フィルタ回路を構成した場合の一例を示したものであ
る。この図に示す帯域遮断フィルタ回路（以下、「ＴＲ
ＡＰ回路」という）及び高域通過フィルタ回路（以下、
「ＨＰＦ回路」という）７０は、図４に示したアクティ
ブインダクタンス回路３０、図１に示した高インピーダ
ンス電位設定回路１ｂ、及び直列に接続された抵抗Ｒt
、コンデンサＣt ／２からなる高域通過フィルタ回路
で構成されている。なお同一部品には同一番号を付し説
明は省略する。
フィルタ回路〉図８は本実施例の高インピーダンス電位
設定回路１を用いて帯域遮断フィルタ回路及び高域通過
フィルタ回路を構成した場合の一例を示したものであ
る。この図に示す帯域遮断フィルタ回路（以下、「ＴＲ
ＡＰ回路」という）及び高域通過フィルタ回路（以下、
「ＨＰＦ回路」という）７０は、図４に示したアクティ
ブインダクタンス回路３０、図１に示した高インピーダ
ンス電位設定回路１ｂ、及び直列に接続された抵抗Ｒt
、コンデンサＣt ／２からなる高域通過フィルタ回路
で構成されている。なお同一部品には同一番号を付し説
明は省略する。
【００７１】この場合、アクティブインダクタンス回路
３０の電位設定回路１ａの出力点ｄ、ｅは、高インピー
ダンス電位設定回路１ｂの出力点ａ1 、ｂ1 及びコンデ
ンサＣt ／２、Ｃt ／２と接続されている。すなわち、
図２２に示した従来のＴＲＡＰ回路ではインダクタンス
２Ｌが設けられているのに対して、本実施の形態ではア
クティブインダクタンス回路３０をインダクタンスとし
て接続した構成とされている。
３０の電位設定回路１ａの出力点ｄ、ｅは、高インピー
ダンス電位設定回路１ｂの出力点ａ1 、ｂ1 及びコンデ
ンサＣt ／２、Ｃt ／２と接続されている。すなわち、
図２２に示した従来のＴＲＡＰ回路ではインダクタンス
２Ｌが設けられているのに対して、本実施の形態ではア
クティブインダクタンス回路３０をインダクタンスとし
て接続した構成とされている。
【００７２】このように構成されるＴＲＡＰ回路及びＨ
ＰＦ回路７０においては、アクティブインダクタンス回
路３０の出力点ｄ及び出力点ｅが、電位設定回路１ｂの
出力点ａ1 、ｂ1 と接続されているため、高インピーダ
ンスになり、出力点ｄ及び出力点ｅの電位が接続される
回路のインピーダンスによって影響されなくなる。
ＰＦ回路７０においては、アクティブインダクタンス回
路３０の出力点ｄ及び出力点ｅが、電位設定回路１ｂの
出力点ａ1 、ｂ1 と接続されているため、高インピーダ
ンスになり、出力点ｄ及び出力点ｅの電位が接続される
回路のインピーダンスによって影響されなくなる。
【００７３】よって、直列に接続されている抵抗Ｒt と
コンデンサＣt ／２間の電圧ＶＴが、ＴＲＡＰ回路の特
性を有する出力電圧となり、アクティブインダクタンス
回路３０のインダクタンスを２Ｌとした場合、
コンデンサＣt ／２間の電圧ＶＴが、ＴＲＡＰ回路の特
性を有する出力電圧となり、アクティブインダクタンス
回路３０のインダクタンスを２Ｌとした場合、
【数１９】 と表すことができる。
【００７４】また、コンデンサＣt ／２、Ｃt ／２とア
クティブインダクタンス回路３０の出力点ｄ−ｅ間の電
圧ＶＨは、ＨＰＦ回路の特性を有する出力電圧とされ、
クティブインダクタンス回路３０の出力点ｄ−ｅ間の電
圧ＶＨは、ＨＰＦ回路の特性を有する出力電圧とされ、
【数２０】 と表すことができる。
【００７５】またさらに、アクティブインダクタンス３
０のコンデンサＣ1 に発生する電圧ＶＢは、ＢＰＦ回路
の特性を有する出力電圧とされ、
０のコンデンサＣ1 に発生する電圧ＶＢは、ＢＰＦ回路
の特性を有する出力電圧とされ、
【数２１】 と示すことができる。
【００７６】すなわち図８に示したようにＴＲＡＰ回路
及びＨＰＦ回路を構成すれば、コイル等のインダクタン
スを用いることなく、出力電圧を得ることが可能になる
ため、帯域制限回路や電圧制御発振器等の回路をＩＣ回
路で構成して部品点数、製造コスト、及び回路基板面積
等の大幅な削減が実現することができる。
及びＨＰＦ回路を構成すれば、コイル等のインダクタン
スを用いることなく、出力電圧を得ることが可能になる
ため、帯域制限回路や電圧制御発振器等の回路をＩＣ回
路で構成して部品点数、製造コスト、及び回路基板面積
等の大幅な削減が実現することができる。
【００７７】〈８．可変制御型帯域通過フィルタ回路〉
図９は、本実施例の高インピーダンス電位設定回路を用
いて可変制御型帯域通過フィルタ回路を構成した場合の
一例を示したものである。この図に示す可変制御型帯域
通過フィルタ回路（以下、「可変制御型ＢＰＦ回路」と
いう）８０は、図５に示した電圧制御アクティブインダ
クタンス回路４０、と、抵抗Ｒｂ、Ｒｂ、コンデンサＣ
ｂ／２からなるフィルタ回路より構成されている。すな
わち、図２１に示す従来のＢＰＦ回路において、インダ
クタンスＬｂが設けられているのに対して、本実施の形
態では電圧制御アクティブインダクタンス回路４０をイ
ンダクタンスとして接続している。
図９は、本実施例の高インピーダンス電位設定回路を用
いて可変制御型帯域通過フィルタ回路を構成した場合の
一例を示したものである。この図に示す可変制御型帯域
通過フィルタ回路（以下、「可変制御型ＢＰＦ回路」と
いう）８０は、図５に示した電圧制御アクティブインダ
クタンス回路４０、と、抵抗Ｒｂ、Ｒｂ、コンデンサＣ
ｂ／２からなるフィルタ回路より構成されている。すな
わち、図２１に示す従来のＢＰＦ回路において、インダ
クタンスＬｂが設けられているのに対して、本実施の形
態では電圧制御アクティブインダクタンス回路４０をイ
ンダクタンスとして接続している。
【００７８】電圧制御アクティブ・インダクタンス回路
４０は、上述したが可変電圧源Ｖｃによって定まる分流
係数Ｋにより電流が制御できるため、結果的にインダク
タンスの値を自由に可変することができる。従って、こ
のような可変制御型帯域通過フィルタ回路８０では、コ
ンデンサＣｂ／２から出力されるＢＰＦ回路の出力電圧
ＶＢは、
４０は、上述したが可変電圧源Ｖｃによって定まる分流
係数Ｋにより電流が制御できるため、結果的にインダク
タンスの値を自由に可変することができる。従って、こ
のような可変制御型帯域通過フィルタ回路８０では、コ
ンデンサＣｂ／２から出力されるＢＰＦ回路の出力電圧
ＶＢは、
【数２２】 と表され、可変電源Ｖｃによって定まる係数Ｋにより可
変することができる。
変することができる。
【００７９】また、この時の中心周波数ｆｏは、
【数２３】 と示され、同様に可変電圧源Ｖｃによって定まる係数Ｋ
で中心周波数ｆｏを可変することができる。
で中心周波数ｆｏを可変することができる。
【００８０】〈９．Ｑ一定電圧制御型帯域通過フィルタ
回路〉また、図１０は、Ｑ特性を一定にした可変制御型
帯域通過フィルタ回路の構成を示したものである。この
図に示すＱ一定の可変制御型帯域通過フィルタ回路（以
下、「Ｑ一定可変制御型ＢＰＦ回路」という）９０は、
電圧シフト回路３１、電圧制御電圧電流変換回路９１
ａ、９１ｂ、及び可変制御型ＢＰＦフィルタ回路８０よ
って構成され、この電圧制御型ＢＰＦ回路８０の出力点
ｄ−ｅ間に電圧制御電圧電流変換回路９１ａ、９１ｂが
接続されている。また電圧シフト回路３１が差動信号源
Ｖinと可変制御型ＢＰＦフィルタ回路８０との間に設け
られている。
回路〉また、図１０は、Ｑ特性を一定にした可変制御型
帯域通過フィルタ回路の構成を示したものである。この
図に示すＱ一定の可変制御型帯域通過フィルタ回路（以
下、「Ｑ一定可変制御型ＢＰＦ回路」という）９０は、
電圧シフト回路３１、電圧制御電圧電流変換回路９１
ａ、９１ｂ、及び可変制御型ＢＰＦフィルタ回路８０よ
って構成され、この電圧制御型ＢＰＦ回路８０の出力点
ｄ−ｅ間に電圧制御電圧電流変換回路９１ａ、９１ｂが
接続されている。また電圧シフト回路３１が差動信号源
Ｖinと可変制御型ＢＰＦフィルタ回路８０との間に設け
られている。
【００８１】電圧シフト回路３１は、図４において説明
したように入力される差動信号Ｖinを３ＶBE分シフトし
て電圧制御電圧電流変換回路９１ａに供給している。電
圧制御電圧電流変換回路９１ａは、３ＶBE分シフトされ
た差動信号Ｖin’と、ＢＰＦ回路の出力電圧ＶＢを抵抗
Ｒｂで電流ｉ３及びｉ２に変換して逆位相で加算すると
共に、可変電圧源ＶｃによってトランジスタＱ9 〜Ｑ12
に分流係数Ｋが与えられており、出力点ｄ、ｅから電流
ｉＬを引きこむようになされている。
したように入力される差動信号Ｖinを３ＶBE分シフトし
て電圧制御電圧電流変換回路９１ａに供給している。電
圧制御電圧電流変換回路９１ａは、３ＶBE分シフトされ
た差動信号Ｖin’と、ＢＰＦ回路の出力電圧ＶＢを抵抗
Ｒｂで電流ｉ３及びｉ２に変換して逆位相で加算すると
共に、可変電圧源ＶｃによってトランジスタＱ9 〜Ｑ12
に分流係数Ｋが与えられており、出力点ｄ、ｅから電流
ｉＬを引きこむようになされている。
【００８２】また、電圧制御電圧電流変換回路９１ｂに
おいては、コンデンサＣ1 に発生するＬＰＦ回路の出力
電圧ＶＬを電流に変換すると共に、制御電圧Ｖｃによっ
てトランジスタＱ9 〜Ｑ12に分流係数Ｋが与えられてお
り、出力点ｄ、ｅから電流ｉＬを引きこむようになされ
ている。
おいては、コンデンサＣ1 に発生するＬＰＦ回路の出力
電圧ＶＬを電流に変換すると共に、制御電圧Ｖｃによっ
てトランジスタＱ9 〜Ｑ12に分流係数Ｋが与えられてお
り、出力点ｄ、ｅから電流ｉＬを引きこむようになされ
ている。
【００８３】この結果、コンデンサＣｂ／２に発生する
ＢＰＦ回路の出力電圧ＶＢは、
ＢＰＦ回路の出力電圧ＶＢは、
【数２５】 と表すことができる。また、この時の中心周波数ｆｏ
は、
は、
【数２６】 と表され、さらにＱは
【数２７】 と表すことができる。つまり、分流係数Ｋにより中心周
波数ｆｏのみが可変され、Ｑを一定にすることができ
る。
波数ｆｏのみが可変され、Ｑを一定にすることができ
る。
【００８４】このようにＱ一定可変制御型ＢＰＦ回路９
０を構成することで、インダクタンスの値を可変した際
に発生するＱの変化が解消されることになり、例えばＦ
Ｍ検波器、電圧制御発振器等に用いて中心周波数ｆｏの
調整した場合でもＱの変動による特性の劣化を回避する
ことができる。
０を構成することで、インダクタンスの値を可変した際
に発生するＱの変化が解消されることになり、例えばＦ
Ｍ検波器、電圧制御発振器等に用いて中心周波数ｆｏの
調整した場合でもＱの変動による特性の劣化を回避する
ことができる。
【００８５】〈１０．ゲイン制御アンプ回路〉図１１
は、本実施例である高インピーダンス電位設定回路１を
用いてゲイン制御アンプ回路を構成した場合の一例を示
したものである。この図に示すゲイン制御アンプ回路１
００は、電圧電流変換回路１０１、高インピーダンス電
位設定回路１、電圧制御型電圧電流変換回路９１、バッ
ファ回路１０２より構成されており、高インピーダンス
電位設定回路１の出力点ａ、ｂに電圧電流変換回路１０
１、及び電圧制御電圧電流変換回路９１が接続されてい
る。また、高インピーダンス電位設定回路１のトランジ
スタＱ1 、Ｑ4 のエミッタには、バッファ回路１０２が
接続されている。なお、同一部品には同一番号を付し、
説明を省略する。
は、本実施例である高インピーダンス電位設定回路１を
用いてゲイン制御アンプ回路を構成した場合の一例を示
したものである。この図に示すゲイン制御アンプ回路１
００は、電圧電流変換回路１０１、高インピーダンス電
位設定回路１、電圧制御型電圧電流変換回路９１、バッ
ファ回路１０２より構成されており、高インピーダンス
電位設定回路１の出力点ａ、ｂに電圧電流変換回路１０
１、及び電圧制御電圧電流変換回路９１が接続されてい
る。また、高インピーダンス電位設定回路１のトランジ
スタＱ1 、Ｑ4 のエミッタには、バッファ回路１０２が
接続されている。なお、同一部品には同一番号を付し、
説明を省略する。
【００８６】電圧電流変換回路１０１は、差動信号源か
ら入力される差動信号Ｖinを電流に変換して抵抗Ｒ3 の
両端に供給している。バッファ回路１０２は高インピー
ダンス電位設定回路１のトランジスタＱ1 、Ｑ4 のエミ
ッタから出力される出力電圧Ｖｏをバッファして、電圧
制御電圧電流変換回路９１に入力している。
ら入力される差動信号Ｖinを電流に変換して抵抗Ｒ3 の
両端に供給している。バッファ回路１０２は高インピー
ダンス電位設定回路１のトランジスタＱ1 、Ｑ4 のエミ
ッタから出力される出力電圧Ｖｏをバッファして、電圧
制御電圧電流変換回路９１に入力している。
【００８７】電圧制御電圧電流変換回路９１は、例えば
抵抗Ｒ3 と等しく設定された抵抗Ｒ2 によって、バッフ
ァ回路１０１から供給される出力電圧Ｖｏを電流に変換
すると共に、トランジスタＱ9 〜Ｑ12で構成されるフル
バランス回路によって分流係数Ｋが与えられており、電
圧電流変換回路１０１の抵抗Ｒ3 に電流を帰還するよう
になされている。
抵抗Ｒ3 と等しく設定された抵抗Ｒ2 によって、バッフ
ァ回路１０１から供給される出力電圧Ｖｏを電流に変換
すると共に、トランジスタＱ9 〜Ｑ12で構成されるフル
バランス回路によって分流係数Ｋが与えられており、電
圧電流変換回路１０１の抵抗Ｒ3 に電流を帰還するよう
になされている。
【００８８】この場合、出力電圧Ｖｏは、
【数２８】 と定まり、分流係数Ｋによりゲインを可変することがで
きる。従って、抵抗Ｒ2 とＲ3 の抵抗比以上のゲインを
得ることが可能になり、分流係数Ｋが１の場合、ゲイン
は理論上無限大となる。また、基準電圧源Ｖ1 により出
力動作点が定まり、出力のダイナミックレンジ等の性能
を安定にすることができる。
きる。従って、抵抗Ｒ2 とＲ3 の抵抗比以上のゲインを
得ることが可能になり、分流係数Ｋが１の場合、ゲイン
は理論上無限大となる。また、基準電圧源Ｖ1 により出
力動作点が定まり、出力のダイナミックレンジ等の性能
を安定にすることができる。
【００８９】以下、図２〜図１１において説明した各種
の回路を組み合わせることによって構成される電子回路
を示す。
の回路を組み合わせることによって構成される電子回路
を示す。
【００９０】〈１１．ＡＭ同期検波回路〉図１２は、Ａ
Ｍ同期検波回路の構成のブロック図の一例を示したもの
である。この図に示すＡＭ同期検波回路は、掛け算器１
１１ａ、１１１ｂ、ＬＰＦ回路１１２、電圧制御発振器
１１３によって構成されている。掛け算器１１１ａ、１
１１ｂにはＡＭ変調波信号が入力されていると共に、後
述するが掛け算器１１１ａには電圧制御発振器１１３か
らＡＭ変調波信号と同相の出力電圧ＶＢが供給され、掛
け算器１１１ｂには電圧制御発振器１１３からＡＭ変調
波信号と位相が９０°異なった出力電圧ＶＬが供給され
ている。また、掛け算器１１１ｂ、ＬＰＦ回路１１２、
及び電圧制御発振器１１３でＰＬＬループ回路を構成し
ており、掛け算器１１１ｂの出力電圧をＬＰＦ回路１１
２を介して電圧制御発振器１１３に制御電圧Ｖｃとして
帰還している。
Ｍ同期検波回路の構成のブロック図の一例を示したもの
である。この図に示すＡＭ同期検波回路は、掛け算器１
１１ａ、１１１ｂ、ＬＰＦ回路１１２、電圧制御発振器
１１３によって構成されている。掛け算器１１１ａ、１
１１ｂにはＡＭ変調波信号が入力されていると共に、後
述するが掛け算器１１１ａには電圧制御発振器１１３か
らＡＭ変調波信号と同相の出力電圧ＶＢが供給され、掛
け算器１１１ｂには電圧制御発振器１１３からＡＭ変調
波信号と位相が９０°異なった出力電圧ＶＬが供給され
ている。また、掛け算器１１１ｂ、ＬＰＦ回路１１２、
及び電圧制御発振器１１３でＰＬＬループ回路を構成し
ており、掛け算器１１１ｂの出力電圧をＬＰＦ回路１１
２を介して電圧制御発振器１１３に制御電圧Ｖｃとして
帰還している。
【００９１】電圧制御発振器１１３は図１３に示すよう
に増幅器１１５及びＢＰＦ回路９０で構成されると共
に、ＢＰＦ回路９０は例えば図１０に示したＱ一定可変
制御型ＢＰＦ回路とされている。このＢＰＦ回路９０
は、出力電圧ＶＢの一部を増幅器１１５に帰還してお
り、中心周波数ｆｏで発振する発振回路を構成するよう
になされている。また、電圧制御発振器１１３の発振回
路は、Ｑ一定可変制御型ＢＰＦ回路を用いられているた
め、出力電圧としてＢＰＦ回路の電圧信号ＶＢと、この
電圧信号ＶＢと９０°位相が異なったＬＰＦ回路の出力
電圧ＶＬの２信号の発振波形を出力することができる。
に増幅器１１５及びＢＰＦ回路９０で構成されると共
に、ＢＰＦ回路９０は例えば図１０に示したＱ一定可変
制御型ＢＰＦ回路とされている。このＢＰＦ回路９０
は、出力電圧ＶＢの一部を増幅器１１５に帰還してお
り、中心周波数ｆｏで発振する発振回路を構成するよう
になされている。また、電圧制御発振器１１３の発振回
路は、Ｑ一定可変制御型ＢＰＦ回路を用いられているた
め、出力電圧としてＢＰＦ回路の電圧信号ＶＢと、この
電圧信号ＶＢと９０°位相が異なったＬＰＦ回路の出力
電圧ＶＬの２信号の発振波形を出力することができる。
【００９２】このように電圧制御発振器１１３を構成す
ることで、入力されるＡＭ変調波信号に対して同一周波
数で９０°の位相差を有する出力電圧ＶＬを掛け算器１
１１ｂに供給して、ＡＭ変調波信号と掛け合わせること
で制御電圧Ｖｃを得るようにしている。一方、電圧制御
発振器１１３から出力されるＡＭ変調波信号と同相とさ
れる出力電圧ＶＢを掛け算器１１１ａに供給して、ＡＭ
変調波信号と掛け合わせることでＡＭ検波出力を得るよ
うにしている。
ることで、入力されるＡＭ変調波信号に対して同一周波
数で９０°の位相差を有する出力電圧ＶＬを掛け算器１
１１ｂに供給して、ＡＭ変調波信号と掛け合わせること
で制御電圧Ｖｃを得るようにしている。一方、電圧制御
発振器１１３から出力されるＡＭ変調波信号と同相とさ
れる出力電圧ＶＢを掛け算器１１１ａに供給して、ＡＭ
変調波信号と掛け合わせることでＡＭ検波出力を得るよ
うにしている。
【００９３】すなわち、電圧制御発振器１１３から出力
電圧としてＡＭ変調波信号と同相の出力信号ＶＢと、位
相が９０°異なった出力信号ＶＬを取り出すことで、従
来は特性的に問題のある９０°移相器を用いていたＡＭ
同期検波回路を、９０°移相器を用いることなく構成す
ることができるようになり、性能の向上を図ることがで
きる。
電圧としてＡＭ変調波信号と同相の出力信号ＶＢと、位
相が９０°異なった出力信号ＶＬを取り出すことで、従
来は特性的に問題のある９０°移相器を用いていたＡＭ
同期検波回路を、９０°移相器を用いることなく構成す
ることができるようになり、性能の向上を図ることがで
きる。
【００９４】〈１２．ＱＰＳＫ復調回路〉図１４はＱＰ
ＳＫ復調回路の構成の一例を示したものであり、掛け算
器１２１ａ、１２１ｂ、１２１ｃ、ＬＰＦ回路１１２、
電圧制御発振器１１３、及び加算器１２２ａ、１２２ｂ
によって構成される。ここで、電圧制御発振器１１３は
例えば上記した図１３に示す電圧制御発振器と同一の構
成とされており、ＱＰＳＫ変調波信号と同相の出力信号
ＶＢと、位相が９０°異なった出力信号ＶＬを出力す
る。
ＳＫ復調回路の構成の一例を示したものであり、掛け算
器１２１ａ、１２１ｂ、１２１ｃ、ＬＰＦ回路１１２、
電圧制御発振器１１３、及び加算器１２２ａ、１２２ｂ
によって構成される。ここで、電圧制御発振器１１３は
例えば上記した図１３に示す電圧制御発振器と同一の構
成とされており、ＱＰＳＫ変調波信号と同相の出力信号
ＶＢと、位相が９０°異なった出力信号ＶＬを出力す
る。
【００９５】この電圧制御発振器１１３から出力される
電圧ＶＬは、減算器１２２、加算器１２３、掛け算器１
２１ｃに入力されており、掛け算器１２１ｃで入力され
るＱＰＳＫ変調波信号と掛け合わされて制御電圧Ｖｃを
出力する。一方、電圧制御発振器１１３から出力される
ＱＰＳＫ変調波信号と同相とされる電圧ＶＢは、加算器
１２３及び減算器１２２に供給される。
電圧ＶＬは、減算器１２２、加算器１２３、掛け算器１
２１ｃに入力されており、掛け算器１２１ｃで入力され
るＱＰＳＫ変調波信号と掛け合わされて制御電圧Ｖｃを
出力する。一方、電圧制御発振器１１３から出力される
ＱＰＳＫ変調波信号と同相とされる電圧ＶＢは、加算器
１２３及び減算器１２２に供給される。
【００９６】ここで、図１０において説明したがＢＰＦ
回路９０に設けられている抵抗Ｒ1、Ｒ1 の合成抵抗２
Ｒ1 と抵抗Ｒ2 、及びコンデンサＣｂ／２とコンデンサ
Ｃ1がそれぞれ等しいとき、出力電圧ＶＢと出力電圧Ｖ
Ｌは同一振幅となるため、このように構成して減算器１
２２で電圧ＶＢから電圧ＶＬを減算すれば、入力される
ＱＰＳＫ変調波信号に対して１３５°の位相差を持つ電
圧信号が出力されることになる。一方、加算器１２３で
は、電圧ＶＢと電圧ＶＬを加算すれば、ＱＰＳＫ変調波
信号に対して４５°の位相差を持つ信号が出力されるこ
とになる。
回路９０に設けられている抵抗Ｒ1、Ｒ1 の合成抵抗２
Ｒ1 と抵抗Ｒ2 、及びコンデンサＣｂ／２とコンデンサ
Ｃ1がそれぞれ等しいとき、出力電圧ＶＢと出力電圧Ｖ
Ｌは同一振幅となるため、このように構成して減算器１
２２で電圧ＶＢから電圧ＶＬを減算すれば、入力される
ＱＰＳＫ変調波信号に対して１３５°の位相差を持つ電
圧信号が出力されることになる。一方、加算器１２３で
は、電圧ＶＢと電圧ＶＬを加算すれば、ＱＰＳＫ変調波
信号に対して４５°の位相差を持つ信号が出力されるこ
とになる。
【００９７】そして、掛け算器１２１ａでは、入力信号
に対して１３５°の位相差を持つ電圧信号と入力される
ＱＰＳＫ信号を掛け合わせることでＩ信号が出力するよ
うになされている。また掛け算器１２１ｂでは、入力信
号に対して４５°の位相差を持つ電圧信号と入力される
ＱＰＳＫ信号を掛け合わせることでＱ信号が出力するよ
うになされている。
に対して１３５°の位相差を持つ電圧信号と入力される
ＱＰＳＫ信号を掛け合わせることでＩ信号が出力するよ
うになされている。また掛け算器１２１ｂでは、入力信
号に対して４５°の位相差を持つ電圧信号と入力される
ＱＰＳＫ信号を掛け合わせることでＱ信号が出力するよ
うになされている。
【００９８】よって、このようにＱＰＳＫ復調回路を構
成すれば、特性的に問題のある４５°移相器を用いるこ
となくＱＰＳＫ復調回路を構成することができるように
なり、性能の向上を図ることができる。
成すれば、特性的に問題のある４５°移相器を用いるこ
となくＱＰＳＫ復調回路を構成することができるように
なり、性能の向上を図ることができる。
【００９９】〈１３．クゥオドレイチャー式ＦＭ検波回
路〉図１５〜図１７は、クゥオドレイチャー式ＦＭ検波
回路の構成例を示したものである。図１５に示すクゥオ
ドレイチャー式ＦＭ検波回路は、完全積分器１０、位相
弁別器１３１、ＢＰＦ回路５０により構成される。ここ
で、完全積分器１０は図２に示したような構成とされ、
またＢＰＦ回路５０は図６に示したＢＰＦ＆ＬＰＦ回路
によって構成されている。
路〉図１５〜図１７は、クゥオドレイチャー式ＦＭ検波
回路の構成例を示したものである。図１５に示すクゥオ
ドレイチャー式ＦＭ検波回路は、完全積分器１０、位相
弁別器１３１、ＢＰＦ回路５０により構成される。ここ
で、完全積分器１０は図２に示したような構成とされ、
またＢＰＦ回路５０は図６に示したＢＰＦ＆ＬＰＦ回路
によって構成されている。
【０１００】このように構成されるクゥオドレイチャー
式ＦＭ検波回路において、完全積分器１０は入力される
ＦＭ変調波信号を９０°移相したＦＭ変調波信号に変換
して移相弁別器１３１に出力する。ＢＰＦ回路５０は、
図６において説明したようにＦＭ変調波信号の中心周波
数ｆｏを基準にして周波数の高低により移相量が０°を
中心に上下したＦＭ変調信号を出力するようになされて
いる。
式ＦＭ検波回路において、完全積分器１０は入力される
ＦＭ変調波信号を９０°移相したＦＭ変調波信号に変換
して移相弁別器１３１に出力する。ＢＰＦ回路５０は、
図６において説明したようにＦＭ変調波信号の中心周波
数ｆｏを基準にして周波数の高低により移相量が０°を
中心に上下したＦＭ変調信号を出力するようになされて
いる。
【０１０１】位相弁別器１３１は、完全積分器１０から
出力される位相が９０°異なったＦＭ変調波信号と、Ｂ
ＰＦ回路５０から出力されるＦＭ変調波信号を掛け合わ
せて検波信号を出力するようになされている。
出力される位相が９０°異なったＦＭ変調波信号と、Ｂ
ＰＦ回路５０から出力されるＦＭ変調波信号を掛け合わ
せて検波信号を出力するようになされている。
【０１０２】従って、このように位相性能に優れた完全
積分器１０を用いてクゥオドレイチャー式ＦＭ検波回路
を構成すると、従来のように特性的に問題があった９０
°移相器を用いる必要がなく、検波出力の性能を従来よ
り向上させることができる。また、図６に示したような
ＢＰＦ回路５０を用いることで、コイル等のインダクタ
ンスを用いることなくＩＣ回路内にＢＰＦ回路を構成す
ることができるので、部品点数、製造コスト、及び回路
基板面積等の大幅な削減を実現することができる。
積分器１０を用いてクゥオドレイチャー式ＦＭ検波回路
を構成すると、従来のように特性的に問題があった９０
°移相器を用いる必要がなく、検波出力の性能を従来よ
り向上させることができる。また、図６に示したような
ＢＰＦ回路５０を用いることで、コイル等のインダクタ
ンスを用いることなくＩＣ回路内にＢＰＦ回路を構成す
ることができるので、部品点数、製造コスト、及び回路
基板面積等の大幅な削減を実現することができる。
【０１０３】また、図１６に示すクゥオドレイチャー式
ＦＭ検波回路は、位相弁別器１３１、ＬＰＦ回路５０に
より構成されている。なお、ＬＰＦ回路５０は図６に示
したＢＰＦ＆ＬＰＦ回路である。このようにＬＰＦ回路
５０の出力電圧ＶＬとＦＭ変調波信号とを位相弁別器１
３１で位相弁別して検波出力を得るようにすれば、従来
は特性的に問題のある９０°移相器を使用することなく
クゥオドレイチャー式ＦＭ検波回路を構成することがで
きるので、検波出力の性能を従来より向上することがで
きる。また、図６に示したようなＬＰＦ回路５０を用い
ることで、コイル等のインダクタンスを用いることなく
ＩＣ回路内にＬＰＦ回路を構成することができるので、
部品点数、製造コスト、回路基板面積等の大幅な削減が
実現できる。
ＦＭ検波回路は、位相弁別器１３１、ＬＰＦ回路５０に
より構成されている。なお、ＬＰＦ回路５０は図６に示
したＢＰＦ＆ＬＰＦ回路である。このようにＬＰＦ回路
５０の出力電圧ＶＬとＦＭ変調波信号とを位相弁別器１
３１で位相弁別して検波出力を得るようにすれば、従来
は特性的に問題のある９０°移相器を使用することなく
クゥオドレイチャー式ＦＭ検波回路を構成することがで
きるので、検波出力の性能を従来より向上することがで
きる。また、図６に示したようなＬＰＦ回路５０を用い
ることで、コイル等のインダクタンスを用いることなく
ＩＣ回路内にＬＰＦ回路を構成することができるので、
部品点数、製造コスト、回路基板面積等の大幅な削減が
実現できる。
【０１０４】また、図１７に示すクゥオドレイチャー式
ＦＭ検波回路は、完全積分器１０、位相弁別器１３１、
ＥＱ回路６０によって構成されており、完全積分器１０
は例えば図２に示すような回路を用いると共に、ＥＱ回
路として例えば図７に示すようなＥＱ回路７０を用いて
構成している。このようにクゥオドレイチャー式ＦＭ検
波回路を構成した場合、ＥＱ回路６０の位相の周波数感
度特性は、ＢＰＦ回路及びＬＰＦ回路５０の２倍である
ため、同一のＱで構成した場合に検波出力レベルを２倍
にすることができる。つまり、図１５及び図１６に示し
たクゥオドレイチャー式ＦＭ検波回路と比較して検波出
力レベルが２倍になる。
ＦＭ検波回路は、完全積分器１０、位相弁別器１３１、
ＥＱ回路６０によって構成されており、完全積分器１０
は例えば図２に示すような回路を用いると共に、ＥＱ回
路として例えば図７に示すようなＥＱ回路７０を用いて
構成している。このようにクゥオドレイチャー式ＦＭ検
波回路を構成した場合、ＥＱ回路６０の位相の周波数感
度特性は、ＢＰＦ回路及びＬＰＦ回路５０の２倍である
ため、同一のＱで構成した場合に検波出力レベルを２倍
にすることができる。つまり、図１５及び図１６に示し
たクゥオドレイチャー式ＦＭ検波回路と比較して検波出
力レベルが２倍になる。
【０１０５】従って、ＢＰＦ回路及びＬＰＦ回路５０を
用いたクゥオドレイチャー式ＦＭ検波回路に対して、さ
らにＳ／Ｎ特性に優れたクゥオドレイチャー式ＦＭ検波
回路を実現することができる。
用いたクゥオドレイチャー式ＦＭ検波回路に対して、さ
らにＳ／Ｎ特性に優れたクゥオドレイチャー式ＦＭ検波
回路を実現することができる。
【０１０６】〈１４．ＦＭ検波回路及びＡＦＣ検波回
路〉図１８は本実施の形態のＦＭ検波回路及びＡＦＣ検
波回路の構成の一例を示したものである。この図に示す
ＦＭ検波回路及びＡＦＣ検波回路は、時定数電圧制御完
全積分器２０、レベル検波器１４１ａ、１４１ｂ、及び
コンパレータ１４２により構成されている。時定数電圧
制御完全積分器２０は図３に示したように入力される差
動信号Ｖinを９０°移相して電圧Ｖｏとして出力し、こ
の出力電圧Ｖｏは、（数１０）で示したように制御電圧
Ｖｃにより定まる分流係数Ｋにより時定数を可変するこ
とができる。また、その時のレベルは、
路〉図１８は本実施の形態のＦＭ検波回路及びＡＦＣ検
波回路の構成の一例を示したものである。この図に示す
ＦＭ検波回路及びＡＦＣ検波回路は、時定数電圧制御完
全積分器２０、レベル検波器１４１ａ、１４１ｂ、及び
コンパレータ１４２により構成されている。時定数電圧
制御完全積分器２０は図３に示したように入力される差
動信号Ｖinを９０°移相して電圧Ｖｏとして出力し、こ
の出力電圧Ｖｏは、（数１０）で示したように制御電圧
Ｖｃにより定まる分流係数Ｋにより時定数を可変するこ
とができる。また、その時のレベルは、
【数２８】となり、中心周波数ｆｏにおいて入力される
差動信号Ｖinと一致する。
差動信号Ｖinと一致する。
【０１０７】レベル検波器１４１ａは、差動信号Ｖinの
レベルを検波して、レベル検波電圧Ｖ1 をコンパレータ
１４２に供給する。またレベル検波器１４１ｂは、時定
数電圧制御完全積分器２０から出力される電圧Ｖｏのレ
ベルを検波して、レベル検波電圧Ｖ2 をコンパレータ１
４２に供給する。コンパレータ１４２はレベル検波器１
４１ａ、及び１４１ｂから供給されるレベル検波電圧Ｖ
1 及びＶ2 の電圧レベルを比較して、その比較結果の一
部を時定数電圧制御完全積分器２０の制御電圧Ｖｃとし
て帰還している。
レベルを検波して、レベル検波電圧Ｖ1 をコンパレータ
１４２に供給する。またレベル検波器１４１ｂは、時定
数電圧制御完全積分器２０から出力される電圧Ｖｏのレ
ベルを検波して、レベル検波電圧Ｖ2 をコンパレータ１
４２に供給する。コンパレータ１４２はレベル検波器１
４１ａ、及び１４１ｂから供給されるレベル検波電圧Ｖ
1 及びＶ2 の電圧レベルを比較して、その比較結果の一
部を時定数電圧制御完全積分器２０の制御電圧Ｖｃとし
て帰還している。
【０１０８】すなわち、レベル検波器１４１ａ、１４１
ｂの出力電圧Ｖ1 及びＶ2 が等しくなるように帰還ルー
プを動作させることにより、時定数電圧制御完全積分器
２０からの出力電圧Ｖｏが差動信号Ｖinと同レベルとな
るように分流係数Ｋを設定するようになされている。よ
って、入力周波数は、
ｂの出力電圧Ｖ1 及びＶ2 が等しくなるように帰還ルー
プを動作させることにより、時定数電圧制御完全積分器
２０からの出力電圧Ｖｏが差動信号Ｖinと同レベルとな
るように分流係数Ｋを設定するようになされている。よ
って、入力周波数は、
【数２９】 に示すような周波数ｆｏとなる。
【０１０９】つまり、入力される差動信号Ｖinが周波数
変動した場合、コンパレータ１４２から出力される制御
電圧Ｖｃは、変動に追随して変化することになり、時定
数電圧制御完全積分器２０が周波数−電圧変換器として
作用することになる。ここで、例えば分流係数Ｋが制御
電圧Ｖｃと線形関係（比例関係）にあるときは周波数と
制御電圧Ｖｃの関係も線形関係となり、ＦＭ検波回路及
びＡＦＣ検波回路に用いると非常にリニアリティ特性の
優れた検波出力を得ることができる。
変動した場合、コンパレータ１４２から出力される制御
電圧Ｖｃは、変動に追随して変化することになり、時定
数電圧制御完全積分器２０が周波数−電圧変換器として
作用することになる。ここで、例えば分流係数Ｋが制御
電圧Ｖｃと線形関係（比例関係）にあるときは周波数と
制御電圧Ｖｃの関係も線形関係となり、ＦＭ検波回路及
びＡＦＣ検波回路に用いると非常にリニアリティ特性の
優れた検波出力を得ることができる。
【０１１０】従って、このように構成されたＦＭ検波回
路及びＡＦＣ検波回路は、従来の位相弁別器を用いた回
路と比べて非常にリニアリティ特性の優れた検波出力を
得ることができる。また、コイル等のインダクタンスを
用いることなく全てＩＣ回路内で構成できるので、部品
点数、製造コスト、回路基板面積等の大幅な削減が実現
できるという利点もある。
路及びＡＦＣ検波回路は、従来の位相弁別器を用いた回
路と比べて非常にリニアリティ特性の優れた検波出力を
得ることができる。また、コイル等のインダクタンスを
用いることなく全てＩＣ回路内で構成できるので、部品
点数、製造コスト、回路基板面積等の大幅な削減が実現
できるという利点もある。
【０１１１】
【発明の効果】以上説明したように本発明の高インピー
ダンス電位設定回路においては、一対の電圧帰還回路と
中点電位検出回路と基準電圧源とを設け、電圧帰還回路
を構成する第１の増幅手段のベースをバイアス電位の出
力点が高インピーダンスとなるようにしているため、各
種回路において高インピーダンス特性を有する電位の設
定が可能となり、接続される電子回路の特性に影響を与
えることがなくなり、回路設計の自由度を向上させるこ
とができる。また、第１の増幅手段に流れる電流によっ
て、等価的インダクタンスを構成することができるた
め、ＩＣ回路内に等価的にインダクタンスを構成できる
ようになる。
ダンス電位設定回路においては、一対の電圧帰還回路と
中点電位検出回路と基準電圧源とを設け、電圧帰還回路
を構成する第１の増幅手段のベースをバイアス電位の出
力点が高インピーダンスとなるようにしているため、各
種回路において高インピーダンス特性を有する電位の設
定が可能となり、接続される電子回路の特性に影響を与
えることがなくなり、回路設計の自由度を向上させるこ
とができる。また、第１の増幅手段に流れる電流によっ
て、等価的インダクタンスを構成することができるた
め、ＩＣ回路内に等価的にインダクタンスを構成できる
ようになる。
【０１１２】さらに、本発明の高インピーダンス電位設
定回路を用いて、各種の電子回路を構成すれば、ＩＣ回
路内に等価的にインダクタンスを構成することができる
ため、コイル等の高価で調整が必要な素子が不要にな
り、部品コスト及び製造コストを大幅に削減することが
できる。
定回路を用いて、各種の電子回路を構成すれば、ＩＣ回
路内に等価的にインダクタンスを構成することができる
ため、コイル等の高価で調整が必要な素子が不要にな
り、部品コスト及び製造コストを大幅に削減することが
できる。
【図１】本発明の実施の形態である高インピーダンス電
位設定回路を示した図である。
位設定回路を示した図である。
【図２】本発明の実施の形態である高インピーダンス電
位設定回路を用いて完全積分器を構成した場合の一例を
示した図である。
位設定回路を用いて完全積分器を構成した場合の一例を
示した図である。
【図３】本発明の実施の形態である高インピーダンス電
位設定回路を用いて時定数電圧制御完全積分器を構成し
た場合の一例を示した図である。
位設定回路を用いて時定数電圧制御完全積分器を構成し
た場合の一例を示した図である。
【図４】本発明の実施の形態である高インピーダンス電
位設定回路を用いてアクティブ・インダクタンスを構成
した場合の一例を示した図である。
位設定回路を用いてアクティブ・インダクタンスを構成
した場合の一例を示した図である。
【図５】本発明の実施の形態である高インピーダンス電
位設定回路を用いて電圧制御アクティブ・インダクタン
スを構成した場合の一例を示した図である。
位設定回路を用いて電圧制御アクティブ・インダクタン
スを構成した場合の一例を示した図である。
【図６】本発明の実施の形態である高インピーダンス電
位設定回路を用いて帯域通過フィルタ回路及び低域通過
フィルタ回路を構成した場合の一例を示した図である。
位設定回路を用いて帯域通過フィルタ回路及び低域通過
フィルタ回路を構成した場合の一例を示した図である。
【図７】本発明の実施の形態である高インピーダンス電
位設定回路を用いてイコライザ回路を構成した場合の一
例を示した図である。
位設定回路を用いてイコライザ回路を構成した場合の一
例を示した図である。
【図８】本発明の実施の形態である高インピーダンス電
位設定回路を用いて帯域除去フィルタ回路及び高域通過
フィルタ回路を構成した場合の一例を示した図である。
位設定回路を用いて帯域除去フィルタ回路及び高域通過
フィルタ回路を構成した場合の一例を示した図である。
【図９】本発明の実施の形態である高インピーダンス電
位設定回路を用いて可変制御型帯域通過フィルタ回路を
構成した場合の一例を示した図である。
位設定回路を用いて可変制御型帯域通過フィルタ回路を
構成した場合の一例を示した図である。
【図１０】本発明の実施の形態である高インピーダンス
電位設定回路を用いてＱ一定可変制御型帯域通過フィル
タ回路を構成した場合の一例を示した図である。
電位設定回路を用いてＱ一定可変制御型帯域通過フィル
タ回路を構成した場合の一例を示した図である。
【図１１】本発明の実施の形態である高インピーダンス
電位設定回路を用いてゲイン制御アンプ回路を構成した
場合の一例を示した図である。
電位設定回路を用いてゲイン制御アンプ回路を構成した
場合の一例を示した図である。
【図１２】本発明の実施の形態である各種電子回路を組
み合わせて構成したＡＭ同期検波回路のブロック図であ
る。
み合わせて構成したＡＭ同期検波回路のブロック図であ
る。
【図１３】本発明の実施の形態である各種電子回路を組
み合わせて構成した電圧制御発振器のブロック図であ
る。
み合わせて構成した電圧制御発振器のブロック図であ
る。
【図１４】本発明の実施の形態である各種電子回路を組
み合わせて構成したＱＰＳＫ復調回路のブロック図であ
る。
み合わせて構成したＱＰＳＫ復調回路のブロック図であ
る。
【図１５】本発明の実施の形態である各種電子回路を組
み合わせて構成した第１のクゥオドレイチャー式ＦＭ検
波回路のブロック図である。
み合わせて構成した第１のクゥオドレイチャー式ＦＭ検
波回路のブロック図である。
【図１６】本発明の実施の形態である各種電子回路を組
み合わせて構成した第２のクゥオドレイチャー式ＦＭ検
波回路のブロック図である。
み合わせて構成した第２のクゥオドレイチャー式ＦＭ検
波回路のブロック図である。
【図１７】本発明の実施の形態である各種電子回路を組
み合わせて構成した第３のクゥオドレイチャー式ＦＭ検
波回路のブロック図である。
み合わせて構成した第３のクゥオドレイチャー式ＦＭ検
波回路のブロック図である。
【図１８】本発明の実施の形態である各種電子回路を組
み合わせて構成したＦＭ検波回路及びＡＦＣ検波回路の
ブロック図である。
み合わせて構成したＦＭ検波回路及びＡＦＣ検波回路の
ブロック図である。
【図１９】従来の電位設定回路の一例を示した図であ
る。
る。
【図２０】従来の積分器の一例を示した図である。
【図２１】従来の帯域通過フィルタ回路の一例を示した
図である。
図である。
【図２２】従来の帯域除去フィルタの一例を示した図で
ある。
ある。
【図２３】従来のゲイン制御アンプ回路の一例を示した
図である。
図である。
【図２４】従来の電圧制御発振器のブロック図の一例を
示した図である。
示した図である。
【図２５】従来のＡＭ同期検波回路のブロック図の一例
を示した図である。
を示した図である。
【図２６】従来のＱＰＳＫ復調回路のブロック図の一例
示した図である。
示した図である。
【図２７】従来のＦＭ検波回路のブロック図の一例を示
した図である。
した図である。
１、１ａ、１ｂ 高インピーダンス電位設定回路 ２、３ 電圧帰還回路 ４ 中点電位設定回路 ５ 基準電圧源 １０ 完全積分器 １１、１１ａ、１１ｂ、１０１ 電圧電流変換回路 ２０ 時定数電圧制御完全積分器 ２１ フルバランス回路 ３０ アクティブインダクタンス回路 ３１ 電圧シフト回路 ４０ 電圧制御アクティブインダクタンス回路 ５０ 帯域通過フィルタ回路及び低域通過フィルタ回路 ６０ イコライザ回路 ６１ａ、６１ｂ ２倍回路 ６２ａ、６２ｂ、１２３ 加算器 １２２ 減算器 ７０ 帯域遮断フィルタ回路及び高域通過フィルタ回路 ８０ 可変制御型帯域通過フィルタ回路 ９０ Ｑ一定可変制御型帯域通過フィルタ回路 ９１、９１ａ、９１ｂ 電圧制御電圧電流変換回路 １００ ゲイン制御アンプ回路 １０２ バッファ回路 １１１ａ、１１１ｂ、１２１ａ、１２１ｂ、１２１ｃ
掛け算器 １１２、１１２ ＬＰＦ回路 １１３ 電圧制御発振器 １１５ 増幅器 １３１ 移相弁別器 １４１ａ、１４１ｂ レベル検波器 １４２ コンパレータ Ｒ 抵抗 Ｃ コンデンサ Ｑ トランジスタ Ｖ1 〜Ｖ3 直流電圧源 Ｖin 差動信号源 Ｉ1 〜Ｉ14 電流源
掛け算器 １１２、１１２ ＬＰＦ回路 １１３ 電圧制御発振器 １１５ 増幅器 １３１ 移相弁別器 １４１ａ、１４１ｂ レベル検波器 １４２ コンパレータ Ｒ 抵抗 Ｃ コンデンサ Ｑ トランジスタ Ｖ1 〜Ｖ3 直流電圧源 Ｖin 差動信号源 Ｉ1 〜Ｉ14 電流源
【数２４】
Claims (11)
- 【請求項１】 エミッタ接地とされる第１の増幅手段
と、ベース接地とされる第２の増幅手段と、前記第１の
増幅手段のエミッタに接続される電流源によって構成さ
れる一対の電圧帰還回路と、 該各電圧帰還回路における前記第１の増幅手段のエミッ
タと上記第２の増幅手段のベース間に接続される一対の
抵抗を備え、かつ、該抵抗の一端が上記第２の増幅手段
の各ベースと接続されている中点電位検出回路と、 上記各電圧帰還回路における第２の増幅手段のエミッタ
に接続されている基準電圧源とを備え、 上記各電圧帰還回路における第１の増幅手段のベースを
バイアス電位の出力点としたことを特徴とする高インピ
ーダンス電位設定回路。 - 【請求項２】 エミッタ接地とされる第１の増幅手段
と、ベース接地とされる第２の増幅手段と、前記第１の
増幅手段のエミッタに接続される電流源によって構成さ
れる一対の電圧帰還回路と、 該各電圧帰還回路における前記第１の増幅手段のエミッ
タと上記第２の増幅手段のベース間に接続される一対の
抵抗を備え、かつ、該抵抗の一端が上記第２の増幅手段
の各ベースと接続されている中点電位検出回路と、 上記各電圧帰還回路における第２の増幅手段のエミッタ
に接続されている基準電圧源とを備え、 上記各電圧帰還回路における第１の増幅手段のベースを
バイアス電位の出力点とし、該バイアス電位の出力点に
コンデンサを負荷インピーダンスとする電圧電流変換回
路を接続し、 完全積分器回路を構成したことを特徴とする電子回路。 - 【請求項３】 請求項２に記載のバイアス電位の出力点
に、フルバランス回路で構成される電圧制御電圧電流変
換回路を接続し、 時定数制御積分器回路を構成したことを特徴とする電子
回路。 - 【請求項４】 請求項２に記載のコンデンサを負荷とす
る電圧電流変換回路の差動入力端子に、電圧シフト回路
の出力を供給すると共に、 該電圧シフト回路の入力を上記第１の増幅手段のコレク
タに接続し、 上記電圧シフト回路の入力側から見たインピーダンスが
誘導性となるアクティブインダクタンス回路を構成した
ことを特徴とする電子回路。 - 【請求項５】 請求項４に記載のコンデンサを負荷とす
る電圧電流変換回路の出力側に、フルバランス回路で構
成される電圧制御電圧電流変換回路を接続し、 電圧制御アクティブインダクタンス回路を構成したこと
を特徴とする電子回路。 - 【請求項６】 請求項４に記載の第１の増幅手段のコレ
クタに、低域通過フィルタ回路を接続し、 低域通過フィルタ回路及び帯域通過フィルタ回路を構成
したことを特徴とする電子回路。 - 【請求項７】 請求項４に記載の電圧シフト回路の入力
電圧を２倍にする２倍回路と、 該２倍回路の出力電圧と入力差動信号とを加算する加算
回路を接続し、 イコライザ回路を構成したことを特徴とする電子回路。 - 【請求項８】 請求項４に記載の電圧シフト回路の入力
に、第２の高インピーダンス電位設定回路から所定の電
位を供給し、 高域通過フィルタ回路及び帯域除去フィルタ回路を構成
したことを特徴とする電子回路。 - 【請求項９】 請求項５に記載の電圧シフト回路の入力
側に容量性インピーダンスを接続し、 可変制御帯域通過フィルタ回路を構成したことを特徴と
する電子回路。 - 【請求項１０】 請求項９に記載の電圧シフト回路の出
力に、フルバランス回路と電圧電流変換回路で構成され
る電圧制御電圧電流変換回路を接続すると共に、 上記第１の増幅手段のコレクタに、上記電圧シフト回路
の入力と、 第２のフルバランス回路と第２の電圧電流変換回路で構
成される第２の電圧制御電圧電流変換回路とを接続し、 Ｑ一定可変制御帯域通過フィルタ回路を構成したことを
特徴とする電子回路。 - 【請求項１１】 エミッタ接地とされる第１の増幅手段
と、ベース接地とされる第２の増幅手段と、前記第１の
増幅手段のエミッタに接続される電流源によって構成さ
れる一対の電圧帰還回路と、 該各電圧帰還回路における前記第１の増幅手段のエミッ
タと上記第２の増幅手段のベース間に接続される一対の
抵抗を備え、かつ、該抵抗の一端が上記第２の増幅手段
の各ベースと接続されている中点電位検出回路と、 上記各電圧帰還回路における第２の増幅手段のエミッタ
に接続されている基準電圧源とを備え、 上記各電圧帰還回路における第１の増幅手段のベースを
バイアス電位の出力点とし、該バイアス電位の出力点に
抵抗を負荷インピーダンスとする電圧電流変換回路と、 フルバランス回路と電圧電流変換回路で構成される電圧
制御電圧電流変換回路とを接続すると共に、 上記第１の増幅手段のエミッタにバッファ回路を接続
し、 ゲイン制御アンプ回路を構成したことを特徴とする電子
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29888995A JP3484845B2 (ja) | 1995-10-24 | 1995-10-24 | 高インピーダンス電位設定回路と電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29888995A JP3484845B2 (ja) | 1995-10-24 | 1995-10-24 | 高インピーダンス電位設定回路と電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121129A true JPH09121129A (ja) | 1997-05-06 |
| JP3484845B2 JP3484845B2 (ja) | 2004-01-06 |
Family
ID=17865482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29888995A Expired - Fee Related JP3484845B2 (ja) | 1995-10-24 | 1995-10-24 | 高インピーダンス電位設定回路と電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3484845B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115128327A (zh) * | 2022-06-30 | 2022-09-30 | 杭州衡驰科技有限公司 | 开关电源高边电流检测方法 |
-
1995
- 1995-10-24 JP JP29888995A patent/JP3484845B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115128327A (zh) * | 2022-06-30 | 2022-09-30 | 杭州衡驰科技有限公司 | 开关电源高边电流检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3484845B2 (ja) | 2004-01-06 |
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Legal Events
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