JPH09121125A - 増幅器のバイアス電流制御回路 - Google Patents
増幅器のバイアス電流制御回路Info
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- JPH09121125A JPH09121125A JP7276076A JP27607695A JPH09121125A JP H09121125 A JPH09121125 A JP H09121125A JP 7276076 A JP7276076 A JP 7276076A JP 27607695 A JP27607695 A JP 27607695A JP H09121125 A JPH09121125 A JP H09121125A
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- JP
- Japan
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- bias current
- amplifier
- output
- distortion
- control circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
- H03F1/342—Negative-feedback-circuit arrangements with or without positive feedback in field-effect transistor amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3205—Modifications of amplifiers to reduce non-linear distortion in field-effect transistor amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
- Transmitters (AREA)
Abstract
(57)【要約】
【課題】 増幅器の出力に含まれる歪みの度合いを許容
できる最悪値に保つことにより、増幅器の消費電流を最
低にすることができるバイアス制御回路の提供。 【解決手段】 増幅器１の出力は方向性結合器５で分岐
され、正の半波を検波する検波器２と負の半波を検波す
る検波器３に入力される。これによって、上述の正の波
高値が平滑コンデンサ１９に蓄積され、負の波高値が平
滑コンデンサ２０に負の状態で蓄積され、オペアンプ２
１，２２から出力される。これ等の出力は、抵抗ＲA ，
ＲB を介してバイアス制御回路４に入力される。抵抗Ｒ
A ，ＲB との比を、所定の歪みの度合いに相当する正負
の波高値の比に等しくなるように設定すれば、その歪み
の度合いになるように、増幅器１のバイアス電流が自動
調整される。
できる最悪値に保つことにより、増幅器の消費電流を最
低にすることができるバイアス制御回路の提供。 【解決手段】 増幅器１の出力は方向性結合器５で分岐
され、正の半波を検波する検波器２と負の半波を検波す
る検波器３に入力される。これによって、上述の正の波
高値が平滑コンデンサ１９に蓄積され、負の波高値が平
滑コンデンサ２０に負の状態で蓄積され、オペアンプ２
１，２２から出力される。これ等の出力は、抵抗ＲA ，
ＲB を介してバイアス制御回路４に入力される。抵抗Ｒ
A ，ＲB との比を、所定の歪みの度合いに相当する正負
の波高値の比に等しくなるように設定すれば、その歪み
の度合いになるように、増幅器１のバイアス電流が自動
調整される。
Description
【０００１】
【発明の属する技術分野】本発明は増幅器のバイアス電
流制御回路に関し、特に携帯電話等の無線通信機器に使
用される高周波送信パワーアンプのバイアス電流制御回
路に関するものである。
流制御回路に関し、特に携帯電話等の無線通信機器に使
用される高周波送信パワーアンプのバイアス電流制御回
路に関するものである。
【０００２】
【従来の技術】携帯電話等の様な電池で動作する無線通
信機器では、限られた電池容量でできる限り通話時間を
長くすることが最も重要な課題となっている。従って、
この種の通信機器に使用される高周波送信パワーアンプ
においては、定められた送信電力を出力するために必要
な消費電力をできる限り低減することが要求されてい
る。
信機器では、限られた電池容量でできる限り通話時間を
長くすることが最も重要な課題となっている。従って、
この種の通信機器に使用される高周波送信パワーアンプ
においては、定められた送信電力を出力するために必要
な消費電力をできる限り低減することが要求されてい
る。
【０００３】そのための一方法としては、当該パワーア
ンプの直流バイアス電流をできるだけ少なくする様に制
御する方法があるが、直流バイアス電流を少なくする
と、パワーアンプ出力に歪みが多く発生するという事実
があり、よっていたずらに直流バイアスを少なくすると
いうことはできない。
ンプの直流バイアス電流をできるだけ少なくする様に制
御する方法があるが、直流バイアス電流を少なくする
と、パワーアンプ出力に歪みが多く発生するという事実
があり、よっていたずらに直流バイアスを少なくすると
いうことはできない。
【０００４】ここで、アンプの直流バイアス電流の制御
方法の一例として、特開平５−２３５６４６号公報に開
示の技術を引用して説明する。図４はこの技術の構成を
示す図である。
方法の一例として、特開平５−２３５６４６号公報に開
示の技術を引用して説明する。図４はこの技術の構成を
示す図である。
【０００５】図４において、入力部３７からの入力信号
は、非線形補償器３１の歪発生用ＧａＡｓ電界効果トラ
ンジスタ（ＦＥＴ）３８のゲートへ入力され、方向性結
合器３５を介して出力端３６へ導出されると共に、一部
分岐されて検波器３３へ供給される。
は、非線形補償器３１の歪発生用ＧａＡｓ電界効果トラ
ンジスタ（ＦＥＴ）３８のゲートへ入力され、方向性結
合器３５を介して出力端３６へ導出されると共に、一部
分岐されて検波器３３へ供給される。
【０００６】検波器３３において検波されることにより
出力レベルに応じた直流電圧が得られ、この直流電圧が
バイアス制御回路３４へ入力されている。このバイアス
制御回路３４においては、入力された直流電圧に応じて
歪発生用ＦＥＴ３８のゲートバイアスを制御してバイア
ス電流を制御する方式となっている。
出力レベルに応じた直流電圧が得られ、この直流電圧が
バイアス制御回路３４へ入力されている。このバイアス
制御回路３４においては、入力された直流電圧に応じて
歪発生用ＦＥＴ３８のゲートバイアスを制御してバイア
ス電流を制御する方式となっている。
【０００７】この回路では、アンプの出力レベルを検出
してそれが大なる場合は、ＦＥＴ３８のゲートバイアス
を下げてより大きな歪みを発生させ、出力レベルが小さ
い場合は、ゲートバイアスを上げて歪みが小さくなる様
に制御するものである。
してそれが大なる場合は、ＦＥＴ３８のゲートバイアス
を下げてより大きな歪みを発生させ、出力レベルが小さ
い場合は、ゲートバイアスを上げて歪みが小さくなる様
に制御するものである。
【０００８】
【発明が解決しようとする課題】この様な従来の方法で
は、アンプの出力レベルに応じて歪みの度合いが変化す
る様に、バイアス電流を制御するようになっているの
で、出力レベルに応じた最適の歪みを発生することはで
きるが、アンプの消費電力を削減するために直流バイア
ス電流を最小に維持しつつ出力の歪みの度合いは許容範
囲内の一定位置に保つようにすることはできないという
欠点がある。
は、アンプの出力レベルに応じて歪みの度合いが変化す
る様に、バイアス電流を制御するようになっているの
で、出力レベルに応じた最適の歪みを発生することはで
きるが、アンプの消費電力を削減するために直流バイア
ス電流を最小に維持しつつ出力の歪みの度合いは許容範
囲内の一定位置に保つようにすることはできないという
欠点がある。
【０００９】本発明の目的は、許容できる歪みの範囲内
でバイアス電流を最低に制御可能とした増幅器のバイア
ス電流制御回路を提供することである。
でバイアス電流を最低に制御可能とした増幅器のバイア
ス電流制御回路を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、増幅器
の出力波形に含まれる歪みの度合いを検出する歪み検出
手段と、この歪み検出手段の検出結果に応じて前記増幅
器のバイアス電流を制御するバイアス電流制御手段とを
含むことを特徴とする増幅器のバイアス電流制御回路が
得られる。
の出力波形に含まれる歪みの度合いを検出する歪み検出
手段と、この歪み検出手段の検出結果に応じて前記増幅
器のバイアス電流を制御するバイアス電流制御手段とを
含むことを特徴とする増幅器のバイアス電流制御回路が
得られる。
【００１１】そして、前記歪み検出手段は、前記出力波
形の正の波高値を検出する第一の検出手段と、前記出力
波形の負の波高値を検出する第２の検出手段と、前記第
１及び第２の検出手段の検出出力同士を混合して出力す
る出力手段とを有することを特徴とする。
形の正の波高値を検出する第一の検出手段と、前記出力
波形の負の波高値を検出する第２の検出手段と、前記第
１及び第２の検出手段の検出出力同士を混合して出力す
る出力手段とを有することを特徴とする。
【００１２】また、前記バイアス電流制御手段は、前記
第１の検出手段による正の波高値の前記第２の検出手段
による負の波高値に対する比が一定になるように前記バ
イアス電流を制御するよう構成されていることを特徴と
する。
第１の検出手段による正の波高値の前記第２の検出手段
による負の波高値に対する比が一定になるように前記バ
イアス電流を制御するよう構成されていることを特徴と
する。
【００１３】
【発明の実施の形態】本発明の作用につき述べると、ア
ンプ出力の歪みの度合いを、当該出力の正の波高値と負
の波高値との比にて検出し、この比が常に一定になる様
にアンプの直流バイアスを制御するものであり、この比
が所定の範囲（許容範囲）内に常に収まる様にバイアス
電流を制御することで、最適の消費電流で信号の増幅が
可能となる。
ンプ出力の歪みの度合いを、当該出力の正の波高値と負
の波高値との比にて検出し、この比が常に一定になる様
にアンプの直流バイアスを制御するものであり、この比
が所定の範囲（許容範囲）内に常に収まる様にバイアス
電流を制御することで、最適の消費電流で信号の増幅が
可能となる。
【００１４】以下、図面を用いて本発明の実施例につい
て詳述する。
て詳述する。
【００１５】図１は本発明の実施例の構成を示す回路図
であり、図２は増幅素子としてＧａＡｓ ＦＥＴを用い
た場合、このＦＥＴのドレイン・ソース間電圧ＶDS対ド
レイン電流ＩD 特性の典型的な例を示す図である。
であり、図２は増幅素子としてＧａＡｓ ＦＥＴを用い
た場合、このＦＥＴのドレイン・ソース間電圧ＶDS対ド
レイン電流ＩD 特性の典型的な例を示す図である。
【００１６】先ず、この図２を参照すると、図中の曲線
はゲートソース間電圧ＶGSをパラメータにしたＶDSとＩ
D との関係を示している。ゲートに加わる直流バイアス
電圧を高めのＶGAに設定し、入力波形Ａを入力すると、
出力波形はＰ A´で与えられる歪みの少ない波形にな
る。しかし、この場合、アンプに流れる直流バイアス電
流はＩA であり、大きな値になる。
はゲートソース間電圧ＶGSをパラメータにしたＶDSとＩ
D との関係を示している。ゲートに加わる直流バイアス
電圧を高めのＶGAに設定し、入力波形Ａを入力すると、
出力波形はＰ A´で与えられる歪みの少ない波形にな
る。しかし、この場合、アンプに流れる直流バイアス電
流はＩA であり、大きな値になる。
【００１７】これに対して、ゲートに加わる直流バイア
ス電圧を低めのＶGBに設定し、入力波形Ｂを入力する
と、出力波形はＰ B´で与えられる歪みが大きい波形に
なる。しかし、この場合、アンプに流れる直流バイアス
電流はＩB であり、少ない消費電力で済む。
ス電圧を低めのＶGBに設定し、入力波形Ｂを入力する
と、出力波形はＰ B´で与えられる歪みが大きい波形に
なる。しかし、この場合、アンプに流れる直流バイアス
電流はＩB であり、少ない消費電力で済む。
【００１８】この様に、歪みの度合いによって消費電流
（バイアス電流）は異なり、互いに相入れないいわゆる
トレードオフの関係にある。従って、消費電流を押さえ
るためには、歪みの度合いを許容できる最悪値に設定す
る必要がある。
（バイアス電流）は異なり、互いに相入れないいわゆる
トレードオフの関係にある。従って、消費電流を押さえ
るためには、歪みの度合いを許容できる最悪値に設定す
る必要がある。
【００１９】次に、ＧａＡｓ ＦＥＴ増幅器の出力の波
高値と歪みとの関係を図３に示す。歪みが少ない場合
は、正の波高値ＶA と負の波高値ＶB との比ＶA ／ＶB
はほぼ１である。歪みが中程度ある場合、この比は０．
６から０．９程度に下がる。更に歪みが大きくなると、
０．５以下に落ちる。この様に、正負の波高値の比と歪
みは対応しており、波高値の比を一定にすることによっ
て、歪みの度合いを所定の値に止めることができる。
高値と歪みとの関係を図３に示す。歪みが少ない場合
は、正の波高値ＶA と負の波高値ＶB との比ＶA ／ＶB
はほぼ１である。歪みが中程度ある場合、この比は０．
６から０．９程度に下がる。更に歪みが大きくなると、
０．５以下に落ちる。この様に、正負の波高値の比と歪
みは対応しており、波高値の比を一定にすることによっ
て、歪みの度合いを所定の値に止めることができる。
【００２０】以上の事実を考慮して、本発明の実施例の
回路が図１に示す如く得られる。図１を参照すると、増
幅器１はＧａＡｓ ＦＥＴ１４を用いた高周波パワーア
ンプであり、入力端子２７からの信号はカップリングコ
ンデンサ９０を介してＦＥＴ１４のゲート入力となる。
このＦＥＴ１４のドレインには電源からのバイアスがチ
ョークコイル１３を介して印加されており、このドレイ
ン出力Ｐがカップリングコンデンサ１０を介して導出さ
れる。
回路が図１に示す如く得られる。図１を参照すると、増
幅器１はＧａＡｓ ＦＥＴ１４を用いた高周波パワーア
ンプであり、入力端子２７からの信号はカップリングコ
ンデンサ９０を介してＦＥＴ１４のゲート入力となる。
このＦＥＴ１４のドレインには電源からのバイアスがチ
ョークコイル１３を介して印加されており、このドレイ
ン出力Ｐがカップリングコンデンサ１０を介して導出さ
れる。
【００２１】この増幅出力は方向性結合器５を介して負
荷６へ供給されると共に、一部分岐されて、カップリン
グコンデンサ１１を介して正の半波を検出する検波器２
と、負の半波を検出する検波器３とへ夫々印加される。
尚、抵抗７，８は終端抵抗である。
荷６へ供給されると共に、一部分岐されて、カップリン
グコンデンサ１１を介して正の半波を検出する検波器２
と、負の半波を検出する検波器３とへ夫々印加される。
尚、抵抗７，８は終端抵抗である。
【００２２】検波器２においては、検波ダイオード１５
により検波された正の信号は抵抗１７を介して平滑コン
デンサ１９へ入力され、更にオペアンプ２１を介して正
の波高値に応じた電圧として出力される。
により検波された正の信号は抵抗１７を介して平滑コン
デンサ１９へ入力され、更にオペアンプ２１を介して正
の波高値に応じた電圧として出力される。
【００２３】検波器３においては、検波ダイオード１６
により検波された負の信号は抵抗１８を介して平滑コン
デンサ２０へ入力され、更にオペアンプ２２を介して負
の波高値に応じた電圧として出力される。
により検波された負の信号は抵抗１８を介して平滑コン
デンサ２０へ入力され、更にオペアンプ２２を介して負
の波高値に応じた電圧として出力される。
【００２４】これ等正及び負の波高値に応じた電圧は混
合器４にて混合される。この混合器４は抵抗ＲA ，ＲB
からなり、抵抗ＲA ，ＲB を介した両出力はバイアス制
御回路９の反転入力で混合される。このバイアス制御回
路９はオペアンプ２５と、積分コンデンサ２６とからな
り、オペアンプ２５の非反転入力はアースされ、反転入
力には先の混合器４からの混合出力が供給されている。
そして、このオペアンプ２５の出力がチョークコイル１
２を介してＦＥＴ１４のゲートバイアスとなるものであ
る。
合器４にて混合される。この混合器４は抵抗ＲA ，ＲB
からなり、抵抗ＲA ，ＲB を介した両出力はバイアス制
御回路９の反転入力で混合される。このバイアス制御回
路９はオペアンプ２５と、積分コンデンサ２６とからな
り、オペアンプ２５の非反転入力はアースされ、反転入
力には先の混合器４からの混合出力が供給されている。
そして、このオペアンプ２５の出力がチョークコイル１
２を介してＦＥＴ１４のゲートバイアスとなるものであ
る。
【００２５】かかる構成において、この増幅器１の出力
は方向性結合器５で分岐され、正の半波を検波する検波
器２と負の半波を検波する検波器３に入力される。これ
によって、上述の正の波高値ＶA に相当する電圧が平滑
コンデンサ１９に蓄積され、オペアンプ２１から出力さ
れる。他方、負の波高値ＶB に相当する平滑コンデンサ
２０に負の状態で蓄積され、オペアンプ２２から出力さ
れる。
は方向性結合器５で分岐され、正の半波を検波する検波
器２と負の半波を検波する検波器３に入力される。これ
によって、上述の正の波高値ＶA に相当する電圧が平滑
コンデンサ１９に蓄積され、オペアンプ２１から出力さ
れる。他方、負の波高値ＶB に相当する平滑コンデンサ
２０に負の状態で蓄積され、オペアンプ２２から出力さ
れる。
【００２６】これ等の出力は、混合器４にて混合されて
バイアス制御回路４に入力される。バイアス制御回路４
は演算増幅器２５，積分コンデンサ２６から構成される
２入力の積分回路である。検波器２，３の出力電圧はほ
ぼ、ＶA ，−ＶB （ＶA ，ＶB ＞０）であるので、積分
コンデンサ２６に流入する電流ＩS は、 ＩS ＝ＶA ／ＲA −ＶB ／ＲB ＝（ＲB ・ＶA −ＲA ・ＶB ）／ＲA ・ＲB …（１） となる。
バイアス制御回路４に入力される。バイアス制御回路４
は演算増幅器２５，積分コンデンサ２６から構成される
２入力の積分回路である。検波器２，３の出力電圧はほ
ぼ、ＶA ，−ＶB （ＶA ，ＶB ＞０）であるので、積分
コンデンサ２６に流入する電流ＩS は、 ＩS ＝ＶA ／ＲA −ＶB ／ＲB ＝（ＲB ・ＶA −ＲA ・ＶB ）／ＲA ・ＲB …（１） となる。
【００２７】（１）式が正のとき、すなわち、 ＶA ／ＶB ＞ＲA ／ＲB の時は、ＩS は正の電流となり、積分器の出力電圧は低
下する方向に動作し、よって、増幅器１のＦＥＴ１４の
バイアス電流は減少する。バイアス電流が減少すると、
当然歪みが増えるので、ＶA ／ＶB は小となる。
下する方向に動作し、よって、増幅器１のＦＥＴ１４の
バイアス電流は減少する。バイアス電流が減少すると、
当然歪みが増えるので、ＶA ／ＶB は小となる。
【００２８】逆に、（１）式が負の時、すなわち、 ＶA ／ＶB ＜ＲA ／ＲB の時は、ＩS は負の電流となり、積分器の出力電圧は上
昇する方向に動作し、従って増幅器１のＦＥＴ１４のバ
イアス電流は増加する。バイアス電流が増加すると、当
然歪みは減少するので、ＶA ／ＶB は大となる。
昇する方向に動作し、従って増幅器１のＦＥＴ１４のバ
イアス電流は増加する。バイアス電流が増加すると、当
然歪みは減少するので、ＶA ／ＶB は大となる。
【００２９】以上の動作は、ＶA ／ＶB ＝ＲA ／ＲB と
なる様に制御ループが働くことを意味している。すなわ
ち、抵抗ＲA とＲB との値を、ＲA ／ＲB が所定の歪み
の度合いに相当するＶA ／ＶB の値に等しくなる様に予
め設定しておけば、図１の回路はその歪みの度合いに一
致する様に、ＦＥＴ１４のバイアス電流が自動的に調整
されることになる。
なる様に制御ループが働くことを意味している。すなわ
ち、抵抗ＲA とＲB との値を、ＲA ／ＲB が所定の歪み
の度合いに相当するＶA ／ＶB の値に等しくなる様に予
め設定しておけば、図１の回路はその歪みの度合いに一
致する様に、ＦＥＴ１４のバイアス電流が自動的に調整
されることになる。
【００３０】
【発明の効果】叙上の如く、本発明によれば、許容でき
る最悪の歪みの度合いになる様にバイアス電流が自動調
整されるので、常に最適な消費電流で高周波パワーアン
プを動作させることができるという効果がある。
る最悪の歪みの度合いになる様にバイアス電流が自動調
整されるので、常に最適な消費電流で高周波パワーアン
プを動作させることができるという効果がある。
【図１】本発明の実施例の回路図である。
【図２】ＧａＡｓ ＦＥＴのバイアス点による歪みの発
生状況を示す図である。
生状況を示す図である。
【図３】歪みと波高値との関係を示す図である。
【図４】従来のバイアス電流制御回路の一例を示す図で
ある。
ある。
【符号の説明】 １ 増幅器 ２ 正の波高値検出器 ３ 負の波高値検出器 ４ 混合器 ５ 方向性結合器 ６ 負荷 ７，８ 終端抵抗 ９ ゲートバイアス制御回路 １０，１１，９０ カップリングコンデンサ １２，１３ チョークコイル １４ ＧａＡｓ ＦＥＴ １５，１６ 検波ダイオード １７，１８，ＲA ，ＲB 抵抗 １９，２０ 平滑コンデンサ ２１，２２，２５ オペアンプ ２６ 積分コンデンサ
Claims (5)
- 【請求項１】 増幅器の出力波形に含まれる歪みの度合
いを検出する歪み検出手段と、この歪み検出手段の検出
結果に応じて前記増幅器のバイアス電流を制御するバイ
アス電流制御手段とを含むことを特徴とする増幅器のバ
イアス電流制御回路。 - 【請求項２】 前記歪み検出手段は、前記出力波形の正
の波高値を検出する第一の検出手段と、前記出力波形の
負の波高値を検出する第２の検出手段と、前記第１及び
第２の検出手段の検出出力同士を混合して出力する出力
手段とを有することを特徴とする請求項１記載の増幅器
のバイアス電流制御回路。 - 【請求項３】 前記バイアス電流制御手段は前記出力手
段による混合出力に応じて前記バイアス電流を制御する
よう構成されていることを特徴とする請求項２記載の増
幅器のバイアス電流制御回路。 - 【請求項４】 前記バイアス電流制御手段は、前記第１
の検出手段による正の波高値の前記第２の検出手段によ
る負の波高値に対する比が一定になるように前記バイア
ス電流を制御するよう構成されていることを特徴とする
請求項３記載の増幅器のバイアス電流制御回路。 - 【請求項５】 前記増幅器は増幅用の電界効果トランジ
スタからなり、前記バイアス電流制御手段はこの電界効
果トランジスタのゲートバイアスを前記混合出力に応じ
て制御するよう構成されていることを特徴とする請求項
３または４記載の増幅器のバイアス電流制御回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276076A JP2720851B2 (ja) | 1995-10-25 | 1995-10-25 | 増幅器のバイアス電流制御回路 |
| AU70374/96A AU705429B2 (en) | 1995-10-25 | 1996-10-23 | Bias controller for decreasing bias current supplied to amplifier without sacrifice of distortion |
| DE69615497T DE69615497T2 (de) | 1995-10-25 | 1996-10-23 | Vorspannungssteuerung zum Einstellen geringerer Vorspannungsströme für einen Verstärker ohne Einbusse bezüglich der Verzerrung |
| EP96117014A EP0771068B1 (en) | 1995-10-25 | 1996-10-23 | Bias controller for decreasing bias current supplied to amplifier without sacrifice of distortion |
| US08/736,505 US5798665A (en) | 1995-10-25 | 1996-10-24 | Bias controller for decreasing bias current supplied to amplifier without sacrifice if distortion |
| CA002188729A CA2188729C (en) | 1995-10-25 | 1996-10-24 | Bias controller for decreasing bias current supplied to amplifier without sacrifice of distortion |
| KR1019960048268A KR100228564B1 (ko) | 1995-10-25 | 1996-10-25 | 왜곡의 손실없이 증폭기에 공급되는 바이어스 전류를 감소시키기 위한 바이어스 제어기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276076A JP2720851B2 (ja) | 1995-10-25 | 1995-10-25 | 増幅器のバイアス電流制御回路 |
Publications (2)
| Publication Number | Publication Date |
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