JPH09120284A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH09120284A JPH09120284A JP7301988A JP30198895A JPH09120284A JP H09120284 A JPH09120284 A JP H09120284A JP 7301988 A JP7301988 A JP 7301988A JP 30198895 A JP30198895 A JP 30198895A JP H09120284 A JPH09120284 A JP H09120284A
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Abstract
(57)【要約】
【課題】 ＰＣＭ音源回路やＤＳＰのような記憶手段１
と処理手段２を含むディジタル信号処理装置において、
簡単な構成で、処理装置外からの又は処理装置外へのデ
ータの入力又は出力を行なう。 【解決手段】 処理手段２が記憶手段１にアクセスする
ために該処理手段２に設けられている既存の入力又は出
力端子Ｔwinを利用して、入出力制御部３を介して、外
部からのデータを該処理手段２内に取り込む、又は、該
処理手段２の出力データを外部へ出力する。処理手段２
における時分割処理タイムスロットのいずれか少なくと
も１つを用いて外部への入力又は出力のためにアクセス
し、その他の時分割処理タイムスロットでは記憶手段１
にアクセスする。従って、処理手段２のデータピン構成
を拡張することなく、外部に対してもアクセスできるよ
う、その機能を拡張することができる。
と処理手段２を含むディジタル信号処理装置において、
簡単な構成で、処理装置外からの又は処理装置外へのデ
ータの入力又は出力を行なう。 【解決手段】 処理手段２が記憶手段１にアクセスする
ために該処理手段２に設けられている既存の入力又は出
力端子Ｔwinを利用して、入出力制御部３を介して、外
部からのデータを該処理手段２内に取り込む、又は、該
処理手段２の出力データを外部へ出力する。処理手段２
における時分割処理タイムスロットのいずれか少なくと
も１つを用いて外部への入力又は出力のためにアクセス
し、その他の時分割処理タイムスロットでは記憶手段１
にアクセスする。従って、処理手段２のデータピン構成
を拡張することなく、外部に対してもアクセスできるよ
う、その機能を拡張することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、音波形データな
どのディジタルデータに対して楽音生成処理やエフェク
ト付加処理などのディジタル信号処理を行なう装置に関
し、特に、メモリを参照して処理を実行するもの（例え
ば、波形メモリから読み出した波形データに楽音生成処
理を施す音源や、遅延メモリを用いて楽音データに遅延
処理を施すエフェクタなど）において、装置外部との間
でデータの入出力を行なうための回路構成を簡略化する
とともにその応用性を高めたことに関する。
どのディジタルデータに対して楽音生成処理やエフェク
ト付加処理などのディジタル信号処理を行なう装置に関
し、特に、メモリを参照して処理を実行するもの（例え
ば、波形メモリから読み出した波形データに楽音生成処
理を施す音源や、遅延メモリを用いて楽音データに遅延
処理を施すエフェクタなど）において、装置外部との間
でデータの入出力を行なうための回路構成を簡略化する
とともにその応用性を高めたことに関する。
【０００２】
【従来の技術】近年、半導体技術及びディジタル信号処
理技術の進歩を基礎として、ＬＳＩで構成した波形メモ
リ音源が、電子楽器やパーソナルコンピュータ用音源ボ
ード等の楽音発生装置において採用されている。波形メ
モリ音源は、波形メモリに記憶された波形データ（例え
ばＰＣＭ（パルス符号変調された）波形データ等）を演
奏情報に応じたピッチで読み出し、その波形データに対
して所定の処理を実行することによって楽音データの生
成及び加工を行なうものである。
理技術の進歩を基礎として、ＬＳＩで構成した波形メモ
リ音源が、電子楽器やパーソナルコンピュータ用音源ボ
ード等の楽音発生装置において採用されている。波形メ
モリ音源は、波形メモリに記憶された波形データ（例え
ばＰＣＭ（パルス符号変調された）波形データ等）を演
奏情報に応じたピッチで読み出し、その波形データに対
して所定の処理を実行することによって楽音データの生
成及び加工を行なうものである。
【０００３】波形メモリ音源の実行する楽音生成処理
は、一例として、次のような各処理から成っている。 （１）波形データにフィルタ演算を施すことによって音
色を制御するディジタルフィルタ処理 （２）波形データに音量エンベロープを示す情報を乗算
する音量制御処理 （３）ピッチ，音色または音量等を変調する処理 （４）各発音チャンネルの波形データをミキシングする
処理 （５）エフェクト（例えばリバーブ等）を付加する処理
は、一例として、次のような各処理から成っている。 （１）波形データにフィルタ演算を施すことによって音
色を制御するディジタルフィルタ処理 （２）波形データに音量エンベロープを示す情報を乗算
する音量制御処理 （３）ピッチ，音色または音量等を変調する処理 （４）各発音チャンネルの波形データをミキシングする
処理 （５）エフェクト（例えばリバーブ等）を付加する処理
【０００４】ところで、波形メモリ音源の実行するこう
した楽音生成処理は、波形メモリからの波形データに対
してだけでなく、波形メモリ以外からの波形データ（例
えば、ユーザーによる楽器の演奏音等をマイクロフォン
でピックアップしてアナログ／ディジタル変換した波形
データ）に対して実行しても有用な処理である。そこ
で、波形メモリ以外からの波形データ（以下、外部波形
データともいう）も波形メモリ音源に入力させることが
できるようにすることが望まれている。
した楽音生成処理は、波形メモリからの波形データに対
してだけでなく、波形メモリ以外からの波形データ（例
えば、ユーザーによる楽器の演奏音等をマイクロフォン
でピックアップしてアナログ／ディジタル変換した波形
データ）に対して実行しても有用な処理である。そこ
で、波形メモリ以外からの波形データ（以下、外部波形
データともいう）も波形メモリ音源に入力させることが
できるようにすることが望まれている。
【０００５】しかるに、音源ＬＳＩと波形メモリとを含
む音源システムは、そのままでは、いわば閉じたシステ
ムとして構成されており、外部波形データを入力するこ
とができない。そのため、従来は、外部波形データを入
力するための専用の入力端子（例えばシリアル入力用の
端子）を設けた音源ＬＳＩを設計・製作するとともに、
外部波形データのフォーマットをこの入力端子用に変換
するインターフェースを設けなければならなかった。
む音源システムは、そのままでは、いわば閉じたシステ
ムとして構成されており、外部波形データを入力するこ
とができない。そのため、従来は、外部波形データを入
力するための専用の入力端子（例えばシリアル入力用の
端子）を設けた音源ＬＳＩを設計・製作するとともに、
外部波形データのフォーマットをこの入力端子用に変換
するインターフェースを設けなければならなかった。
【０００６】
【発明が解決しようとする課題】しかし、こうしたイン
ターフェースを設けることは、音源システム全体の大型
化と高コスト化を招いてしまう。また、外部波形データ
専用の入力端子を音源ＬＳＩに設けることには、こうし
た入力端子を有しない既存の音源ＬＳＩとは設計を変更
しなければならないという煩雑さがある。
ターフェースを設けることは、音源システム全体の大型
化と高コスト化を招いてしまう。また、外部波形データ
専用の入力端子を音源ＬＳＩに設けることには、こうし
た入力端子を有しない既存の音源ＬＳＩとは設計を変更
しなければならないという煩雑さがある。
【０００７】また、複数系統の外部波形データを入力さ
せたい場合には、それに応じて複数系統の外部波形デー
タ専用の入力端子を音源ＬＳＩに設けることができれば
よいが、それでは音源ＬＳＩの大型化と高コスト化につ
ながってしまう。そこで、一般には、外部波形データ専
用の入力端子を１系統だけ設けるようにするとともに、
その入力端子を、想定する最大の系統数分で時分割に使
用することによって、複数系統の外部波形データを入力
させることができるようにしている。しかし、その入力
端子に何系統の外部波形データを入力させたいかは状況
に応じて異なっており、実際には、想定したよりも少な
い系統数分しか入力されないことが多い。そのため、使
用面で無駄があるという問題があった。更に、波形デー
タの幅（すなわち波形データを表現するビット数）が増
大している今日、たとえ１系統だけであっても、外部波
形データ専用の入力端子を設けることは、やはり音源Ｌ
ＳＩの大型化と高コスト化につながってしまう。
せたい場合には、それに応じて複数系統の外部波形デー
タ専用の入力端子を音源ＬＳＩに設けることができれば
よいが、それでは音源ＬＳＩの大型化と高コスト化につ
ながってしまう。そこで、一般には、外部波形データ専
用の入力端子を１系統だけ設けるようにするとともに、
その入力端子を、想定する最大の系統数分で時分割に使
用することによって、複数系統の外部波形データを入力
させることができるようにしている。しかし、その入力
端子に何系統の外部波形データを入力させたいかは状況
に応じて異なっており、実際には、想定したよりも少な
い系統数分しか入力されないことが多い。そのため、使
用面で無駄があるという問題があった。更に、波形デー
タの幅（すなわち波形データを表現するビット数）が増
大している今日、たとえ１系統だけであっても、外部波
形データ専用の入力端子を設けることは、やはり音源Ｌ
ＳＩの大型化と高コスト化につながってしまう。
【０００８】この発明は上述の点に鑑みてなされたもの
で、波形メモリ以外からの波形データの入力を、専用の
入力端子やインターフェースを設けることなく、小型且
つ低コストな構成で行なうことのできる音源システムを
提供しようとするものである。尚、波形メモリ音源だけ
でなく、エフェクト処理用のＤＳＰ（ディジタル・シグ
ナル・プロセッサ）や物理モデル音源として用いるＤＳ
Ｐのような、遅延メモリとの間でデータをやりとりする
ＤＳＰにおいても、入出力端子やインターフェースを節
減しつつ様々なデータを入出力させたいという要請が同
様に存在している。例えば、エフェクト処理用のＤＳＰ
に、音源で生成された楽音データだけでなく、例えばユ
ーザーによる楽器の演奏音等をマイクロフォンでピック
アップしてアナログ／ディジタル変換した楽音データ等
を入力させてエフェクトを付加したいような場合がそれ
である。そこで、この発明は、入出力端子やインターフ
ェースを節減した小型且つ低コストなＤＳＰを提供する
ことをも目的としている。
で、波形メモリ以外からの波形データの入力を、専用の
入力端子やインターフェースを設けることなく、小型且
つ低コストな構成で行なうことのできる音源システムを
提供しようとするものである。尚、波形メモリ音源だけ
でなく、エフェクト処理用のＤＳＰ（ディジタル・シグ
ナル・プロセッサ）や物理モデル音源として用いるＤＳ
Ｐのような、遅延メモリとの間でデータをやりとりする
ＤＳＰにおいても、入出力端子やインターフェースを節
減しつつ様々なデータを入出力させたいという要請が同
様に存在している。例えば、エフェクト処理用のＤＳＰ
に、音源で生成された楽音データだけでなく、例えばユ
ーザーによる楽器の演奏音等をマイクロフォンでピック
アップしてアナログ／ディジタル変換した楽音データ等
を入力させてエフェクトを付加したいような場合がそれ
である。そこで、この発明は、入出力端子やインターフ
ェースを節減した小型且つ低コストなＤＳＰを提供する
ことをも目的としている。
【０００９】
【課題を解決するための手段】この発明に係るディジタ
ル信号処理装置は、データを記憶する記憶手段と、デー
タ入力端子を有しており、前記記憶手段のデータ記憶領
域を指定する第１のアドレス信号及び該第１のアドレス
信号とは異なる第２のアドレス信号のいずれかを選択的
に出力し、前記データ入力端子を通して入力されたデー
タに対して所要の処理を施す処理手段と、前記処理手段
が前記第１のアドレス信号を出力したことに応じて、該
第１のアドレス信号に基づいて前記記憶手段から読み出
されるデータを前記データ入力端子を通して前記処理手
段に入力させ、他方、前記処理手段が前記第２のアドレ
ス信号を出力したことに応じて、前記記憶手段以外から
供給されるデータを前記データ入力端子を通して前記処
理手段に入力させる入力制御手段とを具えたものであ
る。
ル信号処理装置は、データを記憶する記憶手段と、デー
タ入力端子を有しており、前記記憶手段のデータ記憶領
域を指定する第１のアドレス信号及び該第１のアドレス
信号とは異なる第２のアドレス信号のいずれかを選択的
に出力し、前記データ入力端子を通して入力されたデー
タに対して所要の処理を施す処理手段と、前記処理手段
が前記第１のアドレス信号を出力したことに応じて、該
第１のアドレス信号に基づいて前記記憶手段から読み出
されるデータを前記データ入力端子を通して前記処理手
段に入力させ、他方、前記処理手段が前記第２のアドレ
ス信号を出力したことに応じて、前記記憶手段以外から
供給されるデータを前記データ入力端子を通して前記処
理手段に入力させる入力制御手段とを具えたものであ
る。
【００１０】また、この発明に係るディジタル信号処理
装置は、データを記憶する記憶手段と、データ出力端子
を有しており、前記記憶手段のデータ記憶領域を指定す
る第１のアドレス信号及び該第１のアドレス信号とは異
なる第２のアドレス信号のいずれかを選択的に出力する
と共に前記データ出力端子から所要のデータを出力する
処理手段と、前記処理手段が前記第１のアドレス信号を
出力したことに応じて、該第１のアドレス信号に基づい
て指定される前記記憶手段の記憶領域に前記処理手段の
前記データ出力端子から出力されたデータを記憶させ、
他方、前記処理手段が前記第２のアドレス信号を出力し
たことに応じて、前記処理手段の前記データ出力端子か
ら出力されたデータを出力データとして出力する出力制
御手段とを具えたものである。
装置は、データを記憶する記憶手段と、データ出力端子
を有しており、前記記憶手段のデータ記憶領域を指定す
る第１のアドレス信号及び該第１のアドレス信号とは異
なる第２のアドレス信号のいずれかを選択的に出力する
と共に前記データ出力端子から所要のデータを出力する
処理手段と、前記処理手段が前記第１のアドレス信号を
出力したことに応じて、該第１のアドレス信号に基づい
て指定される前記記憶手段の記憶領域に前記処理手段の
前記データ出力端子から出力されたデータを記憶させ、
他方、前記処理手段が前記第２のアドレス信号を出力し
たことに応じて、前記処理手段の前記データ出力端子か
ら出力されたデータを出力データとして出力する出力制
御手段とを具えたものである。
【００１１】更に、この発明に係るディジタル信号処理
装置は、データを記憶する読み書き可能な記憶手段と、
前記記憶手段のデータ入出力端子との間に接続されるデ
ータ入出力端子を有しており、前記記憶手段のデータ記
憶領域を指定する第１のアドレス信号及び該第１のアド
レス信号とは異なる第２及び第３のアドレス信号のいず
れかを選択的に出力する処理手段と、前記処理手段が前
記第１のアドレス信号を出力したことに応じて、該第１
のアドレス信号に基づいて指定される前記記憶手段の記
憶領域と前記処理手段の前記データ入出力端子との間で
データの書き込み又は読出しを行ない、他方、前記処理
手段が前記第２のアドレス信号を出力したことに応じ
て、前記記憶手段以外から供給されるデータを前記デー
タ入出力端子を通して前記処理手段に入力させ、更に、
前記処理手段が前記第３のアドレス信号を出力したこと
に応じて、前記処理手段の前記データ入出力端子から出
力されたデータを出力データとして出力する入出力制御
手段とを具えたものである。
装置は、データを記憶する読み書き可能な記憶手段と、
前記記憶手段のデータ入出力端子との間に接続されるデ
ータ入出力端子を有しており、前記記憶手段のデータ記
憶領域を指定する第１のアドレス信号及び該第１のアド
レス信号とは異なる第２及び第３のアドレス信号のいず
れかを選択的に出力する処理手段と、前記処理手段が前
記第１のアドレス信号を出力したことに応じて、該第１
のアドレス信号に基づいて指定される前記記憶手段の記
憶領域と前記処理手段の前記データ入出力端子との間で
データの書き込み又は読出しを行ない、他方、前記処理
手段が前記第２のアドレス信号を出力したことに応じ
て、前記記憶手段以外から供給されるデータを前記デー
タ入出力端子を通して前記処理手段に入力させ、更に、
前記処理手段が前記第３のアドレス信号を出力したこと
に応じて、前記処理手段の前記データ入出力端子から出
力されたデータを出力データとして出力する入出力制御
手段とを具えたものである。
【００１２】更に、この発明に係るディジタル信号処理
装置は、データを記憶する記憶手段と、データの入力及
び出力の少なくとも一方のための端子手段を有してお
り、前記記憶手段のデータ記憶領域を指定するアドレス
信号を発生し、このアドレス信号に基づいて指定される
前記記憶手段の記憶領域と前記端子手段との間でデータ
の書き込み又は読出しを行ない、前記端子手段を通して
入力されたデータに対して所要の処理を施し、若しくは
所要の処理を施したデータを前記端子手段を通して出力
する処理手段と、データ入力端及びデータ出力端の少な
くとも一方と、前記処理手段の前記端子手段に対して、
前記データ入力端及びデータ出力端の少なくとも一方と
前記記憶手段とを選択的に接続する接続手段と、前記処
理手段の前記端子手段が前記データ入力端及びデータ出
力端の少なくとも一方と前記記憶手段のいずれに接続さ
れるべきかを指示する情報に応じて前記接続手段の選択
的接続を制御する制御手段とを具えたものである。
装置は、データを記憶する記憶手段と、データの入力及
び出力の少なくとも一方のための端子手段を有してお
り、前記記憶手段のデータ記憶領域を指定するアドレス
信号を発生し、このアドレス信号に基づいて指定される
前記記憶手段の記憶領域と前記端子手段との間でデータ
の書き込み又は読出しを行ない、前記端子手段を通して
入力されたデータに対して所要の処理を施し、若しくは
所要の処理を施したデータを前記端子手段を通して出力
する処理手段と、データ入力端及びデータ出力端の少な
くとも一方と、前記処理手段の前記端子手段に対して、
前記データ入力端及びデータ出力端の少なくとも一方と
前記記憶手段とを選択的に接続する接続手段と、前記処
理手段の前記端子手段が前記データ入力端及びデータ出
力端の少なくとも一方と前記記憶手段のいずれに接続さ
れるべきかを指示する情報に応じて前記接続手段の選択
的接続を制御する制御手段とを具えたものである。
【００１３】更に、この発明に係るディジタル信号処理
装置は、データを記憶する記憶手段と、前記記憶手段の
データ記憶領域を指定するアドレス信号を発生し、この
アドレス信号に基づいて指定される前記記憶手段の記憶
領域に対してデータ授受用配線を介在させてデータの書
き込み及び読出しの少なくとも一方を行なう処理手段
と、データ入力及び出力の少なくとも一方のための割込
み用配線と、前記データ授受用配線に対して前記割込み
用配線を接続し、所要の割込み時において該割込み用配
線のデータを該データ授受用配線に入力すること及び該
データ授受用配線のデータを該割込み用配線から出力す
ることの少なくとも一方を行なう制御手段とを具えたも
のである。更に、この発明に係るディジタル信号処理装
置は、前記記憶手段と処理手段の対を複数対設けると共
に、各対毎に前記割込み用配線及び制御手段をそれぞれ
設け、少なくとも２つの対の前記割込み用配線を相互に
接続して一方の対のデータ授受用配線から割込み用配線
を介して出力したデータを他方の対の割込み用配線を介
してデータ授受用配線に入力するようにしたものであ
る。
装置は、データを記憶する記憶手段と、前記記憶手段の
データ記憶領域を指定するアドレス信号を発生し、この
アドレス信号に基づいて指定される前記記憶手段の記憶
領域に対してデータ授受用配線を介在させてデータの書
き込み及び読出しの少なくとも一方を行なう処理手段
と、データ入力及び出力の少なくとも一方のための割込
み用配線と、前記データ授受用配線に対して前記割込み
用配線を接続し、所要の割込み時において該割込み用配
線のデータを該データ授受用配線に入力すること及び該
データ授受用配線のデータを該割込み用配線から出力す
ることの少なくとも一方を行なう制御手段とを具えたも
のである。更に、この発明に係るディジタル信号処理装
置は、前記記憶手段と処理手段の対を複数対設けると共
に、各対毎に前記割込み用配線及び制御手段をそれぞれ
設け、少なくとも２つの対の前記割込み用配線を相互に
接続して一方の対のデータ授受用配線から割込み用配線
を介して出力したデータを他方の対の割込み用配線を介
してデータ授受用配線に入力するようにしたものであ
る。
【００１４】更に、この発明に係るディジタル信号処理
装置は、データを記憶する記憶手段と、複数の時分割タ
イムスロットからなる処理サイクルの実行を繰り返すも
のであり、該各処理サイクルにおけるいずれかの時分割
タイムスロットにおいて前記記憶手段のデータ記憶領域
を指定するアドレス信号を発生し、このアドレス信号に
基づいて指定される前記記憶手段の記憶領域に対してデ
ータの書き込み及び読出しの少なくとも一方を行なう処
理手段と、データを取り込むための入力端子とデータを
出力するための出力端子の少なくとも一方を有し、前記
処理手段と記憶手段との間のデータ配線に割り込んで、
前記入力端子又は出力端子と前記処理手段又は記憶手段
との間におけるデータの入力又は出力を制御する入力又
は出力制御手段とを具え、前記処理手段における時分割
処理タイムスロットのいずれか少なくとも１つを用いて
前記入力端子又は出力端子を前記処理手段又は記憶手段
にアクセスし、その他の時分割処理タイムスロットでは
前記処理手段が前記記憶手段にアクセスするように制御
することを特徴とするものである。
装置は、データを記憶する記憶手段と、複数の時分割タ
イムスロットからなる処理サイクルの実行を繰り返すも
のであり、該各処理サイクルにおけるいずれかの時分割
タイムスロットにおいて前記記憶手段のデータ記憶領域
を指定するアドレス信号を発生し、このアドレス信号に
基づいて指定される前記記憶手段の記憶領域に対してデ
ータの書き込み及び読出しの少なくとも一方を行なう処
理手段と、データを取り込むための入力端子とデータを
出力するための出力端子の少なくとも一方を有し、前記
処理手段と記憶手段との間のデータ配線に割り込んで、
前記入力端子又は出力端子と前記処理手段又は記憶手段
との間におけるデータの入力又は出力を制御する入力又
は出力制御手段とを具え、前記処理手段における時分割
処理タイムスロットのいずれか少なくとも１つを用いて
前記入力端子又は出力端子を前記処理手段又は記憶手段
にアクセスし、その他の時分割処理タイムスロットでは
前記処理手段が前記記憶手段にアクセスするように制御
することを特徴とするものである。
【００１５】この発明における上記処理手段としては、
波形メモリ音源やエフェクタなど、メモリを参照して所
要のディジタル信号処理を行なう回路であれば、どのよ
うなものでもあってもよい。この発明によれば、処理手
段から記憶手段のデータ記憶領域を指定する第１のアド
レス信号が発生されるとき該処理手段は記憶手段にアク
セスし、該記憶手段に対するデータの読み出し又は書き
込みが行なわれる。他方、第１のアドレス信号とは異な
る（つまり、記憶手段のデータ記憶領域を指定していな
い）第２のアドレス信号又は第３のアドレス信号が発生
されるときは、処理手段が記憶手段にアクセスするため
の入力又は出力端子を介して、記憶手段以外から供給さ
れるデータを該処理手段に入力させるか、又は該処理手
段から出力されたデータを出力データとして記憶手段以
外の回路に（外部へ）出力する。
波形メモリ音源やエフェクタなど、メモリを参照して所
要のディジタル信号処理を行なう回路であれば、どのよ
うなものでもあってもよい。この発明によれば、処理手
段から記憶手段のデータ記憶領域を指定する第１のアド
レス信号が発生されるとき該処理手段は記憶手段にアク
セスし、該記憶手段に対するデータの読み出し又は書き
込みが行なわれる。他方、第１のアドレス信号とは異な
る（つまり、記憶手段のデータ記憶領域を指定していな
い）第２のアドレス信号又は第３のアドレス信号が発生
されるときは、処理手段が記憶手段にアクセスするため
の入力又は出力端子を介して、記憶手段以外から供給さ
れるデータを該処理手段に入力させるか、又は該処理手
段から出力されたデータを出力データとして記憶手段以
外の回路に（外部へ）出力する。
【００１６】入力又は出力制御手段におけるこのような
切り換え制御は、上記のような第１乃至第３のアドレス
信号の使い分けに基づき行なうことに限らず、その他の
手段、例えば適宜の切り換え命令信号を処理手段等から
別途出力する等、によっても実現可能である。しかし、
上記のような第１乃至第３のアドレス信号の使い分けに
よれば、既存のアドレスバス（アドレスデータ出力ピ
ン）を利用してその値をデコードすることにより事実上
の切り換え命令を発することができるので、切り換え命
令信号を別途に処理手段から出力するのための格別のデ
ータピン（多分１ビット程度で済むが）を設定すること
を不要にするので、有利である。
切り換え制御は、上記のような第１乃至第３のアドレス
信号の使い分けに基づき行なうことに限らず、その他の
手段、例えば適宜の切り換え命令信号を処理手段等から
別途出力する等、によっても実現可能である。しかし、
上記のような第１乃至第３のアドレス信号の使い分けに
よれば、既存のアドレスバス（アドレスデータ出力ピ
ン）を利用してその値をデコードすることにより事実上
の切り換え命令を発することができるので、切り換え命
令信号を別途に処理手段から出力するのための格別のデ
ータピン（多分１ビット程度で済むが）を設定すること
を不要にするので、有利である。
【００１７】処理手段の処理内容は、広義には、複数の
時分割タイムスロットからなる処理サイクルの実行を繰
り返すものである。この場合、複数の時分割タイムスロ
ットとは、波形メモリ音源における時分割処理チャンネ
ルと同義であり、また、エフェクタにおける１サイクル
内の各演算ステップと同義である。通常は、知られるよ
うに、処理手段が記憶手段にアクセスし、データの読出
し又は書き込みが行なわれる。この発明に従って、入力
又は出力制御手段における入力端子（これは外部からの
データ取り込みに使用されることができる）又は出力端
子（これは外部へのデータ出力に使用されることができ
る）を処理手段にアクセスするとき、通常知られた処理
手段の記憶手段へのアクセスが禁止される。故に、処理
手段は、共通のデータ入力又は出力端子（データピン）
を使用して、記憶手段と入力又は出力制御手段における
入力端子又は出力端子の一方に選択的にアクセスするよ
うにすることができる。これは、処理手段をＬＳＩ等の
集積回路で構成する場合、そのデータピン構成を節約・
簡略化できることを意味する。また、この発明における
実施の形態は、観点を変えれば、通常知られた処理手段
と記憶手段とのデータ授受用配線に対して、入力又は出
力制御手段における入力端子又は出力端子につながる配
線（割込み用配線）が物理的に割り込む、という形態を
とっていると言うこともできる。その場合、この割込み
は、前記第２又は第３のアドレス信号によって制御され
ることになるか、若しくは上記の切り換え命令信号によ
って制御されることになるであろう。ただし、割込みと
いう用語を使用するとは言え、通常知られたソフトウェ
アプログラム処理の割込みを指しているのではなく、デ
ータ授受用配線に対する物理的な割込み（横入り）を指
している。
時分割タイムスロットからなる処理サイクルの実行を繰
り返すものである。この場合、複数の時分割タイムスロ
ットとは、波形メモリ音源における時分割処理チャンネ
ルと同義であり、また、エフェクタにおける１サイクル
内の各演算ステップと同義である。通常は、知られるよ
うに、処理手段が記憶手段にアクセスし、データの読出
し又は書き込みが行なわれる。この発明に従って、入力
又は出力制御手段における入力端子（これは外部からの
データ取り込みに使用されることができる）又は出力端
子（これは外部へのデータ出力に使用されることができ
る）を処理手段にアクセスするとき、通常知られた処理
手段の記憶手段へのアクセスが禁止される。故に、処理
手段は、共通のデータ入力又は出力端子（データピン）
を使用して、記憶手段と入力又は出力制御手段における
入力端子又は出力端子の一方に選択的にアクセスするよ
うにすることができる。これは、処理手段をＬＳＩ等の
集積回路で構成する場合、そのデータピン構成を節約・
簡略化できることを意味する。また、この発明における
実施の形態は、観点を変えれば、通常知られた処理手段
と記憶手段とのデータ授受用配線に対して、入力又は出
力制御手段における入力端子又は出力端子につながる配
線（割込み用配線）が物理的に割り込む、という形態を
とっていると言うこともできる。その場合、この割込み
は、前記第２又は第３のアドレス信号によって制御され
ることになるか、若しくは上記の切り換え命令信号によ
って制御されることになるであろう。ただし、割込みと
いう用語を使用するとは言え、通常知られたソフトウェ
アプログラム処理の割込みを指しているのではなく、デ
ータ授受用配線に対する物理的な割込み（横入り）を指
している。
【００１８】かくして、この発明によれば、処理手段と
記憶手段とを含むディジタル信号処理装置において、該
処理手段が該記憶手段にアクセスするために該処理手段
に設けられている既存の入力又は出力端子（データピ
ン）を利用して、外部からのデータを該処理手段内に取
り込んだり、若しくは、該処理手段の出力データを記憶
手段以外の回路に（外部へ）出力することができる。従
って、処理手段をＬＳＩ等の集積回路によって構成する
場合に、データピン数を格別に増加させる必要無しに、
処理装置外からの入力データ取り込み又は処理装置外へ
のデータ出力等を簡便に実現することができる。しか
も、処理手段に設けられている既存の入力又は出力端子
を記憶手段へのデータ読み書きのために使用するかある
いは外部入力データ取り込み若しくは外部へのデータ出
力のために使用するかの切り換え制御は、処理手段の内
部で発生するアドレス信号の値を制御することにより行
なえるので、簡易な制御若しくはプログラム処理によっ
て容易に実現することができる。従って、処理手段（波
形メモリ音源やエフェクタ等）の回路設計・製作に格別
のロードが負荷されず、従前のままでも利用可能である
ため、容易であり、また、集積回路化した場合のピン数
の拡張による構成の大型化やコスト高も招くことがな
い、等の優れた効果を奏する。
記憶手段とを含むディジタル信号処理装置において、該
処理手段が該記憶手段にアクセスするために該処理手段
に設けられている既存の入力又は出力端子（データピ
ン）を利用して、外部からのデータを該処理手段内に取
り込んだり、若しくは、該処理手段の出力データを記憶
手段以外の回路に（外部へ）出力することができる。従
って、処理手段をＬＳＩ等の集積回路によって構成する
場合に、データピン数を格別に増加させる必要無しに、
処理装置外からの入力データ取り込み又は処理装置外へ
のデータ出力等を簡便に実現することができる。しか
も、処理手段に設けられている既存の入力又は出力端子
を記憶手段へのデータ読み書きのために使用するかある
いは外部入力データ取り込み若しくは外部へのデータ出
力のために使用するかの切り換え制御は、処理手段の内
部で発生するアドレス信号の値を制御することにより行
なえるので、簡易な制御若しくはプログラム処理によっ
て容易に実現することができる。従って、処理手段（波
形メモリ音源やエフェクタ等）の回路設計・製作に格別
のロードが負荷されず、従前のままでも利用可能である
ため、容易であり、また、集積回路化した場合のピン数
の拡張による構成の大型化やコスト高も招くことがな
い、等の優れた効果を奏する。
【００１９】また、外部入力又は外部出力のための格別
のデータピンを有さない既存設計思想からなるＬＳＩ回
路を用いて構成された処理手段を用いても、この発明に
従って外部からの入力データ取り込み又は外部へのデー
タ出力等を実現することができるので、その機能を拡張
することができ、多様な使い方を行なうことができるこ
とによって、その応用性を高めることができる、という
優れた効果を奏する。また、処理手段と記憶手段の対を
複数組み合わせて相互に接続してデータの入出力を行な
うことが、容易に行なえるので、各種のサウンド効果の
機能を拡張したり、あるいは異なる複数のサウンド効果
を組み合わせたり、あるいは楽音波形合成処理機能を拡
張したりすることが、容易に行なえる、という優れた効
果を奏する。
のデータピンを有さない既存設計思想からなるＬＳＩ回
路を用いて構成された処理手段を用いても、この発明に
従って外部からの入力データ取り込み又は外部へのデー
タ出力等を実現することができるので、その機能を拡張
することができ、多様な使い方を行なうことができるこ
とによって、その応用性を高めることができる、という
優れた効果を奏する。また、処理手段と記憶手段の対を
複数組み合わせて相互に接続してデータの入出力を行な
うことが、容易に行なえるので、各種のサウンド効果の
機能を拡張したり、あるいは異なる複数のサウンド効果
を組み合わせたり、あるいは楽音波形合成処理機能を拡
張したりすることが、容易に行なえる、という優れた効
果を奏する。
【００２０】
【発明の実施の形態】以下、添付図面を参照してこの発
明の実施の形態を詳細に説明しよう。 〔実施形態１〕図１は、この発明を波形メモリ音源に適
用した一実施形態を示す。図１において、波形メモリ音
源は、波形メモリ１と音源２とを含んでいる。波形メモ
リ１は、１又は複数周期から成るＰＣＭ（パルス符号変
調された）楽音波形データを複数種類記憶したメモリで
あり、例えばＲＯＭ（リードオンリーメモリ）から成っ
ていてもよいし、あるいはＲＡＭ（ランダムアクセスメ
モリ）のような読み書き可能な記憶装置から成っていて
もよいし、若しくは両者の組合せ（例えば、或るアドレ
ス範囲ではＲＯＭ、別のアドレス範囲ではＲＡＭ）から
成っていてもよい。以下では、説明の便宜上、波形メモ
リ１がＲＯＭから成るものとする。
明の実施の形態を詳細に説明しよう。 〔実施形態１〕図１は、この発明を波形メモリ音源に適
用した一実施形態を示す。図１において、波形メモリ音
源は、波形メモリ１と音源２とを含んでいる。波形メモ
リ１は、１又は複数周期から成るＰＣＭ（パルス符号変
調された）楽音波形データを複数種類記憶したメモリで
あり、例えばＲＯＭ（リードオンリーメモリ）から成っ
ていてもよいし、あるいはＲＡＭ（ランダムアクセスメ
モリ）のような読み書き可能な記憶装置から成っていて
もよいし、若しくは両者の組合せ（例えば、或るアドレ
ス範囲ではＲＯＭ、別のアドレス範囲ではＲＡＭ）から
成っていてもよい。以下では、説明の便宜上、波形メモ
リ１がＲＯＭから成るものとする。
【００２１】音源２は、主として波形メモリ１の読出し
を行い、この読出しに基づきＰＣＭ楽音波形データを再
生する処理を行うものであり、更に、再生したＰＣＭ楽
音波形データに対して適宜の楽音処理（例えば音量制御
処理，音色制御処理，ミキシング処理等）を行なうもの
であり、ＬＳＩ回路から成っている。再生処理のための
各種の命令やその他適宜のデータ類を受け取るための入
力端子Ｔinと、再生処理済みのディジタル楽音波形デー
タを出力するための出力端子Ｔoutを具備している。ま
た、音源２は、波形メモリ１に読出しアドレス信号を与
えるためのアドレス出力端子Ｔadと、波形メモリ１から
読み出されたディジタル楽音波形データを入力するため
の波形データ入力端子Ｔwinを具備している。音源２の
入力端子Ｔinは、適宜のインターフェース（図示せず）
及びその他必要な回路（図示せず）を介して、操作パネ
ル（図示せず）及び／又はキーボード（図示せず）に通
じるようになっていてよいし、及び／又は、ＭＩＤＩイ
ンターフェース及び配線（図示せず）を介して各種命令
やデータが入力されるようになっていてもよい。出力端
子Ｔoutから出力された楽音波形データは、サウンドシ
ステム（図示せず）に送られて音響的に発音されるよう
になっていてもよいし、あるいは適宜の楽音効果を付与
するためにディジタル・シグナル・プロセッサ（ＤＳ
Ｐ）（図示せず）に送るようにしてもよい。
を行い、この読出しに基づきＰＣＭ楽音波形データを再
生する処理を行うものであり、更に、再生したＰＣＭ楽
音波形データに対して適宜の楽音処理（例えば音量制御
処理，音色制御処理，ミキシング処理等）を行なうもの
であり、ＬＳＩ回路から成っている。再生処理のための
各種の命令やその他適宜のデータ類を受け取るための入
力端子Ｔinと、再生処理済みのディジタル楽音波形デー
タを出力するための出力端子Ｔoutを具備している。ま
た、音源２は、波形メモリ１に読出しアドレス信号を与
えるためのアドレス出力端子Ｔadと、波形メモリ１から
読み出されたディジタル楽音波形データを入力するため
の波形データ入力端子Ｔwinを具備している。音源２の
入力端子Ｔinは、適宜のインターフェース（図示せず）
及びその他必要な回路（図示せず）を介して、操作パネ
ル（図示せず）及び／又はキーボード（図示せず）に通
じるようになっていてよいし、及び／又は、ＭＩＤＩイ
ンターフェース及び配線（図示せず）を介して各種命令
やデータが入力されるようになっていてもよい。出力端
子Ｔoutから出力された楽音波形データは、サウンドシ
ステム（図示せず）に送られて音響的に発音されるよう
になっていてもよいし、あるいは適宜の楽音効果を付与
するためにディジタル・シグナル・プロセッサ（ＤＳ
Ｐ）（図示せず）に送るようにしてもよい。
【００２２】音源２と波形メモリ１との間に、入力制御
部３が設けられており、該入力制御部３を介して、外部
から入力される音信号を音源２に取り込むことができる
ようになっている。例えば、任意のアナログ音信号（楽
器演奏音でもよいし、ヴォーカルボイスでもよいし、そ
の他のノイズ音あるいは効果音等であってもよい）が、
マイクロフォンＭＩＣによってピックアップされ、Ａ／
Ｄ変換器ＡＤＣによってアナログ／ディジタル変換され
て、入力制御部３に入力され、該入力制御部３を介して
音源２に取り込まれるようになっている。追って詳しく
説明する系統、入力制御部３は、波形メモリ１から読み
出された楽音波形データを音源２に取り入れるために設
けられている波形データ入力端子Ｔwinを利用して、外
部入力音の波形データをも該音源２に取り込むことがで
きるようにしたものである。すなわち、入力制御部３の
働きにより、音源２では、外部入力音取り込み用の専用
の波形データ入力端子を設けることなく、既存のメモリ
読出し波形データ取り入れ用の波形データ入力端子Ｔwi
nを兼用して、外部入力音の波形データを取り込むこと
ができるようになっていることを特徴としている。
部３が設けられており、該入力制御部３を介して、外部
から入力される音信号を音源２に取り込むことができる
ようになっている。例えば、任意のアナログ音信号（楽
器演奏音でもよいし、ヴォーカルボイスでもよいし、そ
の他のノイズ音あるいは効果音等であってもよい）が、
マイクロフォンＭＩＣによってピックアップされ、Ａ／
Ｄ変換器ＡＤＣによってアナログ／ディジタル変換され
て、入力制御部３に入力され、該入力制御部３を介して
音源２に取り込まれるようになっている。追って詳しく
説明する系統、入力制御部３は、波形メモリ１から読み
出された楽音波形データを音源２に取り入れるために設
けられている波形データ入力端子Ｔwinを利用して、外
部入力音の波形データをも該音源２に取り込むことがで
きるようにしたものである。すなわち、入力制御部３の
働きにより、音源２では、外部入力音取り込み用の専用
の波形データ入力端子を設けることなく、既存のメモリ
読出し波形データ取り入れ用の波形データ入力端子Ｔwi
nを兼用して、外部入力音の波形データを取り込むこと
ができるようになっていることを特徴としている。
【００２３】一例として、音源２は、波形メモリ１の再
生読出しのために、１６チャンネル時分割方式によって
波形メモリ１にアクセスするように構成されている。時
分割再生処理タイミングの一例を示すと図２のようであ
る。図２において、符号ＣＨ１〜ＣＨ１６は、各チャン
ネル１〜１６に対応する時分割タイムスロットを示す。
周知のように、波形メモリ１に記憶されている楽音波形
データの読出しは、読み出したい所望の楽音波形データ
を記憶しているメモリ１の記憶領域（アドレス範囲）に
ついて、該記憶領域（アドレス範囲）における順次アド
レスを所望の再生音高に従う読出しレートで順次指定す
るように、プログレシブリに順次変化する読出しアドレ
ス信号を発生することにより行われる。音源２において
は、或るチャンネルにおいて発音すべきことが割り当て
られた楽音の音高に対応した読出しレートでプログレシ
ブリに順次変化する読出しアドレス信号ＡＤを、該チャ
ンネルの時分割タイムスロットに対応して時分割的に発
生し、アドレス出力端子Ｔadから出力する。各チャンネ
ル毎に独自の読出しレートで変化する読出しアドレス信
号ＡＤを夫々任意に発生することが可能であり、波形メ
モリ１に記憶した任意の楽音波形データが、各チャンネ
ル毎に夫々任意の音高で時分割的に読み出されることが
できる。従って、例えば、１６チャンネル全てを波形メ
モリ１の読出しに使用したとすると、波形メモリ１を使
用して同時に再生可能な楽音数は最大で１６音となる。
生読出しのために、１６チャンネル時分割方式によって
波形メモリ１にアクセスするように構成されている。時
分割再生処理タイミングの一例を示すと図２のようであ
る。図２において、符号ＣＨ１〜ＣＨ１６は、各チャン
ネル１〜１６に対応する時分割タイムスロットを示す。
周知のように、波形メモリ１に記憶されている楽音波形
データの読出しは、読み出したい所望の楽音波形データ
を記憶しているメモリ１の記憶領域（アドレス範囲）に
ついて、該記憶領域（アドレス範囲）における順次アド
レスを所望の再生音高に従う読出しレートで順次指定す
るように、プログレシブリに順次変化する読出しアドレ
ス信号を発生することにより行われる。音源２において
は、或るチャンネルにおいて発音すべきことが割り当て
られた楽音の音高に対応した読出しレートでプログレシ
ブリに順次変化する読出しアドレス信号ＡＤを、該チャ
ンネルの時分割タイムスロットに対応して時分割的に発
生し、アドレス出力端子Ｔadから出力する。各チャンネ
ル毎に独自の読出しレートで変化する読出しアドレス信
号ＡＤを夫々任意に発生することが可能であり、波形メ
モリ１に記憶した任意の楽音波形データが、各チャンネ
ル毎に夫々任意の音高で時分割的に読み出されることが
できる。従って、例えば、１６チャンネル全てを波形メ
モリ１の読出しに使用したとすると、波形メモリ１を使
用して同時に再生可能な楽音数は最大で１６音となる。
【００２４】ところで、この発明に従えば、音源２にお
いて、時分割処理チャンネルの１又は複数を外部から入
力される音波形データの取り込み処理のために利用でき
るようにしたことを特徴としている。そのために、音源
２は、入力端子Ｔinから与えられる命令データによって
「外部音入力モード」が指定された場合は、所定の１又
は複数チャンネル（図１の例では１つのチャンネル）
を、外部入力音を取り込むためのチャンネルとして利用
するように、チャンネル割当てモードを設定する。その
ような「外部音入力モード」を指定するための命令は、
操作者による図示しない操作子の操作に基づき与えられ
るようにしてよいし、又は外部からの適宜のデータ入力
等によって与えられるようにしてもよい。
いて、時分割処理チャンネルの１又は複数を外部から入
力される音波形データの取り込み処理のために利用でき
るようにしたことを特徴としている。そのために、音源
２は、入力端子Ｔinから与えられる命令データによって
「外部音入力モード」が指定された場合は、所定の１又
は複数チャンネル（図１の例では１つのチャンネル）
を、外部入力音を取り込むためのチャンネルとして利用
するように、チャンネル割当てモードを設定する。その
ような「外部音入力モード」を指定するための命令は、
操作者による図示しない操作子の操作に基づき与えられ
るようにしてよいし、又は外部からの適宜のデータ入力
等によって与えられるようにしてもよい。
【００２５】そのように「外部音入力モード」が指定さ
れた場合は、外部入力音を取り込むための所定のチャン
ネル以外のチャンネルに、波形メモリ１の読出しに基づ
く楽音の再生発音が割り当てられ、この割当てに従って
上記読出しアドレス信号ＡＤが時分割的に発生される。
一方、外部入力音を取り込むためのチャンネルにおいて
は、所定のアドレス信号Ａが発生される。この所定のア
ドレス信号Ａは、波形メモリ１における全データ記憶領
域に対応するアドレス値（アドレス範囲）以外の所定の
アドレス値を示すものである。従って、「外部音入力モ
ード」が指定された場合は、読出しアドレス信号ＡＤと
外部入力音取り込み用の所定のアドレス信号Ａとが、夫
々のチャンネルの時分割タイムスロットに対応して、ア
ドレス出力端子Ｔadから出力される。例えば、第２チャ
ンネル（ＣＨ２）を「外部入力音取り込み用チャンネ
ル」とした場合は、第２チャンネルの時分割タイムスロ
ットＣＨ２において外部入力音取り込み用の所定のアド
レス信号Ａが出力され、それ以外のチャンネルに対応す
る時分割タイムスロットＣＨ１，ＣＨ３〜ＣＨ１６にお
いては夫々のチャンネルに割り当てられた楽音の音高に
対応して夫々変化する読出しアドレス信号ＡＤが出力さ
れる。
れた場合は、外部入力音を取り込むための所定のチャン
ネル以外のチャンネルに、波形メモリ１の読出しに基づ
く楽音の再生発音が割り当てられ、この割当てに従って
上記読出しアドレス信号ＡＤが時分割的に発生される。
一方、外部入力音を取り込むためのチャンネルにおいて
は、所定のアドレス信号Ａが発生される。この所定のア
ドレス信号Ａは、波形メモリ１における全データ記憶領
域に対応するアドレス値（アドレス範囲）以外の所定の
アドレス値を示すものである。従って、「外部音入力モ
ード」が指定された場合は、読出しアドレス信号ＡＤと
外部入力音取り込み用の所定のアドレス信号Ａとが、夫
々のチャンネルの時分割タイムスロットに対応して、ア
ドレス出力端子Ｔadから出力される。例えば、第２チャ
ンネル（ＣＨ２）を「外部入力音取り込み用チャンネ
ル」とした場合は、第２チャンネルの時分割タイムスロ
ットＣＨ２において外部入力音取り込み用の所定のアド
レス信号Ａが出力され、それ以外のチャンネルに対応す
る時分割タイムスロットＣＨ１，ＣＨ３〜ＣＨ１６にお
いては夫々のチャンネルに割り当てられた楽音の音高に
対応して夫々変化する読出しアドレス信号ＡＤが出力さ
れる。
【００２６】勿論、「外部音入力モード」が指定されて
いない場合は、全チャンネルを波形メモリ１の読出しの
ために利用することが可能である。その場合は全チャン
ネルに対応する時分割タイムスロットＣＨ１〜ＣＨ１６
において夫々のチャンネルに割り当てられた楽音の音高
に対応して夫々変化する読出しアドレス信号ＡＤが出力
される。なお、外部入力音を取り込むための所定のチャ
ンネルは、予め決められたチャンネルに固定してもよい
し、あるいは、どのチャンネルを「外部入力音を取り込
むためのチャンネル」とするかを操作者によって自由に
選択できるようにしてもよい。なお、後述するように、
外部入力音波形データＵＤをラッチ回路８にラッチする
タイミング（例えばＣＨ１のタイミング）ではラッチ回
路８の出力データが過渡的に変化することがあるため、
該ラッチタイミングに対応するチャンネルを「外部入力
音を取り込むためのチャンネル」に設定するのは避ける
のがよい。
いない場合は、全チャンネルを波形メモリ１の読出しの
ために利用することが可能である。その場合は全チャン
ネルに対応する時分割タイムスロットＣＨ１〜ＣＨ１６
において夫々のチャンネルに割り当てられた楽音の音高
に対応して夫々変化する読出しアドレス信号ＡＤが出力
される。なお、外部入力音を取り込むための所定のチャ
ンネルは、予め決められたチャンネルに固定してもよい
し、あるいは、どのチャンネルを「外部入力音を取り込
むためのチャンネル」とするかを操作者によって自由に
選択できるようにしてもよい。なお、後述するように、
外部入力音波形データＵＤをラッチ回路８にラッチする
タイミング（例えばＣＨ１のタイミング）ではラッチ回
路８の出力データが過渡的に変化することがあるため、
該ラッチタイミングに対応するチャンネルを「外部入力
音を取り込むためのチャンネル」に設定するのは避ける
のがよい。
【００２７】入力制御部３において、音源２のアドレス
出力端子Ｔadから時分割的に出力されたアドレス信号Ａ
Ｄ及びＡが、デコーダ４に入力される。デコーダ４は、
入力されたアドレス信号のアドレス値に基づき、該アド
レス信号が上記読出しアドレス信号ＡＤであるか、若し
くは外部入力音取り込み用のアドレス信号Ａであるかを
解読し、読出しアドレス信号ＡＤであるとき出力Ｘから
該信号ＡＤを出力して波形メモリ１のアドレス入力に与
えると共に、１ビットの出力Ｙの信号をＬ（ロウ）レベ
ルとする。他方、デコーダ４の入力アドレス信号が外部
入力音取り込み用のアドレス信号Ａであるときは、出力
Ｘを信号を出力せずに、出力Ｙの１ビット信号をＨ（ハ
イ）レベルとする。デコーダ４の出力Ｙの信号は、トラ
イステート出力バッファ５のコントロール端子に入力さ
れるとともに、インバータ６で反転された後トライステ
ート出力バッファ７のコントロール端子に入力される。
トライステート出力バッファ５及び７は、コントロール
端子の入力がＨレベルのとき入力データをそのまま出力
し（オンという）、他方、コントロール端子の入力がＬ
レベルのときには出力ハイインピーダンス状態になる
（オフという）ものであり、デコーダ４の出力Ｙのレベ
ルに応じて、どちらか一方がオンのとき他方がオフとな
るので、メモリ読出し波形データＰＳＤと外部入力音波
形データＵＤの一方が選択されることになる。
出力端子Ｔadから時分割的に出力されたアドレス信号Ａ
Ｄ及びＡが、デコーダ４に入力される。デコーダ４は、
入力されたアドレス信号のアドレス値に基づき、該アド
レス信号が上記読出しアドレス信号ＡＤであるか、若し
くは外部入力音取り込み用のアドレス信号Ａであるかを
解読し、読出しアドレス信号ＡＤであるとき出力Ｘから
該信号ＡＤを出力して波形メモリ１のアドレス入力に与
えると共に、１ビットの出力Ｙの信号をＬ（ロウ）レベ
ルとする。他方、デコーダ４の入力アドレス信号が外部
入力音取り込み用のアドレス信号Ａであるときは、出力
Ｘを信号を出力せずに、出力Ｙの１ビット信号をＨ（ハ
イ）レベルとする。デコーダ４の出力Ｙの信号は、トラ
イステート出力バッファ５のコントロール端子に入力さ
れるとともに、インバータ６で反転された後トライステ
ート出力バッファ７のコントロール端子に入力される。
トライステート出力バッファ５及び７は、コントロール
端子の入力がＨレベルのとき入力データをそのまま出力
し（オンという）、他方、コントロール端子の入力がＬ
レベルのときには出力ハイインピーダンス状態になる
（オフという）ものであり、デコーダ４の出力Ｙのレベ
ルに応じて、どちらか一方がオンのとき他方がオフとな
るので、メモリ読出し波形データＰＳＤと外部入力音波
形データＵＤの一方が選択されることになる。
【００２８】トライステート出力バッファ７の入力に
は、波形メモリ１から読み出された楽音波形データＰＳ
Ｄが入力される。一方、Ａ／Ｄ変換器ＡＤＣから出力さ
れた外部入力音の波形データＵＤは、音源２における１
再生サンプリング周期毎に所定のタイミングで発生され
るラッチタイミング信号に従って（一例として、図２に
示すようにチャンネルＣＨ１の時分割タイミングで発生
されるラッチタイミング信号に従って）ラッチ回路８に
ラッチされる。このラッチ回路８の出力が、トライステ
ート出力バッファ５の入力に与えられる。トライステー
ト出力バッファ５及び７の出力が各ビット毎に共通接続
されて、波形データ入力端子Ｔwinに与えられ、音源２
に入力される。
は、波形メモリ１から読み出された楽音波形データＰＳ
Ｄが入力される。一方、Ａ／Ｄ変換器ＡＤＣから出力さ
れた外部入力音の波形データＵＤは、音源２における１
再生サンプリング周期毎に所定のタイミングで発生され
るラッチタイミング信号に従って（一例として、図２に
示すようにチャンネルＣＨ１の時分割タイミングで発生
されるラッチタイミング信号に従って）ラッチ回路８に
ラッチされる。このラッチ回路８の出力が、トライステ
ート出力バッファ５の入力に与えられる。トライステー
ト出力バッファ５及び７の出力が各ビット毎に共通接続
されて、波形データ入力端子Ｔwinに与えられ、音源２
に入力される。
【００２９】従って、音源２から出力されたアドレス信
号が、波形メモリ１の読出しアドレス信号ＡＤを示して
いるときは、デコーダ４の出力ＹのＬレベルによってト
ライステート出力バッファ７がオンし、かつ、デコーダ
４の出力Ｘを介して該読出しアドレス信号ＡＤが波形メ
モリ１に与えられ、該読出しアドレス信号ＡＤに応じて
波形メモリ１から読み出された楽音波形データＰＳＤが
該バッファ７を通過し、波形データ入力端子Ｔwinを介
して音源２に入力される。他方、音源２から出力された
アドレス信号が、外部入力音取り込み用のアドレス信号
Ａを示しているときは、デコーダ４の出力ＹのＨレベル
によってトライステート出力バッファ５がオンし、ラッ
チ回路８を経由した外部入力音波形データＵＤが、該バ
ッファ５を通過し、波形データ入力端子Ｔwinを介して
音源２に入力される。
号が、波形メモリ１の読出しアドレス信号ＡＤを示して
いるときは、デコーダ４の出力ＹのＬレベルによってト
ライステート出力バッファ７がオンし、かつ、デコーダ
４の出力Ｘを介して該読出しアドレス信号ＡＤが波形メ
モリ１に与えられ、該読出しアドレス信号ＡＤに応じて
波形メモリ１から読み出された楽音波形データＰＳＤが
該バッファ７を通過し、波形データ入力端子Ｔwinを介
して音源２に入力される。他方、音源２から出力された
アドレス信号が、外部入力音取り込み用のアドレス信号
Ａを示しているときは、デコーダ４の出力ＹのＨレベル
によってトライステート出力バッファ５がオンし、ラッ
チ回路８を経由した外部入力音波形データＵＤが、該バ
ッファ５を通過し、波形データ入力端子Ｔwinを介して
音源２に入力される。
【００３０】一例として、図２では、チャンネル２のタ
イムスロットＣＨ２で、デコーダ４の出力ＹがＨレベル
となる例が示されている。そのような例の場合、波形デ
ータ入力端子Ｔwinに加わるデータは、図２に示すよう
に、チャンネル１，３〜１６のタイムスロットＣＨ１，
ＣＨ３〜ＣＨ１６で波形メモリ１の読出し出力波形デー
タＰＳＤであり、チャンネル２のタイムスロットＣＨ２
でラッチ回路８の出力波形データＵＤである。
イムスロットＣＨ２で、デコーダ４の出力ＹがＨレベル
となる例が示されている。そのような例の場合、波形デ
ータ入力端子Ｔwinに加わるデータは、図２に示すよう
に、チャンネル１，３〜１６のタイムスロットＣＨ１，
ＣＨ３〜ＣＨ１６で波形メモリ１の読出し出力波形デー
タＰＳＤであり、チャンネル２のタイムスロットＣＨ２
でラッチ回路８の出力波形データＵＤである。
【００３１】音源２では、各時分割チャンネルタイムス
ロットＣＨ１〜ＣＨ１６において入力端子Ｔwinを介し
て入力される波形データＰＳＤ又はＵＤに基づき、各チ
ャンネル毎に所定の再生用楽音処理を行い、出力端子Ｔ
outに出力する。なお、各チャンネルの波形データをす
べてミキシングしてから出力端子Ｔoutに出力するよう
にしてもよいし、各チャンネル毎に別々に出力端子Ｔou
tに出力するようにしてもよいし、あるいはいくつかの
チャンネルグループ毎にミキシングしてから出力端子Ｔ
outに出力するようにしてもよい。このように、外部入
力音波形データ取り込み用の専用の入力端子を設けるこ
となく、外部入力音波形データＵＤを音源２に取り込む
ことができ、こうして取り込んだ外部入力音波形データ
ＵＤに対して該音源２で付与可能な各種の再生用楽音処
理やミキシング処理を施すことができるので、ＰＣＭ音
源用のＬＳＩ回路（すなわち音源２）の入出力端子ピン
構成を格別に拡張することなく、処理できる外部入力デ
ータの幅を広げることができ、従って、簡単な構成であ
りながら、波形メモリ音源の応用範囲を広げることがで
きる。
ロットＣＨ１〜ＣＨ１６において入力端子Ｔwinを介し
て入力される波形データＰＳＤ又はＵＤに基づき、各チ
ャンネル毎に所定の再生用楽音処理を行い、出力端子Ｔ
outに出力する。なお、各チャンネルの波形データをす
べてミキシングしてから出力端子Ｔoutに出力するよう
にしてもよいし、各チャンネル毎に別々に出力端子Ｔou
tに出力するようにしてもよいし、あるいはいくつかの
チャンネルグループ毎にミキシングしてから出力端子Ｔ
outに出力するようにしてもよい。このように、外部入
力音波形データ取り込み用の専用の入力端子を設けるこ
となく、外部入力音波形データＵＤを音源２に取り込む
ことができ、こうして取り込んだ外部入力音波形データ
ＵＤに対して該音源２で付与可能な各種の再生用楽音処
理やミキシング処理を施すことができるので、ＰＣＭ音
源用のＬＳＩ回路（すなわち音源２）の入出力端子ピン
構成を格別に拡張することなく、処理できる外部入力デ
ータの幅を広げることができ、従って、簡単な構成であ
りながら、波形メモリ音源の応用範囲を広げることがで
きる。
【００３２】〔実施形態２〕図１の実施形態においては
音源２に取り込むことができる外部入力音の数が１であ
るが、これは、図３に示すように変形された構成の入力
制御部１３を用いることにより、複数の外部入力音を取
り込むことができるように変更することができる。図３
の実施形態においては、最大でｎ個（例えば、ｎは２以
上１５以下の整数から任意に選択された数）の外部入力
音を同時に取り込むことができるようにするために、ｎ
個のマイクロフォンＭＩＣ１〜ＭＩＣｎ及びＡ／Ｄ変換
器ＡＤＣ１〜ＡＤＣｎが並列的に設けられる。これに対
応して、入力制御部１３においては、各Ａ／Ｄ変換器Ａ
ＤＣ１〜ＡＤＣｎから出力される外部入力音波形データ
ＵＤ１〜ＵＤｎを夫々ラッチするためにｎ個のラッチ回
路８１〜８ｎが並列的に設けられ、かつ、各ラッチ回路
８１〜８ｎの出力を夫々入力するｎ個のトライステート
出力バッファ５１〜５ｎが並列的に設けられる。前述と
同様に、各トライステート出力バッファ５１〜５ｎ及び
７の出力は、各ビット毎に共通に接続され、音源２の波
形データ入力端子Ｔwinに入力される。各ラッチ回路８
１〜８ｎのラッチタイミングは前述と同様の共通の所定
のタイミング（例えばＣＨ１のタイミング）であってよ
い。
音源２に取り込むことができる外部入力音の数が１であ
るが、これは、図３に示すように変形された構成の入力
制御部１３を用いることにより、複数の外部入力音を取
り込むことができるように変更することができる。図３
の実施形態においては、最大でｎ個（例えば、ｎは２以
上１５以下の整数から任意に選択された数）の外部入力
音を同時に取り込むことができるようにするために、ｎ
個のマイクロフォンＭＩＣ１〜ＭＩＣｎ及びＡ／Ｄ変換
器ＡＤＣ１〜ＡＤＣｎが並列的に設けられる。これに対
応して、入力制御部１３においては、各Ａ／Ｄ変換器Ａ
ＤＣ１〜ＡＤＣｎから出力される外部入力音波形データ
ＵＤ１〜ＵＤｎを夫々ラッチするためにｎ個のラッチ回
路８１〜８ｎが並列的に設けられ、かつ、各ラッチ回路
８１〜８ｎの出力を夫々入力するｎ個のトライステート
出力バッファ５１〜５ｎが並列的に設けられる。前述と
同様に、各トライステート出力バッファ５１〜５ｎ及び
７の出力は、各ビット毎に共通に接続され、音源２の波
形データ入力端子Ｔwinに入力される。各ラッチ回路８
１〜８ｎのラッチタイミングは前述と同様の共通の所定
のタイミング（例えばＣＨ１のタイミング）であってよ
い。
【００３３】音源２においては、「外部音入力モード」
が指定されたとき、所定のｎ個のチャンネルに対応する
時分割タイムスロットに対応して夫々互いに異なるアド
レス信号Ａ１〜Ａｎをアドレス出力端子Ｔadに出力し、
デコーダ１４に与える。各アドレス信号Ａ１〜Ａｎは、
前述のアドレス信号Ａと同様に、波形メモリ１の記憶領
域に対応するアドレス範囲が示す値とは異なる、外部入
力音取り込み用の所定のアドレス値を夫々示すものであ
り、かつ各値が互いに異なっている。勿論、前述と同様
に、「外部音入力モード」が指定されたときであって
も、上記所定のｎ個のチャンネル以外のチャンネルに対
応する時分割タイムスロットにおいては、該チャンネル
に割り当てられた楽音の音高に対応してプログシブリに
変化する読出しアドレス信号ＡＤがアドレス出力端子Ｔ
adに出力される。
が指定されたとき、所定のｎ個のチャンネルに対応する
時分割タイムスロットに対応して夫々互いに異なるアド
レス信号Ａ１〜Ａｎをアドレス出力端子Ｔadに出力し、
デコーダ１４に与える。各アドレス信号Ａ１〜Ａｎは、
前述のアドレス信号Ａと同様に、波形メモリ１の記憶領
域に対応するアドレス範囲が示す値とは異なる、外部入
力音取り込み用の所定のアドレス値を夫々示すものであ
り、かつ各値が互いに異なっている。勿論、前述と同様
に、「外部音入力モード」が指定されたときであって
も、上記所定のｎ個のチャンネル以外のチャンネルに対
応する時分割タイムスロットにおいては、該チャンネル
に割り当てられた楽音の音高に対応してプログシブリに
変化する読出しアドレス信号ＡＤがアドレス出力端子Ｔ
adに出力される。
【００３４】デコーダ１４は、前述のデーコーダ４と同
様に、入力されたアドレス信号の値をデコードし、読出
しアドレス信号ＡＤであれば出力Ｘに該読出しアドレス
信号ＡＤをそのまま出力すると共に各出力Ｙ１〜Ｙｎの
全てをＬレベルにするが、他方、外部入力音取り込み用
アドレス信号Ａ１〜Ａｎのいずれかであれば、出力Ｙ１
〜Ｙｎのうち対応する１つの出力をＨレベルにすると共
に残りをＬレベルにする。外部入力音取り込み用アドレ
ス信号Ａ１〜Ａｎをデコードしたデコーダ１４の各出力
Ｙ１〜Ｙｎの信号は、外部入力音取り込み用の夫々のト
ライステート出力バッファ５１〜５ｎのコントロール端
子に各別に入力されるとともに、オア回路１１を経由し
てインバータ６で反転された後、トライステート出力バ
ッファ７のコントロール端子に入力される。
様に、入力されたアドレス信号の値をデコードし、読出
しアドレス信号ＡＤであれば出力Ｘに該読出しアドレス
信号ＡＤをそのまま出力すると共に各出力Ｙ１〜Ｙｎの
全てをＬレベルにするが、他方、外部入力音取り込み用
アドレス信号Ａ１〜Ａｎのいずれかであれば、出力Ｙ１
〜Ｙｎのうち対応する１つの出力をＨレベルにすると共
に残りをＬレベルにする。外部入力音取り込み用アドレ
ス信号Ａ１〜Ａｎをデコードしたデコーダ１４の各出力
Ｙ１〜Ｙｎの信号は、外部入力音取り込み用の夫々のト
ライステート出力バッファ５１〜５ｎのコントロール端
子に各別に入力されるとともに、オア回路１１を経由し
てインバータ６で反転された後、トライステート出力バ
ッファ７のコントロール端子に入力される。
【００３５】次に、図３の実施形態における波形データ
の再生動作例を説明する。波形メモリ１に記憶された楽
音波形データＰＳＤのみを再生させたい場合は、図１の
実施例と同様に、全チャンネルに対応する時分割タイム
スロットＣＨ１〜ＣＨ１６において夫々のチャンネルに
割り当てられた楽音の音高に対応して夫々変化する読出
しアドレス信号ＡＤを出力するようにし、全てのチャン
ネルを波形メモリ１の読出しのために利用する。「外部
音入力モード」が指定された場合の再生動作例について
説明する。前記実施例と同様に、外部入力音を取り込む
ための所定のチャンネルは、予め決められたチャンネル
に固定してもよいし、あるいは、どのチャンネルを「外
部入力音を取り込むためのチャンネル」とするかを操作
者によって自由に選択できるようにしてもよい。また、
「外部入力音を取り込むためのチャンネル」の数も、マ
イクロフォンＭＩＣ１〜ＭＩＣｎの数に対応するｎ個に
固定してもよいし、あるいはｎ個に固定せずに、任意の
ｍ個（ｍは、１≦ｍ≦ｎの自然数）に可変設定できるよ
うにしてもよい。
の再生動作例を説明する。波形メモリ１に記憶された楽
音波形データＰＳＤのみを再生させたい場合は、図１の
実施例と同様に、全チャンネルに対応する時分割タイム
スロットＣＨ１〜ＣＨ１６において夫々のチャンネルに
割り当てられた楽音の音高に対応して夫々変化する読出
しアドレス信号ＡＤを出力するようにし、全てのチャン
ネルを波形メモリ１の読出しのために利用する。「外部
音入力モード」が指定された場合の再生動作例について
説明する。前記実施例と同様に、外部入力音を取り込む
ための所定のチャンネルは、予め決められたチャンネル
に固定してもよいし、あるいは、どのチャンネルを「外
部入力音を取り込むためのチャンネル」とするかを操作
者によって自由に選択できるようにしてもよい。また、
「外部入力音を取り込むためのチャンネル」の数も、マ
イクロフォンＭＩＣ１〜ＭＩＣｎの数に対応するｎ個に
固定してもよいし、あるいはｎ個に固定せずに、任意の
ｍ個（ｍは、１≦ｍ≦ｎの自然数）に可変設定できるよ
うにしてもよい。
【００３６】例えば、操作者が操作スイッチ等を用い
て、任意のいずれかｍ個のチャンネルについてそれぞれ
「外部入力音を取り込むためのチャンネル」として設定
し、残りの１６−ｍ個のチャンネルについては波形メモ
リ１の読出しに利用するようにする。これに応じて、音
源２では、夫々所定のチャンネルに対応して、メモリ読
出しアドレス信号ＡＤと外部入力音取り込み用アドレス
信号Ａ１〜Ａｍを時分割的に発生する。これに応じて、
外部入力音取り込み用アドレス信号Ａ１〜Ａｍが発生さ
れたチャンネルタイムスロットにおいては、デコーダ４
の出力Ｙ１〜Ｙｎのうち対応する出力からＨレベルの信
号が生じ、それに対応するトライステート出力バッファ
５１〜５ｎが時分割的にオンされ、それに対応する外部
入力音波形データＵＤ１〜ＵＤｎが時分割的に選択され
て波形データ入力端子Ｔwinに入力される。他方、メモ
リ読出しアドレス信号ＡＤが発生されたチャンネルタイ
ムスロットにおいては、デコーダ４の出力Ｙ１〜Ｙｎの
すべてがＬレベルとなり、オア回路１１及びインバータ
６を介してトライステート出力バッファ７がオンされ、
デコーダ４の出力Ｘに応じて波形メモリ１から読み出さ
れる楽音波形データＰＳＤが時分割的に選択されて波形
データ入力端子Ｔwinに入力される。
て、任意のいずれかｍ個のチャンネルについてそれぞれ
「外部入力音を取り込むためのチャンネル」として設定
し、残りの１６−ｍ個のチャンネルについては波形メモ
リ１の読出しに利用するようにする。これに応じて、音
源２では、夫々所定のチャンネルに対応して、メモリ読
出しアドレス信号ＡＤと外部入力音取り込み用アドレス
信号Ａ１〜Ａｍを時分割的に発生する。これに応じて、
外部入力音取り込み用アドレス信号Ａ１〜Ａｍが発生さ
れたチャンネルタイムスロットにおいては、デコーダ４
の出力Ｙ１〜Ｙｎのうち対応する出力からＨレベルの信
号が生じ、それに対応するトライステート出力バッファ
５１〜５ｎが時分割的にオンされ、それに対応する外部
入力音波形データＵＤ１〜ＵＤｎが時分割的に選択され
て波形データ入力端子Ｔwinに入力される。他方、メモ
リ読出しアドレス信号ＡＤが発生されたチャンネルタイ
ムスロットにおいては、デコーダ４の出力Ｙ１〜Ｙｎの
すべてがＬレベルとなり、オア回路１１及びインバータ
６を介してトライステート出力バッファ７がオンされ、
デコーダ４の出力Ｘに応じて波形メモリ１から読み出さ
れる楽音波形データＰＳＤが時分割的に選択されて波形
データ入力端子Ｔwinに入力される。
【００３７】なお、上記各実施例において、波形メモリ
１においては、ＰＣＭ符号化した楽音波形データに限ら
ず、その他のより一層圧縮化されたデータ符号化方式
（例えばＤＰＣＭやＡＤＰＣＭあるいはデルタ変調な
ど）に従って符号化した楽音波形データを記憶するよう
にしてもよい。その場合は、音源２の内部において、メ
モリ読出し波形データＰＳＤを通常のＰＣＭデータに復
調する処理を行い、出力端子ＴoutにはＰＣＭの楽音波
形データが出力されるようにすればよい。また、波形メ
モリ１においてＲＡＭのような書き込み可能な記憶装置
を含むようにした場合は、入力制御部３，１３で取り込
んだ外部入力音波形データを波形メモリ１に書き込むこ
とができるように構成してもよい。そのためには、トラ
イステート出力バッファ７を、双方向トライステート出
力バッファを用いて構成すればよい。また、上記各実施
形態において、マイクロフォンＭＩＣ，ＭＩＣ１〜ＭＩ
Ｃｎ及びＡ／Ｄ変換器ＡＤＣ，ＡＤＣ１〜ＡＤＣｎの系
列の少なくとも１つを、データバス若しくは通信回線等
に置き換えて、該データバス若しくは通信回線等を介し
て外部から与えられるデータを入力制御部３，１３を介
して音源２に取り込むようにしてもよい。また、第３図
の入出力制御部１３に入力する複数系列のデータＵＤ１
〜ＵＤｎが時分割多重化された状態で供給されるように
なっていてもよい。
１においては、ＰＣＭ符号化した楽音波形データに限ら
ず、その他のより一層圧縮化されたデータ符号化方式
（例えばＤＰＣＭやＡＤＰＣＭあるいはデルタ変調な
ど）に従って符号化した楽音波形データを記憶するよう
にしてもよい。その場合は、音源２の内部において、メ
モリ読出し波形データＰＳＤを通常のＰＣＭデータに復
調する処理を行い、出力端子ＴoutにはＰＣＭの楽音波
形データが出力されるようにすればよい。また、波形メ
モリ１においてＲＡＭのような書き込み可能な記憶装置
を含むようにした場合は、入力制御部３，１３で取り込
んだ外部入力音波形データを波形メモリ１に書き込むこ
とができるように構成してもよい。そのためには、トラ
イステート出力バッファ７を、双方向トライステート出
力バッファを用いて構成すればよい。また、上記各実施
形態において、マイクロフォンＭＩＣ，ＭＩＣ１〜ＭＩ
Ｃｎ及びＡ／Ｄ変換器ＡＤＣ，ＡＤＣ１〜ＡＤＣｎの系
列の少なくとも１つを、データバス若しくは通信回線等
に置き換えて、該データバス若しくは通信回線等を介し
て外部から与えられるデータを入力制御部３，１３を介
して音源２に取り込むようにしてもよい。また、第３図
の入出力制御部１３に入力する複数系列のデータＵＤ１
〜ＵＤｎが時分割多重化された状態で供給されるように
なっていてもよい。
【００３８】〔実施形態３〕次に、この発明に係る波形
メモリ音源を搭載した電子楽器について説明する。図４
は、そうした電子楽器の全体構成ブロック図である。こ
の電子楽器は、音源ボードを接続したパーソナルコンピ
ュータから成っており、ディスプレイ１０１，キーボー
ド１０２，ＲＯＭ１０４，ＲＡＭ１０５，ＭＩＤＩ１０
６及び音源１０８が、データ及びアドレスバス１０７を
介してＣＰＵ１０３に接続されている。ＭＩＤＩ１０６
には、図示しないシーケンサ等から演奏情報が供給され
る。
メモリ音源を搭載した電子楽器について説明する。図４
は、そうした電子楽器の全体構成ブロック図である。こ
の電子楽器は、音源ボードを接続したパーソナルコンピ
ュータから成っており、ディスプレイ１０１，キーボー
ド１０２，ＲＯＭ１０４，ＲＡＭ１０５，ＭＩＤＩ１０
６及び音源１０８が、データ及びアドレスバス１０７を
介してＣＰＵ１０３に接続されている。ＭＩＤＩ１０６
には、図示しないシーケンサ等から演奏情報が供給され
る。
【００３９】音源１０８は、図１の実施形態における音
源２と同様に、所定数の楽音発生チャンネル（一例とし
て１６チャンネル（ＣＨ１〜ＣＨ１６）とする）で時分
割に楽音生成処理を行なうＬＳＩ回路である。ＣＰＵ１
０３からは、ＭＩＤＩ１０６に供給される演奏情報やキ
ーボード１０２上の各種スイッチの操作に基づき、各チ
ャンネル毎に音源１０８の動作を制御する情報（命令及
びパラメータ）が供給される。波形メモリ１１０は、図
１の実施形態における波形メモリ１と同様に、１又は複
数周期から成る複数種類の音色の波形データを記憶した
メモリである。
源２と同様に、所定数の楽音発生チャンネル（一例とし
て１６チャンネル（ＣＨ１〜ＣＨ１６）とする）で時分
割に楽音生成処理を行なうＬＳＩ回路である。ＣＰＵ１
０３からは、ＭＩＤＩ１０６に供給される演奏情報やキ
ーボード１０２上の各種スイッチの操作に基づき、各チ
ャンネル毎に音源１０８の動作を制御する情報（命令及
びパラメータ）が供給される。波形メモリ１１０は、図
１の実施形態における波形メモリ１と同様に、１又は複
数周期から成る複数種類の音色の波形データを記憶した
メモリである。
【００４０】２系統設けられたマイクロフォンＭＩＣ
も、図１の実施形態におけると同様に、それぞれ外部か
らの任意の音をピックアップしてＡ／Ｄ変換器ＡＤＣに
供給可能である。音源１０８内のシステムクロック発生
器（図示せず）からは、図５（ａ）に示すように、チャ
ンネルＣＨ１のタイミングで発生する同期信号ＳがＡ／
Ｄ変換器ＡＤＣに与えられる。Ａ／Ｄ変換器ＡＤＣは、
この同期信号Ｓをトリガーとして、各マイクロフォンＭ
ＩＣからの外部波形データのディジタル変換処理を順次
行なう。その結果、Ａ／Ｄ変換器ＡＤＣからは、図５
（ｂ）に示すように、１再生サンプリング周期毎に、各
系統の外部波形データのディジタル変換処理の完了を示
す完了信号が発生するとともに、それらの波形データが
出力されて入力制御部１０９に供給される。
も、図１の実施形態におけると同様に、それぞれ外部か
らの任意の音をピックアップしてＡ／Ｄ変換器ＡＤＣに
供給可能である。音源１０８内のシステムクロック発生
器（図示せず）からは、図５（ａ）に示すように、チャ
ンネルＣＨ１のタイミングで発生する同期信号ＳがＡ／
Ｄ変換器ＡＤＣに与えられる。Ａ／Ｄ変換器ＡＤＣは、
この同期信号Ｓをトリガーとして、各マイクロフォンＭ
ＩＣからの外部波形データのディジタル変換処理を順次
行なう。その結果、Ａ／Ｄ変換器ＡＤＣからは、図５
（ｂ）に示すように、１再生サンプリング周期毎に、各
系統の外部波形データのディジタル変換処理の完了を示
す完了信号が発生するとともに、それらの波形データが
出力されて入力制御部１０９に供給される。
【００４１】図６は、音源１０８の構成の一例を示す。
ＣＰＵ１０３から供給される制御情報は、制御レジスタ
１１２に格納される。アドレス発生部１１３は、制御レ
ジスタ１１２からの情報に基づき、読出しアドレス信号
（波形の立上り部に対応するアドレス領域を所定の速さ
で指定し、続いて波形の持続部に対応するアドレス領域
を所定の速さで繰り返し指定する信号）をチャンネル時
分割に発生する。この読出しアドレス信号のうち、アド
レスの整数部を示すアドレス信号ＷＭＡは、アドレス出
力端子Ｔadを通して音源１０８から出力されて、入力制
御部１０９に入力される。また、アドレスの小数部を示
す信号は、波形演算部１１５に供給される。
ＣＰＵ１０３から供給される制御情報は、制御レジスタ
１１２に格納される。アドレス発生部１１３は、制御レ
ジスタ１１２からの情報に基づき、読出しアドレス信号
（波形の立上り部に対応するアドレス領域を所定の速さ
で指定し、続いて波形の持続部に対応するアドレス領域
を所定の速さで繰り返し指定する信号）をチャンネル時
分割に発生する。この読出しアドレス信号のうち、アド
レスの整数部を示すアドレス信号ＷＭＡは、アドレス出
力端子Ｔadを通して音源１０８から出力されて、入力制
御部１０９に入力される。また、アドレスの小数部を示
す信号は、波形演算部１１５に供給される。
【００４２】入力制御部１０９では、アドレス信号ＷＭ
Ａを、そのまま通過させて波形メモリ１１０に送るとと
もに、デコーダ１１７に入力させる。デコーダ１１７
は、各チャンネルタイミングでのアドレス信号ＷＭＡ
が、波形メモリ１１０内の波形データの記憶領域を指定
するものであるか否かをそれぞれ解読する。この解読の
ための方法としては、一例として、図７に示すように、
波形メモリ１１０内の全ての波形データの記憶領域以外
の領域（エイリアス）を、上位所定数ビット（例えば上
位６ビット）の値が全て「１」であるアドレス信号ＷＭ
Ａで指定し、波形メモリ１１０内の全ての波形データの
記憶領域を、それ以外の値のアドレス信号ＷＭＡで指定
し、この上位所定数ビットの値に基づいて解読を行なう
ようにすればよい。デコーダ１１７は、解読結果が是で
あるチャンネルタイミングでは、「Ｘ」出力がＨ（ハ
イ）レベルとなるとともに「Ｙ」出力がＬ（ロウ）レベ
ルとなり、他方、解読結果が否であるチャンネルタイミ
ングでは、「Ｘ」出力がＬレベルとなるとともに「Ｙ」
出力がＨレベルとなる。デコーダ１１７の「Ｘ」出力
は、入力制御部１０９から出力されて、波形メモリ１１
０の読出し制御入力ＯＥに入力される。波形メモリ１１
０は、この制御入力ＯＥへの入力がＨレベルとなるチャ
ンネルタイミング（すなわち、アドレス信号ＷＭＡが、
波形メモリ１１０内の波形データの記憶領域を指定する
チャンネルタイミング）では、読出しが可能化され、他
方、制御入力ＯＥへの入力がＬレベルとなるチャンネル
タイミング（すなわち、アドレス信号ＷＭＡが、波形メ
モリ１１０内の波形データの記憶領域以外の領域（図７
のエイリアス）を指定するチャンネルタイミング）で
は、読出しが禁止される。アドレス信号ＷＭＡに従って
波形メモリ１１０から読み出された波形データは、入力
制御部１０９をそのまま通過し、波形データ入力端子Ｔ
winを通して音源１０８内の波形演算部１１５に供給さ
れる。
Ａを、そのまま通過させて波形メモリ１１０に送るとと
もに、デコーダ１１７に入力させる。デコーダ１１７
は、各チャンネルタイミングでのアドレス信号ＷＭＡ
が、波形メモリ１１０内の波形データの記憶領域を指定
するものであるか否かをそれぞれ解読する。この解読の
ための方法としては、一例として、図７に示すように、
波形メモリ１１０内の全ての波形データの記憶領域以外
の領域（エイリアス）を、上位所定数ビット（例えば上
位６ビット）の値が全て「１」であるアドレス信号ＷＭ
Ａで指定し、波形メモリ１１０内の全ての波形データの
記憶領域を、それ以外の値のアドレス信号ＷＭＡで指定
し、この上位所定数ビットの値に基づいて解読を行なう
ようにすればよい。デコーダ１１７は、解読結果が是で
あるチャンネルタイミングでは、「Ｘ」出力がＨ（ハ
イ）レベルとなるとともに「Ｙ」出力がＬ（ロウ）レベ
ルとなり、他方、解読結果が否であるチャンネルタイミ
ングでは、「Ｘ」出力がＬレベルとなるとともに「Ｙ」
出力がＨレベルとなる。デコーダ１１７の「Ｘ」出力
は、入力制御部１０９から出力されて、波形メモリ１１
０の読出し制御入力ＯＥに入力される。波形メモリ１１
０は、この制御入力ＯＥへの入力がＨレベルとなるチャ
ンネルタイミング（すなわち、アドレス信号ＷＭＡが、
波形メモリ１１０内の波形データの記憶領域を指定する
チャンネルタイミング）では、読出しが可能化され、他
方、制御入力ＯＥへの入力がＬレベルとなるチャンネル
タイミング（すなわち、アドレス信号ＷＭＡが、波形メ
モリ１１０内の波形データの記憶領域以外の領域（図７
のエイリアス）を指定するチャンネルタイミング）で
は、読出しが禁止される。アドレス信号ＷＭＡに従って
波形メモリ１１０から読み出された波形データは、入力
制御部１０９をそのまま通過し、波形データ入力端子Ｔ
winを通して音源１０８内の波形演算部１１５に供給さ
れる。
【００４３】デコーダ１１７の「Ｙ」出力は、トライス
テート出力バッファ１１８のコントロール端子に入力さ
れる。Ａ／Ｄ変換器ＡＤＣから供給された波形データ
は、このトライステート出力バッファ１１８に入力され
る。トライステート出力バッファ１１８は、コントロー
ル端子への入力がＨレベルとなるチャンネルタイミング
（すなわち、アドレス信号ＷＭＡが、波形メモリ１１０
内の波形データの記憶領域以外の領域を指定するチャン
ネルタイミング）では、入力データをそのまま出力し、
他方、コントロール端子の入力がＬレベルとなるチャン
ネルタイミング（すなわち、アドレス信号ＷＭＡが、波
形メモリ１１０内の波形データの記憶領域を指定するチ
ャンネルタイミング）では、ハイインピーダンス状態に
なる。トライステート出力バッファ１１８から出力され
た波形データは、入力制御部１０９から出力され、波形
メモリ１１０からの波形データと同じく、波形データ入
力端子Ｔwinを通して音源１０８内の波形演算部１１５
に供給される。（尚、アドレス出力端子Ｔad及び波形デ
ータ入力端子Ｔwin以外の音源１０８の入出力端子は、
図示を省略している。）
テート出力バッファ１１８のコントロール端子に入力さ
れる。Ａ／Ｄ変換器ＡＤＣから供給された波形データ
は、このトライステート出力バッファ１１８に入力され
る。トライステート出力バッファ１１８は、コントロー
ル端子への入力がＨレベルとなるチャンネルタイミング
（すなわち、アドレス信号ＷＭＡが、波形メモリ１１０
内の波形データの記憶領域以外の領域を指定するチャン
ネルタイミング）では、入力データをそのまま出力し、
他方、コントロール端子の入力がＬレベルとなるチャン
ネルタイミング（すなわち、アドレス信号ＷＭＡが、波
形メモリ１１０内の波形データの記憶領域を指定するチ
ャンネルタイミング）では、ハイインピーダンス状態に
なる。トライステート出力バッファ１１８から出力され
た波形データは、入力制御部１０９から出力され、波形
メモリ１１０からの波形データと同じく、波形データ入
力端子Ｔwinを通して音源１０８内の波形演算部１１５
に供給される。（尚、アドレス出力端子Ｔad及び波形デ
ータ入力端子Ｔwin以外の音源１０８の入出力端子は、
図示を省略している。）
【００４４】波形演算部１１５は、算術論理演算機構を
有しており、入力端子Ｔwinを通して供給される波形デ
ータＷＭＤ（すなわち、波形メモリ１１０からの波形デ
ータまたはＡ／Ｄ変換器ＡＤＣからの外部波形データ）
に対し、制御レジスタ１１２からの情報，アドレス発生
部１１３からのアドレスの小数部を示す信号及びエンベ
ロープ発生器１１４からの音量エンベロープデータ等を
用いて、チャンネル時分割に楽音生成処理を実行する。
有しており、入力端子Ｔwinを通して供給される波形デ
ータＷＭＤ（すなわち、波形メモリ１１０からの波形デ
ータまたはＡ／Ｄ変換器ＡＤＣからの外部波形データ）
に対し、制御レジスタ１１２からの情報，アドレス発生
部１１３からのアドレスの小数部を示す信号及びエンベ
ロープ発生器１１４からの音量エンベロープデータ等を
用いて、チャンネル時分割に楽音生成処理を実行する。
【００４５】図８は、この楽音生成処理のアルゴリズム
の一例を示すための波形演算部１１５の等価ブロック図
である。最初に、波形データＷＭＤに対し、そのピッチ
に応じて、アドレス発生部１１３からのアドレスの小数
部を示す信号を用いて補間処理を施す（２０１）。次
に、波形データにディジタルフィルタ処理を施す（２０
２）。この処理では、タッチ等の演奏情報や時間経過に
従ってフィルタ係数を変化させながらフィルタ演算を行
なうことにより、周波数特性（音質）が制御される。ま
た、音色変調も、この処理において行なうことができ
る。
の一例を示すための波形演算部１１５の等価ブロック図
である。最初に、波形データＷＭＤに対し、そのピッチ
に応じて、アドレス発生部１１３からのアドレスの小数
部を示す信号を用いて補間処理を施す（２０１）。次
に、波形データにディジタルフィルタ処理を施す（２０
２）。この処理では、タッチ等の演奏情報や時間経過に
従ってフィルタ係数を変化させながらフィルタ演算を行
なうことにより、周波数特性（音質）が制御される。ま
た、音色変調も、この処理において行なうことができ
る。
【００４６】続いて、波形データに音量制御処理を施す
（２０３）。この処理では、音量エンベロープデータ
に、複数の出力系列（ステレオの右側用の出力系列や、
ステレオの左側用の出力系列や、各種のエフェクト（例
えばリバーブやコーラス等）用の出力系列）のそれぞれ
に対応した比率で重み付けを行なうことによって複数系
統の音量情報を求め、それらを順次時分割に波形データ
に乗算する。各チャンネル毎にこの比率を適宜調整する
ことにより、当該チャンネルの楽音について、ステレオ
効果または音像定位効果を得たり、エフェクトの種類や
エフェクトの度合いを制御したりすることができる。ま
た、フェードイン，フェードアウトや振幅変調（トレモ
ロ）も、この処理において行なうことができる。
（２０３）。この処理では、音量エンベロープデータ
に、複数の出力系列（ステレオの右側用の出力系列や、
ステレオの左側用の出力系列や、各種のエフェクト（例
えばリバーブやコーラス等）用の出力系列）のそれぞれ
に対応した比率で重み付けを行なうことによって複数系
統の音量情報を求め、それらを順次時分割に波形データ
に乗算する。各チャンネル毎にこの比率を適宜調整する
ことにより、当該チャンネルの楽音について、ステレオ
効果または音像定位効果を得たり、エフェクトの種類や
エフェクトの度合いを制御したりすることができる。ま
た、フェードイン，フェードアウトや振幅変調（トレモ
ロ）も、この処理において行なうことができる。
【００４７】続いて、全てのチャンネルの波形データ
を、各出力系列別に時分割に累算することにより、上記
複数の出力系列分の楽音データを生成する（２０４）。
そして、生成した楽音データにエフェクト処理を施す
（２０５）。エフェクト処理では、エフェクト用の各出
力系列の楽音データにそれぞれ所定のエフェクトを付加
した後、それらをステレオの右側用の出力系列の楽音デ
ータとステレオの左側用の出力系列の楽音データとにそ
れぞれ加算する。このエフェクト処理の過程で、図６に
示すように、波形演算部１１５からの情報に基づいてア
ドレス発生部１１３が書込み／読出しアドレス信号ＤＭ
Ａを発生して遅延用ＲＡＭ１０９に供給し、このアドレ
ス信号ＤＭＡで指定される記憶領域と波形演算部１１５
との間で楽音データをやりとりすることにより、楽音デ
ータに遅延処理が施される。このようにして波形演算部
１１５で生成及び加工された楽音データは、図６に示す
ように、Ｄ／Ａ（ディジタル／アナログ）変換器用のイ
ンターフェース１１６を介して音源１０８から出力さ
れ、Ｄ／Ａ変換器ＤＡＣを経てサウンドシステムＳＳに
供給される。
を、各出力系列別に時分割に累算することにより、上記
複数の出力系列分の楽音データを生成する（２０４）。
そして、生成した楽音データにエフェクト処理を施す
（２０５）。エフェクト処理では、エフェクト用の各出
力系列の楽音データにそれぞれ所定のエフェクトを付加
した後、それらをステレオの右側用の出力系列の楽音デ
ータとステレオの左側用の出力系列の楽音データとにそ
れぞれ加算する。このエフェクト処理の過程で、図６に
示すように、波形演算部１１５からの情報に基づいてア
ドレス発生部１１３が書込み／読出しアドレス信号ＤＭ
Ａを発生して遅延用ＲＡＭ１０９に供給し、このアドレ
ス信号ＤＭＡで指定される記憶領域と波形演算部１１５
との間で楽音データをやりとりすることにより、楽音デ
ータに遅延処理が施される。このようにして波形演算部
１１５で生成及び加工された楽音データは、図６に示す
ように、Ｄ／Ａ（ディジタル／アナログ）変換器用のイ
ンターフェース１１６を介して音源１０８から出力さ
れ、Ｄ／Ａ変換器ＤＡＣを経てサウンドシステムＳＳに
供給される。
【００４８】次に、この電子楽器の動作例を説明する。
図９は、ＣＰＵ１０３の実行するメインルーチンを示す
フローチャートである。所定の初期設定（ステップＳ
１）の後、ＭＩＤＩ処理（ステップＳ２）及びスイッチ
イベント処理（ステップＳ３）を繰り返し実行する。Ｍ
ＩＤＩ処理では、ＭＩＤＩ１０６に供給された演奏情報
をＲＡＭ１０４内の入力バッファに書き込み、その演奏
情報に基づくノートオンイベント処理やノートオフイベ
ント処理等を行なう。
図９は、ＣＰＵ１０３の実行するメインルーチンを示す
フローチャートである。所定の初期設定（ステップＳ
１）の後、ＭＩＤＩ処理（ステップＳ２）及びスイッチ
イベント処理（ステップＳ３）を繰り返し実行する。Ｍ
ＩＤＩ処理では、ＭＩＤＩ１０６に供給された演奏情報
をＲＡＭ１０４内の入力バッファに書き込み、その演奏
情報に基づくノートオンイベント処理やノートオフイベ
ント処理等を行なう。
【００４９】スイッチイベント処理では、キーボード１
０２の所定のキーにそれぞれ割り当てた各種スイッチ
（音色選択スイッチやエフェクト選択スイッチ等）のイ
ベント処理を行ない、その一部として、図１０に示すよ
うなＡ／Ｄスイッチのイベント処理を行なう。Ａ／Ｄス
イッチは、Ａ／Ｄ変換器ＡＤＣに供給可能な２系統の外
部波形データのうち音源１０８に入力させるべき外部波
形データの系統数を、０と１と２との間で任意に切り替
えるためのスイッチである。このＡ／Ｄスイッチイベン
ト処理では、Ａ／Ｄスイッチのオンイベントがあると、
所定のレジスタＡＤＸ内の値と１との和を３で除した余
りを、新たにレジスタＡＤＸに格納する（ステップＳ１
１）。すなわち、レジスタＡＤＸ内の値は、最初にＡ／
Ｄスイッチのオンイベントがあると、０，１，２のうち
のいずれかの値をとり、その後そのオンイベントがある
毎に、０から１へ、１から２へ、２から０へと値を変化
させる。続いて、レジスタＡＤＸ内の値が０，１，２の
うちのいずれであるかを判断する（ステップＳ１２）。
０２の所定のキーにそれぞれ割り当てた各種スイッチ
（音色選択スイッチやエフェクト選択スイッチ等）のイ
ベント処理を行ない、その一部として、図１０に示すよ
うなＡ／Ｄスイッチのイベント処理を行なう。Ａ／Ｄス
イッチは、Ａ／Ｄ変換器ＡＤＣに供給可能な２系統の外
部波形データのうち音源１０８に入力させるべき外部波
形データの系統数を、０と１と２との間で任意に切り替
えるためのスイッチである。このＡ／Ｄスイッチイベン
ト処理では、Ａ／Ｄスイッチのオンイベントがあると、
所定のレジスタＡＤＸ内の値と１との和を３で除した余
りを、新たにレジスタＡＤＸに格納する（ステップＳ１
１）。すなわち、レジスタＡＤＸ内の値は、最初にＡ／
Ｄスイッチのオンイベントがあると、０，１，２のうち
のいずれかの値をとり、その後そのオンイベントがある
毎に、０から１へ、１から２へ、２から０へと値を変化
させる。続いて、レジスタＡＤＸ内の値が０，１，２の
うちのいずれであるかを判断する（ステップＳ１２）。
【００５０】値が０であれば、外部波形データを用いた
発音を割り当てたチャンネルＡ及びＢ（チャンネルＣＨ
１〜ＣＨ１６のうちのいずれか２つのチャンネル）での
発音を打ち切る（ステップＳ１３）。続いて、Ａ／Ｄ変
換器ＡＤＣのディジタル変換処理動作をオフにする（ス
テップＳ１４）。そしてリターンする。他方、値が１で
あれば、制御レジスタ１１２内のチャンネルＡに対応す
る領域に、Ａ／Ｄ変換器ＡＤＣからの外部波形データを
読み込むための設定を行なう（具体的には、チャンネル
Ａでの読出しアドレス信号ＷＭＡとして図７のエイリア
スを指定する信号を設定する処理などを行なった後、当
該領域にノートオンを書き込む）（ステップＳ１５）。
続いて、１系統目の外部波形データに対するＡ／Ｄ変換
器ＡＤＣのディジタル変換処理動作のみをオンにする
（ステップＳ１６）。そしてリターンする。他方、値が
２であれば、チャンネルＡに加えて、制御レジスタ１１
２内のチャンネルＢに対応する領域に、Ａ／Ｄ変換器Ａ
ＤＣからの外部波形データを読み込むための設定を行な
う（ステップＳ１７）。続いて、２系統目の外部波形デ
ータに対するＡ／Ｄ変換器ＡＤＣのディジタル変換処理
動作をもオンにする（ステップＳ１８）。そしてリター
ンする。
発音を割り当てたチャンネルＡ及びＢ（チャンネルＣＨ
１〜ＣＨ１６のうちのいずれか２つのチャンネル）での
発音を打ち切る（ステップＳ１３）。続いて、Ａ／Ｄ変
換器ＡＤＣのディジタル変換処理動作をオフにする（ス
テップＳ１４）。そしてリターンする。他方、値が１で
あれば、制御レジスタ１１２内のチャンネルＡに対応す
る領域に、Ａ／Ｄ変換器ＡＤＣからの外部波形データを
読み込むための設定を行なう（具体的には、チャンネル
Ａでの読出しアドレス信号ＷＭＡとして図７のエイリア
スを指定する信号を設定する処理などを行なった後、当
該領域にノートオンを書き込む）（ステップＳ１５）。
続いて、１系統目の外部波形データに対するＡ／Ｄ変換
器ＡＤＣのディジタル変換処理動作のみをオンにする
（ステップＳ１６）。そしてリターンする。他方、値が
２であれば、チャンネルＡに加えて、制御レジスタ１１
２内のチャンネルＢに対応する領域に、Ａ／Ｄ変換器Ａ
ＤＣからの外部波形データを読み込むための設定を行な
う（ステップＳ１７）。続いて、２系統目の外部波形デ
ータに対するＡ／Ｄ変換器ＡＤＣのディジタル変換処理
動作をもオンにする（ステップＳ１８）。そしてリター
ンする。
【００５１】尚、チャンネルＡ，Ｂとしては、図５
（ｂ）に示すように、それぞれ、Ａ／Ｄ変換器ＡＤＣで
１系統目の外部波形データ，２系統目の外部波形データ
についてのディジタル変換処理が完了するのに要する時
間が経過した後のチャンネルが選択される。このチャン
ネルＡ，Ｂのタイミングでは、ＣＰＵ１０３からの制御
情報に基づき、音源１０８のアドレス発生部１１３か
ら、図７のエイリアスを指定するアドレス信号ＷＭＡが
出力される。これにより、このチャンネルタイミングで
は、Ａ／Ｄ変換器ＡＤＣからの外部波形データが、入力
制御部１０９を経由し、波形データ入力端子Ｔwinを通
して音源１０８内の波形演算部１１５に供給される。
（ｂ）に示すように、それぞれ、Ａ／Ｄ変換器ＡＤＣで
１系統目の外部波形データ，２系統目の外部波形データ
についてのディジタル変換処理が完了するのに要する時
間が経過した後のチャンネルが選択される。このチャン
ネルＡ，Ｂのタイミングでは、ＣＰＵ１０３からの制御
情報に基づき、音源１０８のアドレス発生部１１３か
ら、図７のエイリアスを指定するアドレス信号ＷＭＡが
出力される。これにより、このチャンネルタイミングで
は、Ａ／Ｄ変換器ＡＤＣからの外部波形データが、入力
制御部１０９を経由し、波形データ入力端子Ｔwinを通
して音源１０８内の波形演算部１１５に供給される。
【００５２】図１１は、図９のＭＩＤＩ処理のうちのノ
ートオンイベント処理の一例を示す。ＲＡＭ１０４内の
入力バッファにいずれかのＭＩＤＩチャンネルのノート
オンが書き込まれていると、該入力バッファから当該Ｍ
ＩＤＩチャンネルのノートナンバとベロシティとを読み
出してそれぞれ所定のレジスタＮＮとＶＤとに格納する
（ステップＳ２１）。次に、レジスタＡＤＸ内の値が
０，１，２のうちのいずれであるかを判断する（ステッ
プＳ２２）。
ートオンイベント処理の一例を示す。ＲＡＭ１０４内の
入力バッファにいずれかのＭＩＤＩチャンネルのノート
オンが書き込まれていると、該入力バッファから当該Ｍ
ＩＤＩチャンネルのノートナンバとベロシティとを読み
出してそれぞれ所定のレジスタＮＮとＶＤとに格納する
（ステップＳ２１）。次に、レジスタＡＤＸ内の値が
０，１，２のうちのいずれであるかを判断する（ステッ
プＳ２２）。
【００５３】値が０であれば、音源１０８のすべてのチ
ャンネルＣＨ１〜ＣＨ１６を、波形メモリ１１０からの
波形データのためのチャンネルとして設定する（ステッ
プＳ２３）。他方、値が１であれば、チャンネルＡ以外
の１５のチャンネルを、波形メモリ１１０からの波形デ
ータのためのチャンネルとして設定する（ステップＳ２
４）。他方、値が２であれば、チャンネルＡ及びＢ以外
の１４のチャンネルを、波形メモリ１１０からの波形デ
ータのためのチャンネルとして設定する（ステップＳ２
５）。
ャンネルＣＨ１〜ＣＨ１６を、波形メモリ１１０からの
波形データのためのチャンネルとして設定する（ステッ
プＳ２３）。他方、値が１であれば、チャンネルＡ以外
の１５のチャンネルを、波形メモリ１１０からの波形デ
ータのためのチャンネルとして設定する（ステップＳ２
４）。他方、値が２であれば、チャンネルＡ及びＢ以外
の１４のチャンネルを、波形メモリ１１０からの波形デ
ータのためのチャンネルとして設定する（ステップＳ２
５）。
【００５４】続いて、ステップＳ２３，２４または２５
で設定されたチャンネルの範囲内で、当該ノートオンに
基づく発音の割当てを行ない、制御レジスタ１１２内の
当該割当てチャンネルに対応する領域に、レジスタＮＮ
及びＶＤ内のデータに基づく楽音生成処理を設定する。
その後、当該領域にノートオンを書き込む（ステップＳ
２６）。そしてリターンする。
で設定されたチャンネルの範囲内で、当該ノートオンに
基づく発音の割当てを行ない、制御レジスタ１１２内の
当該割当てチャンネルに対応する領域に、レジスタＮＮ
及びＶＤ内のデータに基づく楽音生成処理を設定する。
その後、当該領域にノートオンを書き込む（ステップＳ
２６）。そしてリターンする。
【００５５】こうして波形メモリ１１０からの波形デー
タを用いた発音を割り当てたチャンネルタイミングで
は、音源１０８のアドレス発生部１１３からは、波形メ
モリ１１０の波形データ記憶領域を指定するアドレス信
号ＷＭＡが出力される。これにより、このチャンネルタ
イミングでは、波形メモリ１１０からの波形データが、
入力制御部１０９を経由し、波形データ入力端子Ｔwin
を通して音源１０８内の波形演算部１１５に供給され
る。
タを用いた発音を割り当てたチャンネルタイミングで
は、音源１０８のアドレス発生部１１３からは、波形メ
モリ１１０の波形データ記憶領域を指定するアドレス信
号ＷＭＡが出力される。これにより、このチャンネルタ
イミングでは、波形メモリ１１０からの波形データが、
入力制御部１０９を経由し、波形データ入力端子Ｔwin
を通して音源１０８内の波形演算部１１５に供給され
る。
【００５６】このように、この電子楽器では、外部波形
データを音源１０８に入力させるか否か、及び２系統の
うちの何系統の外部波形データを音源１０８に入力させ
るかを、キーボード１０２の操作により任意に切替え可
能である。更に、一部または全部の系統の外部波形デー
タを音源１０８に入力させない場合、すなわちチャンネ
ルＡ，Ｂの少なくとも一方が外部波形データのために使
用されない場合には、そのチャンネルに通常の発音割当
てを行なうことができるので、チャンネルを無駄なく有
効に使用することができる。そして、波形メモリ１１０
の波形データ記憶領域以外の領域を指定する読出しアド
レス信号をアドレス発生部１１３から発生させる制御を
行なうこと、及び簡単な回路構成の入力制御部１０９を
設けたことにより、こうした外部波形データを、波形メ
モリ１１０からの波形データを入力するための入力端子
と同じ入力端子を通して音源１０８に入力させることが
可能になっている。したがって、外部波形データ専用の
入力端子を音源１０８に設ける必要がなくなるので、既
存の音源ＬＳＩを設計変更することなく利用することが
できるとともに、音源ＬＳＩの小型化及び低コスト化を
図ることができる。また、そうした入力端子用のインタ
ーフェースを設ける必要がなくなるという点からも、音
源システム全体の小型化及び低コスト化を図ることがで
きる。また、このようにいわば波形メモリ１１０のメモ
リ空間上に外部波形データ用の入力ポートを配置するこ
とにより、本来波形メモリ１１０からの波形データを入
力すべきタイミングの一部を、外部波形データを入力す
るために随時用いているので、使用面での無駄をなくす
ことができる。
データを音源１０８に入力させるか否か、及び２系統の
うちの何系統の外部波形データを音源１０８に入力させ
るかを、キーボード１０２の操作により任意に切替え可
能である。更に、一部または全部の系統の外部波形デー
タを音源１０８に入力させない場合、すなわちチャンネ
ルＡ，Ｂの少なくとも一方が外部波形データのために使
用されない場合には、そのチャンネルに通常の発音割当
てを行なうことができるので、チャンネルを無駄なく有
効に使用することができる。そして、波形メモリ１１０
の波形データ記憶領域以外の領域を指定する読出しアド
レス信号をアドレス発生部１１３から発生させる制御を
行なうこと、及び簡単な回路構成の入力制御部１０９を
設けたことにより、こうした外部波形データを、波形メ
モリ１１０からの波形データを入力するための入力端子
と同じ入力端子を通して音源１０８に入力させることが
可能になっている。したがって、外部波形データ専用の
入力端子を音源１０８に設ける必要がなくなるので、既
存の音源ＬＳＩを設計変更することなく利用することが
できるとともに、音源ＬＳＩの小型化及び低コスト化を
図ることができる。また、そうした入力端子用のインタ
ーフェースを設ける必要がなくなるという点からも、音
源システム全体の小型化及び低コスト化を図ることがで
きる。また、このようにいわば波形メモリ１１０のメモ
リ空間上に外部波形データ用の入力ポートを配置するこ
とにより、本来波形メモリ１１０からの波形データを入
力すべきタイミングの一部を、外部波形データを入力す
るために随時用いているので、使用面での無駄をなくす
ことができる。
【００５７】尚、外部波形データを用いた発音を割り当
てたチャンネルでは、外部波形データに対して前述のよ
うな波形演算部１１５による楽音生成処理が実行される
が、そのうちのディジタルフィルタ処理や音量制御処理
の内容を、波形メモリ１１０からの波形データに対する
のとはまったく独自にキーボード１０２の操作によって
指示できることはもちろんである。すなわち、例えば、
外部波形データと波形メモリ１１０からの波形データと
で周波数特性を異ならしめたり、外部波形データのほう
だけを振幅変調したり、波形メモリ１１０からの波形デ
ータについてはステレオの左側からの出力レベルを大き
くするのに対して外部波形データについてはステレオの
右側からの出力レベルのほうを大きくしたり、波形メモ
リ１１０からの波形データにはリバーブ用の出力系列の
比重を大きくするのに対して外部波形データにはコーラ
ス用の出力系列の比重のほうを大きくしたりすることな
どを、随意に実現することができる。そして、ディジタ
ルフィルタ処理及び音量制御処理を施された外部波形デ
ータが、波形メモリ１１０からの波形データとミキシン
グされ、エフェクトを付加されて、音響的に発音され
る。これにより、音源１０８の能力を大幅に拡張するこ
とができるようになる。
てたチャンネルでは、外部波形データに対して前述のよ
うな波形演算部１１５による楽音生成処理が実行される
が、そのうちのディジタルフィルタ処理や音量制御処理
の内容を、波形メモリ１１０からの波形データに対する
のとはまったく独自にキーボード１０２の操作によって
指示できることはもちろんである。すなわち、例えば、
外部波形データと波形メモリ１１０からの波形データと
で周波数特性を異ならしめたり、外部波形データのほう
だけを振幅変調したり、波形メモリ１１０からの波形デ
ータについてはステレオの左側からの出力レベルを大き
くするのに対して外部波形データについてはステレオの
右側からの出力レベルのほうを大きくしたり、波形メモ
リ１１０からの波形データにはリバーブ用の出力系列の
比重を大きくするのに対して外部波形データにはコーラ
ス用の出力系列の比重のほうを大きくしたりすることな
どを、随意に実現することができる。そして、ディジタ
ルフィルタ処理及び音量制御処理を施された外部波形デ
ータが、波形メモリ１１０からの波形データとミキシン
グされ、エフェクトを付加されて、音響的に発音され
る。これにより、音源１０８の能力を大幅に拡張するこ
とができるようになる。
【００５８】〔実施形態４〕図１２は、この発明をディ
ジタル・シグナル・プロセッサ（以下、ＤＳＰと略称す
る）に適用した一実施形態を示す。図１２において、Ｄ
ＳＰ２１は、楽音波形データを入力し、この入力楽音波
形データに対して、内蔵するマイクロプログラムに従う
所定数のステップ（一例として１２７ステップ（この各
ステップを便宜上ＳＴ１〜ＳＴ１２７で示す））を１演
算サイクルとする所定の数学的演算処理を施し、該入力
楽音波形データに対して所望のサウンド効果若しくは音
響効果（例えばリバーブやコーラス等の各種効果）を付
与するものであり、例えばＬＳＩからなっている。ＤＳ
Ｐ２１は、その処理の過程で、書き込み用又は読み出し
用のアドレス信号を発生してアドレス出力端子２１ｂを
介して信号遅延用のＲＡＭ２２に対して与え、かつ、該
ＲＡＭ２２に書き込まれるべき又はそこから読み出され
た楽音波形データをデータ入出力端子２１ａを介して出
力又は入力するようになっている。
ジタル・シグナル・プロセッサ（以下、ＤＳＰと略称す
る）に適用した一実施形態を示す。図１２において、Ｄ
ＳＰ２１は、楽音波形データを入力し、この入力楽音波
形データに対して、内蔵するマイクロプログラムに従う
所定数のステップ（一例として１２７ステップ（この各
ステップを便宜上ＳＴ１〜ＳＴ１２７で示す））を１演
算サイクルとする所定の数学的演算処理を施し、該入力
楽音波形データに対して所望のサウンド効果若しくは音
響効果（例えばリバーブやコーラス等の各種効果）を付
与するものであり、例えばＬＳＩからなっている。ＤＳ
Ｐ２１は、その処理の過程で、書き込み用又は読み出し
用のアドレス信号を発生してアドレス出力端子２１ｂを
介して信号遅延用のＲＡＭ２２に対して与え、かつ、該
ＲＡＭ２２に書き込まれるべき又はそこから読み出され
た楽音波形データをデータ入出力端子２１ａを介して出
力又は入力するようになっている。
【００５９】ＤＳＰ２１には、上述のように遅延用ＲＡ
Ｍ２２との間で楽音波形データを入出力するためのデー
タ入出力端子２１ａが設けられているが、外部から供給
される処理対象の楽音波形データを入力するための専用
のデータ入力端子及び、処理を終えた楽音波形データを
外部に伝送するための専用のデータ出力端子は設けない
ようにしてよい。何故ならば、本発明の一実施形態に従
って入出力制御部２３を、ＤＳＰ２１とＲＡＭ２２との
間に設け、この入出力制御部２３の働きによって、外部
からのデータの入力及び／又は外部へのデータの出力を
制御できるようにしているからである。これにより、外
部との間でデータの入出力を行うための専用の入力端子
及び出力端子を設ける必要がなく、ＤＳＰを構成するＬ
ＳＩのデータ入出力ピン構成を極めて簡素化することが
できるものである。この場合、ＤＳＰ２１で処理された
楽音波形データは、入出力制御部２３を介して出力さ
れ、サウンドシステム（図示せず）に伝送されたり、あ
るいは更に別のＤＳＰ（図示せず）に伝送されたりす
る。なお、図において、パラメータや制御データ等の入
力端子がＤＳＰ２１において必要に応じて設けられてよ
いが、図示を省略してある。
Ｍ２２との間で楽音波形データを入出力するためのデー
タ入出力端子２１ａが設けられているが、外部から供給
される処理対象の楽音波形データを入力するための専用
のデータ入力端子及び、処理を終えた楽音波形データを
外部に伝送するための専用のデータ出力端子は設けない
ようにしてよい。何故ならば、本発明の一実施形態に従
って入出力制御部２３を、ＤＳＰ２１とＲＡＭ２２との
間に設け、この入出力制御部２３の働きによって、外部
からのデータの入力及び／又は外部へのデータの出力を
制御できるようにしているからである。これにより、外
部との間でデータの入出力を行うための専用の入力端子
及び出力端子を設ける必要がなく、ＤＳＰを構成するＬ
ＳＩのデータ入出力ピン構成を極めて簡素化することが
できるものである。この場合、ＤＳＰ２１で処理された
楽音波形データは、入出力制御部２３を介して出力さ
れ、サウンドシステム（図示せず）に伝送されたり、あ
るいは更に別のＤＳＰ（図示せず）に伝送されたりす
る。なお、図において、パラメータや制御データ等の入
力端子がＤＳＰ２１において必要に応じて設けられてよ
いが、図示を省略してある。
【００６０】勿論、別の実施の態様として、ＤＳＰ２１
において必要に応じて信号データ入力端子及び出力端子
を別途具備していてもさしつかえない。あるいは、更に
別の実施の態様として、ＤＳＰ２１においてパラメータ
や制御データ等の入力端子を設けずに、これらについて
も入出力制御部２３を介してＤＳＰ２１に取り込むこと
ができるようにしてもよい。
において必要に応じて信号データ入力端子及び出力端子
を別途具備していてもさしつかえない。あるいは、更に
別の実施の態様として、ＤＳＰ２１においてパラメータ
や制御データ等の入力端子を設けずに、これらについて
も入出力制御部２３を介してＤＳＰ２１に取り込むこと
ができるようにしてもよい。
【００６１】なお、以下で説明するＤＳＰの内部基本構
成それ自体は、公知又は未公知のどのような基本構成を
採用してもよいし、そこで適用されるマイクロプログラ
ムの内容も全く任意であってよい。ただし、本発明の実
施にあたっては、該ＤＳＰにおいて、本発明に関連する
アドレス信号の発生機能に関する構成及び／又は処理プ
ログラムを、以下述べるような実施形態に従って具備す
るものとする。
成それ自体は、公知又は未公知のどのような基本構成を
採用してもよいし、そこで適用されるマイクロプログラ
ムの内容も全く任意であってよい。ただし、本発明の実
施にあたっては、該ＤＳＰにおいて、本発明に関連する
アドレス信号の発生機能に関する構成及び／又は処理プ
ログラムを、以下述べるような実施形態に従って具備す
るものとする。
【００６２】ＤＳＰ２１から端子２１ａ，２１ｂを介し
て出力される楽音波形データ及びアドレス信号と、ＲＡ
Ｍ２２から読み出される楽音波形データとは、入出力制
御部２３に入力される。また、端子２３ａを介して外部
から供給されるＤＳＰ処理対象の楽音波形データ（例え
ばＰＣＭ音源からの楽音波形データや、現在演奏中のア
ナログ音声信号をサンプリング及びアナログ／ディジタ
ル変換した楽音波形データ）ＳＤが、入出力制御部２３
に入力される。ＤＳＰ２１は、ＲＡＭ２２との間でデー
タの入出力を行なうべき特定の各ＤＳＰ演算ステップで
は、ＲＡＭ２２の記憶領域を指定するアドレス信号ＡＤ
を端子２１ｂを介して出力し、かつ、Ｈレベルのとき読
出しの指示となり、Ｌレベルのとき書込みの指示となる
リード／ライト信号ＲＷを出力する。また、ＤＳＰ２１
は、外部から与えられる楽音波形データＳＤを入力すべ
き特定のＤＳＰ演算ステップでは、ＲＡＭ２２の記憶領
域のアドレスとは異なる所定の値を示すアドレス信号Ａ
を端子２１ｂを介して出力し、かつ、Ｈレベルのリード
／ライト信号ＲＷ（読出し指示、換言すればＤＳＰへの
入力指示）を出力する。また、処理を終えた楽音波形デ
ータＳＤ’を外部に伝送すべき特定のＤＳＰ演算ステッ
プでは、ＲＡＭ２２の記憶領域のアドレスとも上記信号
Ａの値とも異なる所定の値を示すアドレス信号Ｂを端子
２１ｂを介して出力し、かつ、Ｌレベルのリード／ライ
ト信号ＲＷ（書き込み指示、換言すればＤＳＰからの出
力指示）を出力する。
て出力される楽音波形データ及びアドレス信号と、ＲＡ
Ｍ２２から読み出される楽音波形データとは、入出力制
御部２３に入力される。また、端子２３ａを介して外部
から供給されるＤＳＰ処理対象の楽音波形データ（例え
ばＰＣＭ音源からの楽音波形データや、現在演奏中のア
ナログ音声信号をサンプリング及びアナログ／ディジタ
ル変換した楽音波形データ）ＳＤが、入出力制御部２３
に入力される。ＤＳＰ２１は、ＲＡＭ２２との間でデー
タの入出力を行なうべき特定の各ＤＳＰ演算ステップで
は、ＲＡＭ２２の記憶領域を指定するアドレス信号ＡＤ
を端子２１ｂを介して出力し、かつ、Ｈレベルのとき読
出しの指示となり、Ｌレベルのとき書込みの指示となる
リード／ライト信号ＲＷを出力する。また、ＤＳＰ２１
は、外部から与えられる楽音波形データＳＤを入力すべ
き特定のＤＳＰ演算ステップでは、ＲＡＭ２２の記憶領
域のアドレスとは異なる所定の値を示すアドレス信号Ａ
を端子２１ｂを介して出力し、かつ、Ｈレベルのリード
／ライト信号ＲＷ（読出し指示、換言すればＤＳＰへの
入力指示）を出力する。また、処理を終えた楽音波形デ
ータＳＤ’を外部に伝送すべき特定のＤＳＰ演算ステッ
プでは、ＲＡＭ２２の記憶領域のアドレスとも上記信号
Ａの値とも異なる所定の値を示すアドレス信号Ｂを端子
２１ｂを介して出力し、かつ、Ｌレベルのリード／ライ
ト信号ＲＷ（書き込み指示、換言すればＤＳＰからの出
力指示）を出力する。
【００６３】入出力制御部２３は、ＤＳＰ２１が上記ア
ドレス信号ＡＤを出力したことに応じて、ＤＳＰ２１と
ＲＡＭ２２との間でデータ入出力端子２１ａを通して楽
音波形データの入出力を行なわせる。また、入出力制御
部２３は、ＤＳＰ２１が上記アドレス信号Ａを出力した
ことに応じて、楽音波形データＳＤをデータ入出力端子
２１ａを通してＤＳＰ２１に入力させる。更に、入出力
制御部２３は、ＤＳＰ２１が上記アドレス信号Ｂを出力
したことに応じて、ＤＳＰ２１からデータ入出力端子２
１ａを通して出力される、処理を終えた楽音波形データ
ＳＤ’を、出力端子２３ｂから外部に出力する制御を行
なう。
ドレス信号ＡＤを出力したことに応じて、ＤＳＰ２１と
ＲＡＭ２２との間でデータ入出力端子２１ａを通して楽
音波形データの入出力を行なわせる。また、入出力制御
部２３は、ＤＳＰ２１が上記アドレス信号Ａを出力した
ことに応じて、楽音波形データＳＤをデータ入出力端子
２１ａを通してＤＳＰ２１に入力させる。更に、入出力
制御部２３は、ＤＳＰ２１が上記アドレス信号Ｂを出力
したことに応じて、ＤＳＰ２１からデータ入出力端子２
１ａを通して出力される、処理を終えた楽音波形データ
ＳＤ’を、出力端子２３ｂから外部に出力する制御を行
なう。
【００６４】入出力制御部２３の構成の詳細例を説明す
ると、ＤＳＰ２１から出力端子２１ｂを介して与えられ
るアドレス信号は、デコーダ２４に入力される。デコー
ダ２４は、与えられたアドレス信号が上記信号ＡＤ，
Ａ，Ｂのいずれであるかを解読し、信号ＡＤであるとき
複数ビットの「Ｘ」出力から該信号ＡＤを出力するとと
もに１ビットの「Ｙ」出力及び「Ｚ」出力をそれぞれＬ
（ロウ）レベルとする。他方、デコーダ２４は、与えら
れたアドレス信号が信号Ａであるとき「Ｙ」出力をＨレ
ベルとするとともに「Ｘ」出力及び「Ｚ」出力をＬレベ
ルとする。また、デコーダ２４は、与えられたアドレス
信号が信号Ｂであるとき「Ｚ」出力をＨレベルとすると
ともに、「Ｘ」出力及び「Ｙ」出力をＬレベルとする。
デコーダ２４の「Ｘ」出力は、ＲＡＭ２２のアドレス入
力に入力され、「Ｙ」出力は、トライステート出力バッ
ファ２５のコントロール端子に入力されるとともに、イ
ンバータ２６で反転された後、双方向トライステート出
力バッファ２７のコントロール端子に入力され、「Ｚ」
出力は、アンド回路２８の一方の入力に入力される。従
って、トライステート出力バッファ２５と双方向トライ
ステート出力バッファ２７は、一方がオンのとき他方が
オフとなるように制御される。
ると、ＤＳＰ２１から出力端子２１ｂを介して与えられ
るアドレス信号は、デコーダ２４に入力される。デコー
ダ２４は、与えられたアドレス信号が上記信号ＡＤ，
Ａ，Ｂのいずれであるかを解読し、信号ＡＤであるとき
複数ビットの「Ｘ」出力から該信号ＡＤを出力するとと
もに１ビットの「Ｙ」出力及び「Ｚ」出力をそれぞれＬ
（ロウ）レベルとする。他方、デコーダ２４は、与えら
れたアドレス信号が信号Ａであるとき「Ｙ」出力をＨレ
ベルとするとともに「Ｘ」出力及び「Ｚ」出力をＬレベ
ルとする。また、デコーダ２４は、与えられたアドレス
信号が信号Ｂであるとき「Ｚ」出力をＨレベルとすると
ともに、「Ｘ」出力及び「Ｙ」出力をＬレベルとする。
デコーダ２４の「Ｘ」出力は、ＲＡＭ２２のアドレス入
力に入力され、「Ｙ」出力は、トライステート出力バッ
ファ２５のコントロール端子に入力されるとともに、イ
ンバータ２６で反転された後、双方向トライステート出
力バッファ２７のコントロール端子に入力され、「Ｚ」
出力は、アンド回路２８の一方の入力に入力される。従
って、トライステート出力バッファ２５と双方向トライ
ステート出力バッファ２７は、一方がオンのとき他方が
オフとなるように制御される。
【００６５】ＤＳＰ２１からデータ入出力端子２１ａを
通して出力された楽音波形データは、双方向トライステ
ート出力バッファ２７を介してＲＡＭ２２に入力され
る。また、ＲＡＭ２２から読み出された楽音波形データ
は、双方向トライステート出力バッファ２７を介して、
データ入出力端子２１ａを通してＤＳＰ２１に入力され
る。このとき、デコーダ２４のＹ出力のＬレベルによっ
てオンされる双方向トライステート出力バッファ２７の
方向制御入力Ｄには、ＤＳＰ２１からのリード／ライト
信号ＲＷが与えられ、該方向制御入力Ｄに与えられるリ
ード／ライト信号ＲＷがＨレベル（すなわち読出し指
示）のとき、ＲＡＭ２２からＤＳＰ２１の方向にデータ
を通過させ、他方、該方向制御入力Ｄに与えられるリー
ド／ライト信号ＲＷがＬレベル（すなわち書込み指示）
のとき、ＤＳＰ２１からＲＡＭ２２の方向にデータを通
過させる。
通して出力された楽音波形データは、双方向トライステ
ート出力バッファ２７を介してＲＡＭ２２に入力され
る。また、ＲＡＭ２２から読み出された楽音波形データ
は、双方向トライステート出力バッファ２７を介して、
データ入出力端子２１ａを通してＤＳＰ２１に入力され
る。このとき、デコーダ２４のＹ出力のＬレベルによっ
てオンされる双方向トライステート出力バッファ２７の
方向制御入力Ｄには、ＤＳＰ２１からのリード／ライト
信号ＲＷが与えられ、該方向制御入力Ｄに与えられるリ
ード／ライト信号ＲＷがＨレベル（すなわち読出し指
示）のとき、ＲＡＭ２２からＤＳＰ２１の方向にデータ
を通過させ、他方、該方向制御入力Ｄに与えられるリー
ド／ライト信号ＲＷがＬレベル（すなわち書込み指示）
のとき、ＤＳＰ２１からＲＡＭ２２の方向にデータを通
過させる。
【００６６】外部からの楽音波形データＳＤは、ＤＳＰ
２１の１演算サイクル毎に所定の演算ステップタイミン
グで（一例として、図１３に示すようにステップＳＴ１
のタイミングで）入力ラッチ回路３１にラッチされる。
入力ラッチ回路３１の出力はトライステート出力バッフ
ァ２５に入力され、前記デコーダ２４のＹ出力によって
ゲート制御されて、ＤＳＰ２１のデータ入出力端子２１
ａと双方向トライステート出力バッファ２７とを結ぶ双
方向バス３２に入力される。前述のように前記デコーダ
２４のＹ出力がＨレベルのとき、トライステート出力バ
ッファ２５がオン、双方向トライステート出力バッファ
２７がオフとなり、外部から入力ラッチ回路３１に取り
込まれた楽音波形データＳＤがトライステート出力バッ
ファ２５を通過して、バス３２を介して端子２１ａを介
してＤＳＰ２１に入力される。
２１の１演算サイクル毎に所定の演算ステップタイミン
グで（一例として、図１３に示すようにステップＳＴ１
のタイミングで）入力ラッチ回路３１にラッチされる。
入力ラッチ回路３１の出力はトライステート出力バッフ
ァ２５に入力され、前記デコーダ２４のＹ出力によって
ゲート制御されて、ＤＳＰ２１のデータ入出力端子２１
ａと双方向トライステート出力バッファ２７とを結ぶ双
方向バス３２に入力される。前述のように前記デコーダ
２４のＹ出力がＨレベルのとき、トライステート出力バ
ッファ２５がオン、双方向トライステート出力バッファ
２７がオフとなり、外部から入力ラッチ回路３１に取り
込まれた楽音波形データＳＤがトライステート出力バッ
ファ２５を通過して、バス３２を介して端子２１ａを介
してＤＳＰ２１に入力される。
【００６７】アンド回路２８のもう一方の入力には、Ｄ
ＳＰ２１から出力されるリード／ライト信号ＲＷが、イ
ンバータ２９で反転された後入力される。アンド回路２
８の出力は、出力ラッチ回路３０の制御入力Ｌに与えら
れる。出力ラッチ回路３０の入力にはＤＳＰ２１のデー
タ入出力端子２１ａから双方向バス３２を介して与えら
れるデータが入力され、制御入力ＬにＨレベルの信号が
与えられたとき、そこに入力されているデータをラッチ
する。出力ラッチ回路３０にラッチされたデータＳＤ’
は、端子２３ｂを介して適宜の次段の装置に（例えばＤ
／Ａ変換器を介してサウンドシステムに）出力される。
すなわち、ＤＳＰ２１の入出力端子２１ａから出力する
データを、外部への出力データとして端子２３ｂを介し
て出力しようとするとき、ＤＳＰ２１はアドレス信号Ｂ
を発生すると共にリード／ライト信号ＲＷをＬレベルと
してアンド回路２８の出力をＨレベルとし、入出力端子
２１ａから出力するデータをラッチ回路３０に取り込
む。
ＳＰ２１から出力されるリード／ライト信号ＲＷが、イ
ンバータ２９で反転された後入力される。アンド回路２
８の出力は、出力ラッチ回路３０の制御入力Ｌに与えら
れる。出力ラッチ回路３０の入力にはＤＳＰ２１のデー
タ入出力端子２１ａから双方向バス３２を介して与えら
れるデータが入力され、制御入力ＬにＨレベルの信号が
与えられたとき、そこに入力されているデータをラッチ
する。出力ラッチ回路３０にラッチされたデータＳＤ’
は、端子２３ｂを介して適宜の次段の装置に（例えばＤ
／Ａ変換器を介してサウンドシステムに）出力される。
すなわち、ＤＳＰ２１の入出力端子２１ａから出力する
データを、外部への出力データとして端子２３ｂを介し
て出力しようとするとき、ＤＳＰ２１はアドレス信号Ｂ
を発生すると共にリード／ライト信号ＲＷをＬレベルと
してアンド回路２８の出力をＨレベルとし、入出力端子
２１ａから出力するデータをラッチ回路３０に取り込
む。
【００６８】次に、図１３に示す入出力制御部２３の動
作タイミングチャート例に基づき、ＤＳＰ２１による楽
音波形データの処理動作例を説明する。１演算サイクル
につき１２７個のＤＳＰ演算ステップＳＴ１〜ＳＴ１２
７のうち、所定のステップＳＴ１で、入力ラッチ３１が
外部からの楽音波形データＳＤの１サンプルをラッチす
る。ラッチされた１サンプルの楽音波形データＳＤは、
第５図に示すように１演算サイクルの間、該ラッチ回路
３１で保持される。ＤＳＰ２１では、１演算サイクルの
ステップＳＴ１〜ＳＴ１２７のうち、所定のステップを
外部データ入力タイミングとして、該ステップタイミン
グにて、端子２１ｂからアドレス信号Ａを出力し、かつ
Ｈレベルのリード／ライト信号ＲＷを出力する。従っ
て、このステップに対応してデコーダ２４のＹ出力がＨ
レベルとなって、トライステート出力バッファ２５がオ
ンし、ラッチ回路３１にラッチされている外部からの楽
音波形データＳＤが、該トライステート出力バッファ２
５を通過してデータ入出力端子２１ａを通ってＤＳＰ２
１に入力される。この外部データ入力タイミングは、入
力ラッチ回路３１に対するデータラッチタイミングであ
るステップＳＴ１を避けた方がよく、図１３の例ではス
テップＳＴ２である例が示されている。勿論、ＤＳＰ２
１のプログラムの組み方に応じて、それ以外の演算ステ
ップを外部データ入力タイミングとしてもよく、また、
１演算サイクルにつき１ステップのみで外部データ入力
するに限らず、必要に応じて複数ステップでラッチ３１
からの外部データを入力するようにしてもよい。
作タイミングチャート例に基づき、ＤＳＰ２１による楽
音波形データの処理動作例を説明する。１演算サイクル
につき１２７個のＤＳＰ演算ステップＳＴ１〜ＳＴ１２
７のうち、所定のステップＳＴ１で、入力ラッチ３１が
外部からの楽音波形データＳＤの１サンプルをラッチす
る。ラッチされた１サンプルの楽音波形データＳＤは、
第５図に示すように１演算サイクルの間、該ラッチ回路
３１で保持される。ＤＳＰ２１では、１演算サイクルの
ステップＳＴ１〜ＳＴ１２７のうち、所定のステップを
外部データ入力タイミングとして、該ステップタイミン
グにて、端子２１ｂからアドレス信号Ａを出力し、かつ
Ｈレベルのリード／ライト信号ＲＷを出力する。従っ
て、このステップに対応してデコーダ２４のＹ出力がＨ
レベルとなって、トライステート出力バッファ２５がオ
ンし、ラッチ回路３１にラッチされている外部からの楽
音波形データＳＤが、該トライステート出力バッファ２
５を通過してデータ入出力端子２１ａを通ってＤＳＰ２
１に入力される。この外部データ入力タイミングは、入
力ラッチ回路３１に対するデータラッチタイミングであ
るステップＳＴ１を避けた方がよく、図１３の例ではス
テップＳＴ２である例が示されている。勿論、ＤＳＰ２
１のプログラムの組み方に応じて、それ以外の演算ステ
ップを外部データ入力タイミングとしてもよく、また、
１演算サイクルにつき１ステップのみで外部データ入力
するに限らず、必要に応じて複数ステップでラッチ３１
からの外部データを入力するようにしてもよい。
【００６９】ＤＳＰ２１では、上記アドレス信号Ａを出
力するステップ以外の適宜の複数のステップに対応し
て、ＲＡＭ２２の任意の書き込み又は読出しアドレスを
指定するアドレス信号ＡＤを端子２１ｂを介して出力
し、かつ書き込み又は読出し指示に応じてＬ又はＨレベ
ルのリード／ライト信号ＲＷを出力する。これに応じ
て、デコーダ２４からアドレス指定出力Ｘが出力されて
ＲＡＭ２２に与えられると共に出力ＹがＬレベルとな
り、双方向トライステート出力バッファ２７がオンす
る。読出し指令であれば、該ＲＡＭ２２からデータが読
み出されて、双方向トライステート出力バッファ２７、
バス３２、端子２１ａを介して、該読出しデータがＤＳ
Ｐ２１に入力される。一方、書き込み指令であれば、Ｄ
ＳＰ２１から端子２１ａを介して出力されたデータがバ
ス３２及び双方向トライステート出力バッファ２７を介
してＲＡＭ２２に入力されて書き込まれる。図１３にお
けるバス３２のデータ例において、ＷＤはＲＡＭ２２へ
の書き込みデータを示し、ＲＤはＲＡＭ２２からの読出
しデータを示す。すなわち、この例では、ステップＳＴ
１が書き込みタイミング、ステップＳＴ３が読出しタイ
ミングである。勿論、これはあくまでも一例にすぎず、
実際はＤＳＰ２１におけるマイクロプログラムの内容に
依存するであろう。こうして、双方向バス３２を介して
ＤＳＰ２１からデータ入出力端子２１ａに入出力される
データは、外部からの入力データＳＤと、ＲＡＭ２２か
らの読出しデータＲＤと、ＲＡＭ２２への書き込みデー
タＷＤとが、各演算ステップ毎に図１３に示すように時
分割多重化された状態となる。ＤＳＰ２１では、自らの
マイクロプログラムの内容に応じて、入力したデータＳ
Ｄ及びＲＤを適宜演算に利用し、かつ、処理の済んだ又
は処理途中のデータを書き込みデータＷＤとしてＲＡＭ
２２に与えて指定アドレスに格納する。
力するステップ以外の適宜の複数のステップに対応し
て、ＲＡＭ２２の任意の書き込み又は読出しアドレスを
指定するアドレス信号ＡＤを端子２１ｂを介して出力
し、かつ書き込み又は読出し指示に応じてＬ又はＨレベ
ルのリード／ライト信号ＲＷを出力する。これに応じ
て、デコーダ２４からアドレス指定出力Ｘが出力されて
ＲＡＭ２２に与えられると共に出力ＹがＬレベルとな
り、双方向トライステート出力バッファ２７がオンす
る。読出し指令であれば、該ＲＡＭ２２からデータが読
み出されて、双方向トライステート出力バッファ２７、
バス３２、端子２１ａを介して、該読出しデータがＤＳ
Ｐ２１に入力される。一方、書き込み指令であれば、Ｄ
ＳＰ２１から端子２１ａを介して出力されたデータがバ
ス３２及び双方向トライステート出力バッファ２７を介
してＲＡＭ２２に入力されて書き込まれる。図１３にお
けるバス３２のデータ例において、ＷＤはＲＡＭ２２へ
の書き込みデータを示し、ＲＤはＲＡＭ２２からの読出
しデータを示す。すなわち、この例では、ステップＳＴ
１が書き込みタイミング、ステップＳＴ３が読出しタイ
ミングである。勿論、これはあくまでも一例にすぎず、
実際はＤＳＰ２１におけるマイクロプログラムの内容に
依存するであろう。こうして、双方向バス３２を介して
ＤＳＰ２１からデータ入出力端子２１ａに入出力される
データは、外部からの入力データＳＤと、ＲＡＭ２２か
らの読出しデータＲＤと、ＲＡＭ２２への書き込みデー
タＷＤとが、各演算ステップ毎に図１３に示すように時
分割多重化された状態となる。ＤＳＰ２１では、自らの
マイクロプログラムの内容に応じて、入力したデータＳ
Ｄ及びＲＤを適宜演算に利用し、かつ、処理の済んだ又
は処理途中のデータを書き込みデータＷＤとしてＲＡＭ
２２に与えて指定アドレスに格納する。
【００７０】ＤＳＰ２１では、上記アドレス信号Ａ及び
ＡＤを出力するステップ以外の適宜の所定のステップに
対応して、端子２１ｂからアドレス信号Ｂを出力し、か
つＬレベルのリード／ライト信号ＲＷを出力し、かつ、
処理済みの楽音波形データＳＤ’を端子２１ａからバス
３２に出力する。従って、このステップに対応してデコ
ーダ２４のＺ出力がＨレベルとなり、アンド回路２８が
オンし、ラッチ回路３０が端子２１ａからバス３２に与
えられた処理済みの楽音波形データＳＤ’をラッチす
る。図１３の例ではこの出力ラッチタイミングがステッ
プＳＴ１２７である例を示しているが、これに限定され
ないのは勿論である。ラッチ回路３０にラッチされた楽
音波形データＳＤ’は出力端子２３ｂを介して外部に送
出される。
ＡＤを出力するステップ以外の適宜の所定のステップに
対応して、端子２１ｂからアドレス信号Ｂを出力し、か
つＬレベルのリード／ライト信号ＲＷを出力し、かつ、
処理済みの楽音波形データＳＤ’を端子２１ａからバス
３２に出力する。従って、このステップに対応してデコ
ーダ２４のＺ出力がＨレベルとなり、アンド回路２８が
オンし、ラッチ回路３０が端子２１ａからバス３２に与
えられた処理済みの楽音波形データＳＤ’をラッチす
る。図１３の例ではこの出力ラッチタイミングがステッ
プＳＴ１２７である例を示しているが、これに限定され
ないのは勿論である。ラッチ回路３０にラッチされた楽
音波形データＳＤ’は出力端子２３ｂを介して外部に送
出される。
【００７１】このように、外部から供給される処理対象
の楽音波形データＳＤを、専用のデータ入力端子やイン
ターフェースを設けることなく、遅延用ＲＡＭ２２とＤ
ＳＰ２１との間のデータ送受バス３２を時分割利用して
ＤＳＰ２１に入力させることができる。また、ＤＳＰ２
１における処理を終えた楽音波形データＳＤ’を、専用
のデータ出力端子やインターフェースを設けることな
く、同じく、遅延用ＲＡＭ２２とＤＳＰ２１との間のデ
ータ送受バス３２を時分割利用して、外部に出力するこ
とができる。なお、図１２の例では、入出力制御部２３
は、遅延用ＲＡＭ２２とＤＳＰ２１との間のデータ送受
バス３２を時分割利用して、外部からのデータＳＤの取
り込みと、外部へのデータＳＤ’の出力、の両方を行な
うようにしているが、別の実施の形態として、どちらか
一方を行なうようにしてもよい。その場合は、ＤＳＰ２
１において、他方の機能のためのデータ入力端子又はデ
ータ出力端子を適宜設けねばならないであろう。
の楽音波形データＳＤを、専用のデータ入力端子やイン
ターフェースを設けることなく、遅延用ＲＡＭ２２とＤ
ＳＰ２１との間のデータ送受バス３２を時分割利用して
ＤＳＰ２１に入力させることができる。また、ＤＳＰ２
１における処理を終えた楽音波形データＳＤ’を、専用
のデータ出力端子やインターフェースを設けることな
く、同じく、遅延用ＲＡＭ２２とＤＳＰ２１との間のデ
ータ送受バス３２を時分割利用して、外部に出力するこ
とができる。なお、図１２の例では、入出力制御部２３
は、遅延用ＲＡＭ２２とＤＳＰ２１との間のデータ送受
バス３２を時分割利用して、外部からのデータＳＤの取
り込みと、外部へのデータＳＤ’の出力、の両方を行な
うようにしているが、別の実施の形態として、どちらか
一方を行なうようにしてもよい。その場合は、ＤＳＰ２
１において、他方の機能のためのデータ入力端子又はデ
ータ出力端子を適宜設けねばならないであろう。
【００７２】また、ＤＳＰ２１は、既存のＤＳＰ用ＬＳ
Ｉ回路であってもよく、その場合は、図１２において破
線で示したように、データ入力端子Ｔinとデータ出力端
子Ｔoutがそれぞれ既に設けられているであろう。その
ような既存のデータ入力端子Ｔinとデータ出力端子Ｔou
tは、適宜必要に応じて利用するようにしてもよいし、
利用しないようにしてもよい。例えば、電子楽器の内部
の音源回路から発生されたディジタル楽音波形データを
データ入力端子ＴinからＤＳＰ２１内に取り込み、マイ
クロフォンによって外部からサンプリングした音波形デ
ータあるいはデータバスや通信回線などを介して外部か
ら取り入れた楽音波形データを入力端子２３ｄから入出
力制御部２３を介してＤＳＰ２１内に取り込むようにし
てもよい。
Ｉ回路であってもよく、その場合は、図１２において破
線で示したように、データ入力端子Ｔinとデータ出力端
子Ｔoutがそれぞれ既に設けられているであろう。その
ような既存のデータ入力端子Ｔinとデータ出力端子Ｔou
tは、適宜必要に応じて利用するようにしてもよいし、
利用しないようにしてもよい。例えば、電子楽器の内部
の音源回路から発生されたディジタル楽音波形データを
データ入力端子ＴinからＤＳＰ２１内に取り込み、マイ
クロフォンによって外部からサンプリングした音波形デ
ータあるいはデータバスや通信回線などを介して外部か
ら取り入れた楽音波形データを入力端子２３ｄから入出
力制御部２３を介してＤＳＰ２１内に取り込むようにし
てもよい。
【００７３】なお、出力ラッチ回路３０にラッチして出
力端子２３ｂを介して外部に出力するデータＳＤ’は、
ＤＳＰ２１の端子２１ａから出力される処理済みデータ
に限らず、ＲＡＭ２２から読み出したデータ、あるいは
入力ラッチ回路３１からのデータ、とすることもでき
る。その場合は、デコーダ２４の出力条件を、上述例と
は適宜異ならせるものとし、かつアンド回路２８の動作
条件も図１２のものとは適宜異ならせるように一部設計
変更するのは勿論である。すなわち、要するに、ＲＡＭ
２２から読み出したデータを出力ラッチ回路３０にラッ
チさせる場合は、ＲＡＭ２２に必要な読出し指示を行な
い、該ＲＡＭ２２の読出しデータが双方向トライステー
ト出力バッファ２７を通過して出力ラッチ回路３０に入
力され、そのときアンド回路２８からＨレベルのラッチ
指示信号が出力されるように設計変更すればよい。ま
た、入力ラッチ回路３１からのデータをスルーさせて出
力ラッチ回路３０にラッチさせる場合は、入力ラッチ回
路３１の出力データがトライステート出力バッファ２５
を通過して出力ラッチ回路３０に入力され、そのときア
ンド回路２８からＨレベルのラッチ指示信号が出力され
るように設計変更すればよい。
力端子２３ｂを介して外部に出力するデータＳＤ’は、
ＤＳＰ２１の端子２１ａから出力される処理済みデータ
に限らず、ＲＡＭ２２から読み出したデータ、あるいは
入力ラッチ回路３１からのデータ、とすることもでき
る。その場合は、デコーダ２４の出力条件を、上述例と
は適宜異ならせるものとし、かつアンド回路２８の動作
条件も図１２のものとは適宜異ならせるように一部設計
変更するのは勿論である。すなわち、要するに、ＲＡＭ
２２から読み出したデータを出力ラッチ回路３０にラッ
チさせる場合は、ＲＡＭ２２に必要な読出し指示を行な
い、該ＲＡＭ２２の読出しデータが双方向トライステー
ト出力バッファ２７を通過して出力ラッチ回路３０に入
力され、そのときアンド回路２８からＨレベルのラッチ
指示信号が出力されるように設計変更すればよい。ま
た、入力ラッチ回路３１からのデータをスルーさせて出
力ラッチ回路３０にラッチさせる場合は、入力ラッチ回
路３１の出力データがトライステート出力バッファ２５
を通過して出力ラッチ回路３０に入力され、そのときア
ンド回路２８からＨレベルのラッチ指示信号が出力され
るように設計変更すればよい。
【００７４】〔実施形態５〕図１４は、この発明をＤＳ
Ｐに適用した別の実施形態を示す。図１４においては、
２つのＤＳＰ４１及び４３を本発明の実施形態に従って
入出力制御部４５を介して接続し、一方のＤＳＰでの処
理を終えたデータを他方のＤＳＰに入力することができ
るようにしている。図１４の実施形態では、図１２にお
けるＤＳＰ２１及び遅延用ＲＡＭ２２の対と同様の対
が、２対（ＤＳＰ４１及び遅延用ＲＡＭ４２の対と、Ｄ
ＳＰ４３及び遅延用ＲＡＭ４４の対）設けられるととも
に、両対間に入出力制御部４５が設けられている。ＤＳ
Ｐ４１には、外部（ＰＣＭ音源回路等）から供給される
処理対象の音波形データＳＤが入力される。ＤＳＰ４１
には、ＲＡＭ４２との間でデータを入出力するためのデ
ータ入出力端子４１ａが設けられているが、ＤＳＰ４１
での処理を終えた音波形データＳＤ’をＤＳＰ４３に伝
送するための専用のデータ出力端子は設けられていな
い。ＤＳＰ４３にも、ＲＡＭ４４との間でデータを入出
力するためのデータ入出力端子４３ａが設けられている
が、処理対象データをＤＳＰ４１から入力するための専
用のデータ入力端子は設けられていない。その代わり
に、一方のＤＳＰ４１とＲＡＭ４２との間の双方向デー
タバス５１のデータがバス５２を介して入出力制御部４
５のデュアルポートＲＡＭ４７の一方のデータ入出力ポ
ートに接続され、かつ、他方のＤＳＰ４３とＲＡＭ４４
との間の双方向データバス５３のデータがバス５４を介
して該入出力制御部４５のデュアルポートＲＡＭ４７の
他方のデータ入出力ポートに接続され、該入出力制御部
４５を介して両ＤＳＰ４１，４３間のデータの送受が制
御される。ＤＳＰ４３での処理を終えた音波形データＳ
Ｄ''は、外部（サウンドシステム等）に伝送される。
Ｐに適用した別の実施形態を示す。図１４においては、
２つのＤＳＰ４１及び４３を本発明の実施形態に従って
入出力制御部４５を介して接続し、一方のＤＳＰでの処
理を終えたデータを他方のＤＳＰに入力することができ
るようにしている。図１４の実施形態では、図１２にお
けるＤＳＰ２１及び遅延用ＲＡＭ２２の対と同様の対
が、２対（ＤＳＰ４１及び遅延用ＲＡＭ４２の対と、Ｄ
ＳＰ４３及び遅延用ＲＡＭ４４の対）設けられるととも
に、両対間に入出力制御部４５が設けられている。ＤＳ
Ｐ４１には、外部（ＰＣＭ音源回路等）から供給される
処理対象の音波形データＳＤが入力される。ＤＳＰ４１
には、ＲＡＭ４２との間でデータを入出力するためのデ
ータ入出力端子４１ａが設けられているが、ＤＳＰ４１
での処理を終えた音波形データＳＤ’をＤＳＰ４３に伝
送するための専用のデータ出力端子は設けられていな
い。ＤＳＰ４３にも、ＲＡＭ４４との間でデータを入出
力するためのデータ入出力端子４３ａが設けられている
が、処理対象データをＤＳＰ４１から入力するための専
用のデータ入力端子は設けられていない。その代わり
に、一方のＤＳＰ４１とＲＡＭ４２との間の双方向デー
タバス５１のデータがバス５２を介して入出力制御部４
５のデュアルポートＲＡＭ４７の一方のデータ入出力ポ
ートに接続され、かつ、他方のＤＳＰ４３とＲＡＭ４４
との間の双方向データバス５３のデータがバス５４を介
して該入出力制御部４５のデュアルポートＲＡＭ４７の
他方のデータ入出力ポートに接続され、該入出力制御部
４５を介して両ＤＳＰ４１，４３間のデータの送受が制
御される。ＤＳＰ４３での処理を終えた音波形データＳ
Ｄ''は、外部（サウンドシステム等）に伝送される。
【００７５】ＤＳＰ４１は、マイクロプログラムの命令
に基づき、ＲＡＭ２２との間でデータの入出力を行なう
べきステップでは、ＲＡＭ４２のデータ記憶領域を指定
するアドレス信号ＡＤをアドレスデータ出力端子４１ｂ
を介して出力すると共に書き込み／読出し指令信号ＲＷ
をＲＡＭ４２に与える。他方、音波形データＳＤ’をＤ
ＳＰ４１から出力すべきステップでは、ＲＡＭ４２のデ
ータ記憶領域のアドレスの値とは異なる所定値を示すア
ドレス信号Ｂをアドレスデータ出力端子４１ｂを介して
出力する。また、ＤＳＰ４３は、マイクロプログラムの
命令に基づき、ＲＡＭ４４との間でデータの入出力を行
なうべきステップでは、ＲＡＭ４４のデータ記憶領域を
指定するアドレス信号ＡＤをアドレスデータ出力端子４
３ｂを介して出力すると共に書き込み／読出し指令信号
ＲＷをＲＡＭ４４に与える。他方、音波形データＳＤ’
を入力すべきステップでは、ＲＡＭ４４のデータ記憶領
域のアドレスの値とは異なる所定値を示すアドレス信号
Ａをアドレスデータ出力端子４３ｂを介して出力する。
に基づき、ＲＡＭ２２との間でデータの入出力を行なう
べきステップでは、ＲＡＭ４２のデータ記憶領域を指定
するアドレス信号ＡＤをアドレスデータ出力端子４１ｂ
を介して出力すると共に書き込み／読出し指令信号ＲＷ
をＲＡＭ４２に与える。他方、音波形データＳＤ’をＤ
ＳＰ４１から出力すべきステップでは、ＲＡＭ４２のデ
ータ記憶領域のアドレスの値とは異なる所定値を示すア
ドレス信号Ｂをアドレスデータ出力端子４１ｂを介して
出力する。また、ＤＳＰ４３は、マイクロプログラムの
命令に基づき、ＲＡＭ４４との間でデータの入出力を行
なうべきステップでは、ＲＡＭ４４のデータ記憶領域を
指定するアドレス信号ＡＤをアドレスデータ出力端子４
３ｂを介して出力すると共に書き込み／読出し指令信号
ＲＷをＲＡＭ４４に与える。他方、音波形データＳＤ’
を入力すべきステップでは、ＲＡＭ４４のデータ記憶領
域のアドレスの値とは異なる所定値を示すアドレス信号
Ａをアドレスデータ出力端子４３ｂを介して出力する。
【００７６】ＤＳＰ４１及びＤＳＰ４３の各アドレスデ
ータ出力端子４１ｂ，４３ｂから出力されたアドレス信
号は、入力制御部４５に入力される。ＤＳＰ４１のデー
タ入出力端子４１ａから入出力されるデータは双方向デ
ータバス５１を介してＲＡＭ４２に入力されるだけでな
く、バス５２を介して入出力制御部４５にも入力され
る。また、ＤＳＰ４３のデータ入出力端子４３ａには、
双方向データバス５３を介してＲＡＭ４４からのデータ
が入出力されるだけでなく、バス５４を介して入出力制
御部４５から与えられるデータが入力される。入出力制
御部４５は、ＤＳＰ４１が所定のアドレス信号Ｂを出力
したこと及びＤＳＰ４３が所定のアドレス信号Ａを出力
したことに応じて、ＤＳＰ４１での処理を終えた音波形
データＳＤ’をＤＳＰ４３に入力させる制御を、デュア
ルポートＲＡＭ４７を介在させて非同期で、行なう。
ータ出力端子４１ｂ，４３ｂから出力されたアドレス信
号は、入力制御部４５に入力される。ＤＳＰ４１のデー
タ入出力端子４１ａから入出力されるデータは双方向デ
ータバス５１を介してＲＡＭ４２に入力されるだけでな
く、バス５２を介して入出力制御部４５にも入力され
る。また、ＤＳＰ４３のデータ入出力端子４３ａには、
双方向データバス５３を介してＲＡＭ４４からのデータ
が入出力されるだけでなく、バス５４を介して入出力制
御部４５から与えられるデータが入力される。入出力制
御部４５は、ＤＳＰ４１が所定のアドレス信号Ｂを出力
したこと及びＤＳＰ４３が所定のアドレス信号Ａを出力
したことに応じて、ＤＳＰ４１での処理を終えた音波形
データＳＤ’をＤＳＰ４３に入力させる制御を、デュア
ルポートＲＡＭ４７を介在させて非同期で、行なう。
【００７７】入出力制御部４５の構成の詳細を説明する
と、ＤＳＰ４１のアドレスデータ出力端子４１ｂから出
力されたアドレス信号は、デコーダ４６に入力される。
デコーダ４６は、該アドレス信号が上記信号ＡＤ又はＢ
のいずれであるかを解読し、ＲＡＭ４２のアドレス領域
を指定する信号ＡＤであるとき複数ビットの「Ｘ」出力
から該信号ＡＤを出力し、かつ１ビットの「Ｙ」出力を
Ｌレベルとする。このデコーダ４６のＹ出力はデュアル
ポートＲＡＭ４７への書き込み指令信号Ｗとして与えら
れるが、ＬレベルのときはデュアルポートＲＡＭ４７へ
のアクセスは行なわれない。他方、デコーダ４６は、Ｄ
ＳＰ４１のアドレスデータ出力端子４１ｂから出力され
たアドレス信号が所定のアドレス信号Ｂであるとき、
「Ｙ」出力から出力するデュアルポートＲＡＭ４７への
書き込み指令信号ＷをＨレベルとするとともに、「Ｘ」
出力を全ビットＬレベルとする。デコーダ４６の「Ｘ」
出力信号はＲＡＭ４２のアドレス入力に入力され、指定
されたアドレスの読出し又は書き込みを行なう。「Ｘ」
出力が全ビットＬレベルのときはＲＡＭ４２にはアクセ
スされない。デコーダ４６の「Ｙ」出力からの書き込み
指令信号ＷがＨレベルのときは、ＤＳＰ４１のデータ入
出力端子４１ａからバス５１を介してバス５２に与えら
れたデータを、ＲＡＭ４７に書き込む。なお、一例とし
て、デュアルポートＲＡＭ４７は、少なくとも１ワード
分の波形データを記憶するメモリまたはレジスタであ
り、デコーダ４８から与えられる読出し指令信号ＲがＨ
レベルのとき、前記バス５２を介して書き込んだデータ
を読み出してバス５４に出力する。
と、ＤＳＰ４１のアドレスデータ出力端子４１ｂから出
力されたアドレス信号は、デコーダ４６に入力される。
デコーダ４６は、該アドレス信号が上記信号ＡＤ又はＢ
のいずれであるかを解読し、ＲＡＭ４２のアドレス領域
を指定する信号ＡＤであるとき複数ビットの「Ｘ」出力
から該信号ＡＤを出力し、かつ１ビットの「Ｙ」出力を
Ｌレベルとする。このデコーダ４６のＹ出力はデュアル
ポートＲＡＭ４７への書き込み指令信号Ｗとして与えら
れるが、ＬレベルのときはデュアルポートＲＡＭ４７へ
のアクセスは行なわれない。他方、デコーダ４６は、Ｄ
ＳＰ４１のアドレスデータ出力端子４１ｂから出力され
たアドレス信号が所定のアドレス信号Ｂであるとき、
「Ｙ」出力から出力するデュアルポートＲＡＭ４７への
書き込み指令信号ＷをＨレベルとするとともに、「Ｘ」
出力を全ビットＬレベルとする。デコーダ４６の「Ｘ」
出力信号はＲＡＭ４２のアドレス入力に入力され、指定
されたアドレスの読出し又は書き込みを行なう。「Ｘ」
出力が全ビットＬレベルのときはＲＡＭ４２にはアクセ
スされない。デコーダ４６の「Ｙ」出力からの書き込み
指令信号ＷがＨレベルのときは、ＤＳＰ４１のデータ入
出力端子４１ａからバス５１を介してバス５２に与えら
れたデータを、ＲＡＭ４７に書き込む。なお、一例とし
て、デュアルポートＲＡＭ４７は、少なくとも１ワード
分の波形データを記憶するメモリまたはレジスタであ
り、デコーダ４８から与えられる読出し指令信号ＲがＨ
レベルのとき、前記バス５２を介して書き込んだデータ
を読み出してバス５４に出力する。
【００７８】ＤＳＰ４３からのアドレス信号は、デコー
ダ４８に入力される。デコーダ４８は、アドレス信号が
上記信号ＡＤ，Ａのいずれであるかを解読し、信号ＡＤ
であるとき複数ビットの「Ｘ」出力から該信号ＡＤを出
力するとともに、「Ｙ」出力の信号ＲをＬレベルとす
る。他方、信号Ａであるとき「Ｙ」出力から出力するデ
ュアルポートＲＡＭ４７への読出し指令信号ＲをＨレベ
ルとするとともに、「Ｘ」出力を全ビットＬレベルとす
る。デコーダ４８の「Ｘ」出力信号はＲＡＭ４４のアド
レス入力に入力され、指定されたアドレスの読出し又は
書き込みを行なう。「Ｘ」出力が全ビットＬレベルのと
きはＲＡＭ４４にはアクセスされない。デコーダ４８の
「Ｙ」出力からの読出し指令信号ＲがＨレベルのとき
は、前記バス５２を介してＤＳＰ４１からＲＡＭ４７に
書き込まれたデータを読み出してバス５４に出力し、バ
ス５３を経由してＤＳＰ４３のデータ入出力端子４３ａ
に入力する。
ダ４８に入力される。デコーダ４８は、アドレス信号が
上記信号ＡＤ，Ａのいずれであるかを解読し、信号ＡＤ
であるとき複数ビットの「Ｘ」出力から該信号ＡＤを出
力するとともに、「Ｙ」出力の信号ＲをＬレベルとす
る。他方、信号Ａであるとき「Ｙ」出力から出力するデ
ュアルポートＲＡＭ４７への読出し指令信号ＲをＨレベ
ルとするとともに、「Ｘ」出力を全ビットＬレベルとす
る。デコーダ４８の「Ｘ」出力信号はＲＡＭ４４のアド
レス入力に入力され、指定されたアドレスの読出し又は
書き込みを行なう。「Ｘ」出力が全ビットＬレベルのと
きはＲＡＭ４４にはアクセスされない。デコーダ４８の
「Ｙ」出力からの読出し指令信号ＲがＨレベルのとき
は、前記バス５２を介してＤＳＰ４１からＲＡＭ４７に
書き込まれたデータを読み出してバス５４に出力し、バ
ス５３を経由してＤＳＰ４３のデータ入出力端子４３ａ
に入力する。
【００７９】入出力制御部４５における中間メモリとし
て機能するデュアルポートＲＡＭ４７は、デュアルポー
トであるため、同一のステップタイミングで書き込み指
令信号Ｗと読出し指令信号ＲがＨレベルとなったときで
も、読出しと書き込みを同時的に実行することができ
る。従って、各ＤＳＰ４１，４３では、それぞれのプロ
グラムにおいてデュアルポートＲＡＭ４７への書き込み
及び読出しステップを任意に設定することができる。す
なわち、両ＤＳＰ４１，４３はデュアルポートＲＡＭ４
７へ非同期でアクセス可能である。なお、この入出力制
御部４５における中間メモリとしてデュアルポートＲＡ
Ｍ４７に限らずシングルポートＲＡＭ若しくはレジスタ
を使用してもよい。ただし、その場合は、ＲＡＭ４７へ
の書き込み指令と読出し指令が同じタイミングで重複し
ないように、各ＤＳＰ４１，４３のプログラムにおいて
ＲＡＭ４７への書き込み及び読出しステップをそれぞれ
設定するものとする。
て機能するデュアルポートＲＡＭ４７は、デュアルポー
トであるため、同一のステップタイミングで書き込み指
令信号Ｗと読出し指令信号ＲがＨレベルとなったときで
も、読出しと書き込みを同時的に実行することができ
る。従って、各ＤＳＰ４１，４３では、それぞれのプロ
グラムにおいてデュアルポートＲＡＭ４７への書き込み
及び読出しステップを任意に設定することができる。す
なわち、両ＤＳＰ４１，４３はデュアルポートＲＡＭ４
７へ非同期でアクセス可能である。なお、この入出力制
御部４５における中間メモリとしてデュアルポートＲＡ
Ｍ４７に限らずシングルポートＲＡＭ若しくはレジスタ
を使用してもよい。ただし、その場合は、ＲＡＭ４７へ
の書き込み指令と読出し指令が同じタイミングで重複し
ないように、各ＤＳＰ４１，４３のプログラムにおいて
ＲＡＭ４７への書き込み及び読出しステップをそれぞれ
設定するものとする。
【００８０】次に、図１４の使用例の一例として、入力
される音波形データＳＤに対して両ＤＳＰ４１，４３の
協働により遅延系の音響効果付与処理を行なう場合にお
いて、両ＤＳＰ４１，４３に付属する各遅延用ＲＡＭ４
２，４４の個々の遅延時間の合計に相当する遅延処理を
行なうことができる例につき、説明する。この使用例を
機能図によって示すと図１５のようであり、一方の遅延
用ＲＡＭ４２によって１０サンプリング周期分の遅延を
行ない、中間のＲＡＭ４７によって１サンプリング周期
分の遅延を行ない、他方の遅延用ＲＡＭ４４によって９
サンプリング周期分の遅延を行なうことにより、合計２
０サンプリング周期分の遅延を行なう例を示している。
このような処理は、各遅延用ＲＡＭ４２，４４の個々の
最大可能遅延時間を拡張した遅延処理を音信号に施すこ
とができるので、有利である。すなわち、例えば各遅延
用ＲＡＭ４２，４４における個々の最大可能遅延時間
が、それぞれ１０サンプリング周期分であると仮定する
と、最大で「２０サンプリング周期」プラス「中間ＲＡ
Ｍ４７の遅延サンプリング周期数（例えば１）」の遅延
処理が施せる。
される音波形データＳＤに対して両ＤＳＰ４１，４３の
協働により遅延系の音響効果付与処理を行なう場合にお
いて、両ＤＳＰ４１，４３に付属する各遅延用ＲＡＭ４
２，４４の個々の遅延時間の合計に相当する遅延処理を
行なうことができる例につき、説明する。この使用例を
機能図によって示すと図１５のようであり、一方の遅延
用ＲＡＭ４２によって１０サンプリング周期分の遅延を
行ない、中間のＲＡＭ４７によって１サンプリング周期
分の遅延を行ない、他方の遅延用ＲＡＭ４４によって９
サンプリング周期分の遅延を行なうことにより、合計２
０サンプリング周期分の遅延を行なう例を示している。
このような処理は、各遅延用ＲＡＭ４２，４４の個々の
最大可能遅延時間を拡張した遅延処理を音信号に施すこ
とができるので、有利である。すなわち、例えば各遅延
用ＲＡＭ４２，４４における個々の最大可能遅延時間
が、それぞれ１０サンプリング周期分であると仮定する
と、最大で「２０サンプリング周期」プラス「中間ＲＡ
Ｍ４７の遅延サンプリング周期数（例えば１）」の遅延
処理が施せる。
【００８１】この場合、ＤＳＰ４１において、所定のス
テップ（例えばＳＴ２）で書き込みアドレス信号ＡＤを
発生し、現在サンプル時点に対応する入力データＳＤを
ＲＡＭ４２の指定アドレスに書き込む。そして、別のス
テップ（例えばＳＴ１０）で所望の遅延時間（１０サン
プル）に相当するアドレス数だけオフセットした読出し
アドレス信号ＡＤを発生し、該所望の遅延時間（１０サ
ンプル）だけ前のデータをＲＡＭ４２から読出し、ＤＳ
Ｐ４１にバッファ記憶する。その後の所定のステップ
（例えばＳＴ１２）で、所定のアドレス信号Ｂを発生す
ると共に該バッファ記憶されているデータＳＤ’をバス
５１に出力し、バス５２を介してデュアルポートＲＡＭ
４７に取り込む。
テップ（例えばＳＴ２）で書き込みアドレス信号ＡＤを
発生し、現在サンプル時点に対応する入力データＳＤを
ＲＡＭ４２の指定アドレスに書き込む。そして、別のス
テップ（例えばＳＴ１０）で所望の遅延時間（１０サン
プル）に相当するアドレス数だけオフセットした読出し
アドレス信号ＡＤを発生し、該所望の遅延時間（１０サ
ンプル）だけ前のデータをＲＡＭ４２から読出し、ＤＳ
Ｐ４１にバッファ記憶する。その後の所定のステップ
（例えばＳＴ１２）で、所定のアドレス信号Ｂを発生す
ると共に該バッファ記憶されているデータＳＤ’をバス
５１に出力し、バス５２を介してデュアルポートＲＡＭ
４７に取り込む。
【００８２】一方、ＤＳＰ４３において、所定のステッ
プ（例えばＳＴ２）で所定のアドレス信号Ａを発生し、
デュアルポートＲＡＭ４７の記憶データＳＤ’を読み出
してバス５４，５３を介して端子４３ａからＤＳＰ４３
内に取り込み、これをバッファ記憶する。その後の所定
のステップ（例えばＳＴ１０）で、書き込みアドレス信
号ＡＤを発生し、該バッファ記憶されているデータＳ
Ｄ’をバス５３に出力し、該バス５３に出力したデータ
ＳＤ’をＲＡＭ４４の指定アドレスに書き込む。そし
て、別のステップ（例えばＳＴ１２）で所望の遅延時間
（９サンプル）に相当するアドレス数だけオフセットし
た読出しアドレス信号ＡＤを発生し、該所望の遅延時間
（９サンプル）だけ前のデータをＲＡＭ４４から読出
し、ＤＳＰ４３に入力し、更にこれを出力データＳＤ''
として出力する。こうして、両ＤＳＰの遅延用ＲＡＭ４
２，４４と中間のＲＡＭ４７で合わせて、例えば合計２
０サンプル周期遅延したデータＳＤ''が得られる。な
お、中間のＲＡＭ４７で、更に複数サンプル周期分の遅
延を施すことができるように設計変更してもよい。
プ（例えばＳＴ２）で所定のアドレス信号Ａを発生し、
デュアルポートＲＡＭ４７の記憶データＳＤ’を読み出
してバス５４，５３を介して端子４３ａからＤＳＰ４３
内に取り込み、これをバッファ記憶する。その後の所定
のステップ（例えばＳＴ１０）で、書き込みアドレス信
号ＡＤを発生し、該バッファ記憶されているデータＳ
Ｄ’をバス５３に出力し、該バス５３に出力したデータ
ＳＤ’をＲＡＭ４４の指定アドレスに書き込む。そし
て、別のステップ（例えばＳＴ１２）で所望の遅延時間
（９サンプル）に相当するアドレス数だけオフセットし
た読出しアドレス信号ＡＤを発生し、該所望の遅延時間
（９サンプル）だけ前のデータをＲＡＭ４４から読出
し、ＤＳＰ４３に入力し、更にこれを出力データＳＤ''
として出力する。こうして、両ＤＳＰの遅延用ＲＡＭ４
２，４４と中間のＲＡＭ４７で合わせて、例えば合計２
０サンプル周期遅延したデータＳＤ''が得られる。な
お、中間のＲＡＭ４７で、更に複数サンプル周期分の遅
延を施すことができるように設計変更してもよい。
【００８３】なお、入出力制御部４５を介して直列的に
接続された２つのＤＳＰシステムによる相加的処理は、
上記のような遅延処理に限らず、その他の適宜の演算処
理であってもよい。更には、２つのＤＳＰシステムに限
らず、更に多数のＤＳＰシステム（ＤＳＰとＲＡＭの
対）を入出力制御部４５を介して順次直列的に接続して
もよい。すなわち、ＤＳＰ４３での処理を終えた音波形
データＳＤ''を入出力制御部４５と同様な手段を用いて
更に別のＤＳＰに入力させるようにすれば、３個以上の
ＤＳＰでの直列的な処理の実行によって一層高度な演算
処理や音響効果付与処理を施すことができる。
接続された２つのＤＳＰシステムによる相加的処理は、
上記のような遅延処理に限らず、その他の適宜の演算処
理であってもよい。更には、２つのＤＳＰシステムに限
らず、更に多数のＤＳＰシステム（ＤＳＰとＲＡＭの
対）を入出力制御部４５を介して順次直列的に接続して
もよい。すなわち、ＤＳＰ４３での処理を終えた音波形
データＳＤ''を入出力制御部４５と同様な手段を用いて
更に別のＤＳＰに入力させるようにすれば、３個以上の
ＤＳＰでの直列的な処理の実行によって一層高度な演算
処理や音響効果付与処理を施すことができる。
【００８４】また、例えば、ＤＳＰ４１，４３の一方で
遅延系の音響効果付与処理（例えばリバーブ等）を施
し、他方で変調系の音響効果付与処理（例えばコーラス
等）を施すようにしてもよい。そうすると、処理対象の
入力音波形データＳＤに対して、異なる音響効果付与処
理を直列的に施すことができる。また、個々のＤＳＰで
は実行不可能な長いステップから成る複雑な音響効果処
理を、ＤＳＰ４１及び４３に分担させて直列的に実行さ
せるようにしてもよい。また、１演算サイクルの間で、
入出力制御部４５を介してＤＳＰ４１からＤＳＰ４３に
与えられたデータをＤＳＰ４３で適宜処理した後、入出
力制御部４５を介してＤＳＰ４１に戻し、該ＤＳＰ４１
で適宜処理してから入出力制御部４５を介してＤＳＰ４
３に与える、というように両ＤＳＰ間でデータのやりと
りを行なうようにして、複雑な演算処理が行なえるよう
にしてもよい。
遅延系の音響効果付与処理（例えばリバーブ等）を施
し、他方で変調系の音響効果付与処理（例えばコーラス
等）を施すようにしてもよい。そうすると、処理対象の
入力音波形データＳＤに対して、異なる音響効果付与処
理を直列的に施すことができる。また、個々のＤＳＰで
は実行不可能な長いステップから成る複雑な音響効果処
理を、ＤＳＰ４１及び４３に分担させて直列的に実行さ
せるようにしてもよい。また、１演算サイクルの間で、
入出力制御部４５を介してＤＳＰ４１からＤＳＰ４３に
与えられたデータをＤＳＰ４３で適宜処理した後、入出
力制御部４５を介してＤＳＰ４１に戻し、該ＤＳＰ４１
で適宜処理してから入出力制御部４５を介してＤＳＰ４
３に与える、というように両ＤＳＰ間でデータのやりと
りを行なうようにして、複雑な演算処理が行なえるよう
にしてもよい。
【００８５】以上のように、処理対象の入力音波形デー
タＳＤに対して、前段のＤＳＰ４１で遅延処理及び／又
は所望の演算処理を施した後、更に後段のＤＳＰ４３で
遅延処理及び／又は所望の演算処理が施されるので、ト
ータル的にみれば、ＤＳＰの演算処理ステップ数を見か
け上倍増させて演算機能を増強させたり、遅延用ＲＡＭ
によるデータ遅延能力を拡張させたりすることができ
る。しかも、そのことをＤＳＰ４１とＤＳＰ４３との間
でのデータの入出力を行なうための専用のデータ入出力
端子やインターフェースを設けることなく、該ＤＳＰ４
１，４３と遅延用ＲＡＭ４２，４４との間に設けられた
既存の双方向バス５１，５３を時分割利用することによ
って実現することができる。
タＳＤに対して、前段のＤＳＰ４１で遅延処理及び／又
は所望の演算処理を施した後、更に後段のＤＳＰ４３で
遅延処理及び／又は所望の演算処理が施されるので、ト
ータル的にみれば、ＤＳＰの演算処理ステップ数を見か
け上倍増させて演算機能を増強させたり、遅延用ＲＡＭ
によるデータ遅延能力を拡張させたりすることができ
る。しかも、そのことをＤＳＰ４１とＤＳＰ４３との間
でのデータの入出力を行なうための専用のデータ入出力
端子やインターフェースを設けることなく、該ＤＳＰ４
１，４３と遅延用ＲＡＭ４２，４４との間に設けられた
既存の双方向バス５１，５３を時分割利用することによ
って実現することができる。
【００８６】尚、以上の実施形態４及び５では、エフェ
クト用のＤＳＰにこの発明を適用しているが、物理モデ
ル音源として用いるＤＳＰにこの発明を適用するように
してもよい。その場合には、処理対象のデータ（例えば
弦のモデルを振動させるエネルギーの大きさを示すデー
タ等）を、遅延用ＲＡＭ用の入出力端子を通して入力さ
せるようにしてもよく、あるいは、各種パラメータ（例
えば弦の減衰特性や周波数特性を制御するパラメータ）
を、遅延用ＲＡＭ用の入出力端子を通して入力させるよ
うにしてもよい。
クト用のＤＳＰにこの発明を適用しているが、物理モデ
ル音源として用いるＤＳＰにこの発明を適用するように
してもよい。その場合には、処理対象のデータ（例えば
弦のモデルを振動させるエネルギーの大きさを示すデー
タ等）を、遅延用ＲＡＭ用の入出力端子を通して入力さ
せるようにしてもよく、あるいは、各種パラメータ（例
えば弦の減衰特性や周波数特性を制御するパラメータ）
を、遅延用ＲＡＭ用の入出力端子を通して入力させるよ
うにしてもよい。
【００８７】尚、以上の各実施形態では、デコーダ及び
トライステート出力バッファ等を用いて入力制御部や入
出力制御部を構成しているが、その他の回路及び素子を
用いて上記各実施形態と同等の機能を実現する入力制御
部や入出力制御部を構成するようにしてもよい。また、
上記各実施形態に示された入力制御部や入出力制御部の
技術構成の全部又は一部を適宜組み合わせてもよい。ま
た、以上の各実施形態では出力制御部を独立に設けてい
ないが、これに限らず、図１２又は図１４の入出力制御
部における出力制御機能の部分を抽出して、独立の出力
制御部として構成してもよい。例えば、図１２の入出力
制御部２３におけるバッファ２５とラッチ回路３１を除
いた部分を出力制御部として構成し、これを音源回路や
ＤＳＰに適用することができる。また、図１や図３の入
力制御部３，１３に代えて、図１２の入出力制御部２３
と類似の入出力制御部を適用することができることはも
ちろんである。また、以上の各実施形態では、ＰＣＭ音
源回路または楽音信号処理用のＤＳＰにこの発明を適用
しているが、これに限らず、音波形データに対して所定
のディジタル信号処理を実行するその他のＬＳＩ回路に
この発明を適用してもよく、更に、音波形データ又は楽
音信号以外の適宜のデータに対して所定のディジタル信
号処理を実行するＬＳＩ回路にこの発明を適用してもよ
い。
トライステート出力バッファ等を用いて入力制御部や入
出力制御部を構成しているが、その他の回路及び素子を
用いて上記各実施形態と同等の機能を実現する入力制御
部や入出力制御部を構成するようにしてもよい。また、
上記各実施形態に示された入力制御部や入出力制御部の
技術構成の全部又は一部を適宜組み合わせてもよい。ま
た、以上の各実施形態では出力制御部を独立に設けてい
ないが、これに限らず、図１２又は図１４の入出力制御
部における出力制御機能の部分を抽出して、独立の出力
制御部として構成してもよい。例えば、図１２の入出力
制御部２３におけるバッファ２５とラッチ回路３１を除
いた部分を出力制御部として構成し、これを音源回路や
ＤＳＰに適用することができる。また、図１や図３の入
力制御部３，１３に代えて、図１２の入出力制御部２３
と類似の入出力制御部を適用することができることはも
ちろんである。また、以上の各実施形態では、ＰＣＭ音
源回路または楽音信号処理用のＤＳＰにこの発明を適用
しているが、これに限らず、音波形データに対して所定
のディジタル信号処理を実行するその他のＬＳＩ回路に
この発明を適用してもよく、更に、音波形データ又は楽
音信号以外の適宜のデータに対して所定のディジタル信
号処理を実行するＬＳＩ回路にこの発明を適用してもよ
い。
【００８８】また、外部入力又は外部出力を指示する情
報として、上記各実施形態ではメモリの記憶領域以外の
値を指示するアドレス信号を発生し、これをデコーダで
デコードすることによって各トライステート出力バッフ
ァを切り換え制御するようにしているが、これに限ら
ず、１ビットデータ等からなる所定の切り換え指令信号
を発生し、これによって各トライステート出力バッファ
を切り換え制御するようにしてもよい。例えば図１の場
合、デコーダ４の出力Ｙに相当する１ビットの切り換え
指令信号を音源２から発生するようにしてもよいもので
ある。
報として、上記各実施形態ではメモリの記憶領域以外の
値を指示するアドレス信号を発生し、これをデコーダで
デコードすることによって各トライステート出力バッフ
ァを切り換え制御するようにしているが、これに限ら
ず、１ビットデータ等からなる所定の切り換え指令信号
を発生し、これによって各トライステート出力バッファ
を切り換え制御するようにしてもよい。例えば図１の場
合、デコーダ４の出力Ｙに相当する１ビットの切り換え
指令信号を音源２から発生するようにしてもよいもので
ある。
【００８９】また、上記各実施形態では、入力制御部又
は入出力制御部によって外部入力データを音源又はＤＳ
Ｐに入力し、音源又はＤＳＰの出力データを外部に出力
するようにしているが、必要とあらば、外部入力データ
をメモリに直接書き込む又はメモリから読み出したデー
タを外部に直接出力するように入力制御部又は入出力制
御部等を設計変更してもよい。
は入出力制御部によって外部入力データを音源又はＤＳ
Ｐに入力し、音源又はＤＳＰの出力データを外部に出力
するようにしているが、必要とあらば、外部入力データ
をメモリに直接書き込む又はメモリから読み出したデー
タを外部に直接出力するように入力制御部又は入出力制
御部等を設計変更してもよい。
【００９０】最後に、この発明の実施態様のいくつかを
整理して示すと、次のようである。 （１） データを記憶する記憶手段と、データ入力端子
を有しており、前記記憶手段のデータ記憶領域を指定す
る第１のアドレス信号及び該第１のアドレス信号とは異
なる第２のアドレス信号のいずれかを選択的に出力し、
前記データ入力端子を通して入力されたデータに対して
所要の処理を施す処理手段と、前記処理手段が前記第１
のアドレス信号を出力したことに応じて、該第１のアド
レス信号に基づいて前記記憶手段から読み出されるデー
タを前記データ入力端子を通して前記処理手段に入力さ
せ、他方、前記処理手段が前記第２のアドレス信号を出
力したことに応じて、前記記憶手段以外から供給される
データを前記データ入力端子を通して前記処理手段に入
力させる入力制御手段とを具えたディジタル信号処理装
置。 （２） データを記憶する記憶手段と、データ出力端子
を有しており、前記記憶手段のデータ記憶領域を指定す
る第１のアドレス信号及び該第１のアドレス信号とは異
なる第２のアドレス信号のいずれかを選択的に出力する
と共に前記データ出力端子から所要のデータを出力する
処理手段と、前記処理手段が前記第１のアドレス信号を
出力したことに応じて、該第１のアドレス信号に基づい
て指定される前記記憶手段の記憶領域に前記処理手段の
前記データ出力端子から出力されたデータを記憶させ、
他方、前記処理手段が前記第２のアドレス信号を出力し
たことに応じて、前記処理手段の前記データ出力端子か
ら出力されたデータを出力データとして出力する出力制
御手段とを具えたディジタル信号処理装置。 （３） データを記憶する読み書き可能な記憶手段と、
前記記憶手段のデータ入出力端子との間に接続されるデ
ータ入出力端子を有しており、前記記憶手段のデータ記
憶領域を指定する第１のアドレス信号及び該第１のアド
レス信号とは異なる第２及び第３のアドレス信号のいず
れかを選択的に出力する処理手段と、前記処理手段が前
記第１のアドレス信号を出力したことに応じて、該第１
のアドレス信号に基づいて指定される前記記憶手段の記
憶領域と前記処理手段の前記データ入出力端子との間で
データの書き込み又は読出しを行ない、他方、前記処理
手段が前記第２のアドレス信号を出力したことに応じ
て、前記記憶手段以外から供給されるデータを前記デー
タ入出力端子を通して前記処理手段に入力させ、更に、
前記処理手段が前記第３のアドレス信号を出力したこと
に応じて、前記処理手段の前記データ入出力端子から出
力されたデータを出力データとして出力する入出力制御
手段とを具えたディジタル信号処理装置。 （４） データを記憶する記憶手段と、データの入力及
び出力の少なくとも一方のための端子手段を有してお
り、前記記憶手段のデータ記憶領域を指定するアドレス
信号を発生し、このアドレス信号に基づいて指定される
前記記憶手段の記憶領域と前記端子手段との間でデータ
の書き込み又は読出しを行ない、前記端子手段を通して
入力されたデータに対して所要の処理を施し、若しくは
所要の処理を施したデータを前記端子手段を通して出力
する処理手段と、データ入力端及びデータ出力端の少な
くとも一方と、前記処理手段の前記端子手段に対して、
前記データ入力端及びデータ出力端の少なくとも一方と
前記記憶手段とを選択的に接続する接続手段と、前記処
理手段の前記端子手段が前記データ入力端及びデータ出
力端の少なくとも一方と前記記憶手段のいずれに接続さ
れるべきかを指示する情報に応じて前記接続手段の選択
的接続を制御する制御手段とを具えたディジタル信号処
理装置。 （５） データを記憶する記憶手段と、前記記憶手段の
データ記憶領域を指定するアドレス信号を発生し、この
アドレス信号に基づいて指定される前記記憶手段の記憶
領域に対してデータ授受用配線を介在させてデータの書
き込み及び読出しの少なくとも一方を行なう処理手段
と、データ入力及び出力の少なくとも一方のための割込
み用配線と、前記データ授受用配線に対して前記割込み
用配線を接続し、所要の割込み時において該割込み用配
線のデータを該データ授受用配線に入力すること及び該
データ授受用配線のデータを該割込み用配線から出力す
ることの少なくとも一方を行なう制御手段とを具えたデ
ィジタル信号処理装置。 （６） 前記記憶手段と処理手段の対を複数対設けると
共に、各対毎に前記割込み用配線及び制御手段をそれぞ
れ設け、少なくとも２つの対の前記割込み用配線を相互
に接続して一方の対のデータ授受用配線から割込み用配
線を介して出力したデータを他方の対の割込み用配線を
介してデータ授受用配線に入力するようにした前記５項
に記載のディジタル信号処理装置。 （７） データを記憶する記憶手段と、複数の時分割タ
イムスロットからなる処理サイクルの実行を繰り返すも
のであり、該各処理サイクルにおけるいずれかの時分割
タイムスロットにおいて前記記憶手段のデータ記憶領域
を指定するアドレス信号を発生し、このアドレス信号に
基づいて指定される前記記憶手段の記憶領域に対してデ
ータの書き込み及び読出しの少なくとも一方を行なう処
理手段と、データを取り込むための入力端子とデータを
出力するための出力端子の少なくとも一方を有し、前記
処理手段と記憶手段との間のデータ配線に割り込んで、
前記入力端子又は出力端子と前記処理手段又は記憶手段
との間におけるデータの入力又は出力を制御する入力又
は出力制御手段とを具え、前記処理手段における時分割
処理タイムスロットのいずれか少なくとも１つを用いて
前記入力端子又は出力端子を前記処理手段又は記憶手段
にアクセスし、その他の時分割処理タイムスロットでは
前記処理手段が前記記憶手段にアクセスするように制御
することを特徴とするディジタル信号処理装置。
整理して示すと、次のようである。 （１） データを記憶する記憶手段と、データ入力端子
を有しており、前記記憶手段のデータ記憶領域を指定す
る第１のアドレス信号及び該第１のアドレス信号とは異
なる第２のアドレス信号のいずれかを選択的に出力し、
前記データ入力端子を通して入力されたデータに対して
所要の処理を施す処理手段と、前記処理手段が前記第１
のアドレス信号を出力したことに応じて、該第１のアド
レス信号に基づいて前記記憶手段から読み出されるデー
タを前記データ入力端子を通して前記処理手段に入力さ
せ、他方、前記処理手段が前記第２のアドレス信号を出
力したことに応じて、前記記憶手段以外から供給される
データを前記データ入力端子を通して前記処理手段に入
力させる入力制御手段とを具えたディジタル信号処理装
置。 （２） データを記憶する記憶手段と、データ出力端子
を有しており、前記記憶手段のデータ記憶領域を指定す
る第１のアドレス信号及び該第１のアドレス信号とは異
なる第２のアドレス信号のいずれかを選択的に出力する
と共に前記データ出力端子から所要のデータを出力する
処理手段と、前記処理手段が前記第１のアドレス信号を
出力したことに応じて、該第１のアドレス信号に基づい
て指定される前記記憶手段の記憶領域に前記処理手段の
前記データ出力端子から出力されたデータを記憶させ、
他方、前記処理手段が前記第２のアドレス信号を出力し
たことに応じて、前記処理手段の前記データ出力端子か
ら出力されたデータを出力データとして出力する出力制
御手段とを具えたディジタル信号処理装置。 （３） データを記憶する読み書き可能な記憶手段と、
前記記憶手段のデータ入出力端子との間に接続されるデ
ータ入出力端子を有しており、前記記憶手段のデータ記
憶領域を指定する第１のアドレス信号及び該第１のアド
レス信号とは異なる第２及び第３のアドレス信号のいず
れかを選択的に出力する処理手段と、前記処理手段が前
記第１のアドレス信号を出力したことに応じて、該第１
のアドレス信号に基づいて指定される前記記憶手段の記
憶領域と前記処理手段の前記データ入出力端子との間で
データの書き込み又は読出しを行ない、他方、前記処理
手段が前記第２のアドレス信号を出力したことに応じ
て、前記記憶手段以外から供給されるデータを前記デー
タ入出力端子を通して前記処理手段に入力させ、更に、
前記処理手段が前記第３のアドレス信号を出力したこと
に応じて、前記処理手段の前記データ入出力端子から出
力されたデータを出力データとして出力する入出力制御
手段とを具えたディジタル信号処理装置。 （４） データを記憶する記憶手段と、データの入力及
び出力の少なくとも一方のための端子手段を有してお
り、前記記憶手段のデータ記憶領域を指定するアドレス
信号を発生し、このアドレス信号に基づいて指定される
前記記憶手段の記憶領域と前記端子手段との間でデータ
の書き込み又は読出しを行ない、前記端子手段を通して
入力されたデータに対して所要の処理を施し、若しくは
所要の処理を施したデータを前記端子手段を通して出力
する処理手段と、データ入力端及びデータ出力端の少な
くとも一方と、前記処理手段の前記端子手段に対して、
前記データ入力端及びデータ出力端の少なくとも一方と
前記記憶手段とを選択的に接続する接続手段と、前記処
理手段の前記端子手段が前記データ入力端及びデータ出
力端の少なくとも一方と前記記憶手段のいずれに接続さ
れるべきかを指示する情報に応じて前記接続手段の選択
的接続を制御する制御手段とを具えたディジタル信号処
理装置。 （５） データを記憶する記憶手段と、前記記憶手段の
データ記憶領域を指定するアドレス信号を発生し、この
アドレス信号に基づいて指定される前記記憶手段の記憶
領域に対してデータ授受用配線を介在させてデータの書
き込み及び読出しの少なくとも一方を行なう処理手段
と、データ入力及び出力の少なくとも一方のための割込
み用配線と、前記データ授受用配線に対して前記割込み
用配線を接続し、所要の割込み時において該割込み用配
線のデータを該データ授受用配線に入力すること及び該
データ授受用配線のデータを該割込み用配線から出力す
ることの少なくとも一方を行なう制御手段とを具えたデ
ィジタル信号処理装置。 （６） 前記記憶手段と処理手段の対を複数対設けると
共に、各対毎に前記割込み用配線及び制御手段をそれぞ
れ設け、少なくとも２つの対の前記割込み用配線を相互
に接続して一方の対のデータ授受用配線から割込み用配
線を介して出力したデータを他方の対の割込み用配線を
介してデータ授受用配線に入力するようにした前記５項
に記載のディジタル信号処理装置。 （７） データを記憶する記憶手段と、複数の時分割タ
イムスロットからなる処理サイクルの実行を繰り返すも
のであり、該各処理サイクルにおけるいずれかの時分割
タイムスロットにおいて前記記憶手段のデータ記憶領域
を指定するアドレス信号を発生し、このアドレス信号に
基づいて指定される前記記憶手段の記憶領域に対してデ
ータの書き込み及び読出しの少なくとも一方を行なう処
理手段と、データを取り込むための入力端子とデータを
出力するための出力端子の少なくとも一方を有し、前記
処理手段と記憶手段との間のデータ配線に割り込んで、
前記入力端子又は出力端子と前記処理手段又は記憶手段
との間におけるデータの入力又は出力を制御する入力又
は出力制御手段とを具え、前記処理手段における時分割
処理タイムスロットのいずれか少なくとも１つを用いて
前記入力端子又は出力端子を前記処理手段又は記憶手段
にアクセスし、その他の時分割処理タイムスロットでは
前記処理手段が前記記憶手段にアクセスするように制御
することを特徴とするディジタル信号処理装置。
【００９１】（８） 前記記憶手段は、音波形データを
記憶した波形メモリであり、前記処理手段は、同時最大
発音可能数に対応する複数の音発生チャンネルで時分割
的に音波形データ発生処理を行なうものであり、該複数
の音発生チャンネルのうちいずれかのチャンネルにおい
て前記第１のアドレス信号を発生し、他のいずれかのチ
ャンネルにおいて前記第２又は第３のアドレス信号を発
生するものである前記１〜３項のいずれかに記載のディ
ジタル信号処理装置。 （９） 前記入力制御手段は、複数の外部入力取り込み
部を有し、前記処理手段は、所定の複数の時分割処理タ
イムスロットにおいて時分割的に処理を行なうものであ
り、前記時分割処理タイムスロットのうち任意の複数の
タイムスロットに対応して複数の異なる値の前記第２の
アドレス信号を発生し、前記入力制御手段において、各
第２のアドレス信号に応じて前記各外部入力取り込み部
からそれぞれデータを取り込み、前記処理手段のデータ
入力端子に時分割的に入力するようにした前記１項に記
載のディジタル信号処理装置。 （１０） 前記処理手段は、複数ステップから成るプロ
グラムを繰返し実行するディジタルシグナルプロセッサ
であって、前記複数ステップのうちのいずれかのステッ
プにおいて前記第１のアドレス信号を発生し、他のいず
れかのステップにおいて前記第２のアドレス信号又は第
３のアドレス信号を発生するものである前記１〜３項の
いずれかに記載のディジタル信号処理装置。 （１１） 前記処理手段は、音波形データを生成する処
理を行なうものである前記１〜１０項のいずれかに記載
のディジタル信号処理装置。 （１２） 前記処理手段は、入力された音波形データに
対してサウンド効果を付与するための処理を行なうもの
である前記１〜１０項のいずれかに記載のディジタル信
号処理装置。 （１３） 前記１項に記載のディジタル信号処理装置
と、前記２項に記載のディジタル信号処理装置とを少な
くとも具備し、前記２項に記載のディジタル信号処理装
置における前記出力制御手段から出力されたデータを、
前記１項に記載のディジタル信号処理装置における前記
入力制御手段を介して入力させるようにしたディジタル
信号処理システム。 （１４） 前記３項に記載のディジタル信号処理装置を
少なくとも２つ具備し、一方のディジタル信号処理装置
における前記入出力制御手段から出力されたデータを、
他方のディジタル信号処理装置における前記入出力制御
手段を介して入力させるようにしたディジタル信号処理
システム。
記憶した波形メモリであり、前記処理手段は、同時最大
発音可能数に対応する複数の音発生チャンネルで時分割
的に音波形データ発生処理を行なうものであり、該複数
の音発生チャンネルのうちいずれかのチャンネルにおい
て前記第１のアドレス信号を発生し、他のいずれかのチ
ャンネルにおいて前記第２又は第３のアドレス信号を発
生するものである前記１〜３項のいずれかに記載のディ
ジタル信号処理装置。 （９） 前記入力制御手段は、複数の外部入力取り込み
部を有し、前記処理手段は、所定の複数の時分割処理タ
イムスロットにおいて時分割的に処理を行なうものであ
り、前記時分割処理タイムスロットのうち任意の複数の
タイムスロットに対応して複数の異なる値の前記第２の
アドレス信号を発生し、前記入力制御手段において、各
第２のアドレス信号に応じて前記各外部入力取り込み部
からそれぞれデータを取り込み、前記処理手段のデータ
入力端子に時分割的に入力するようにした前記１項に記
載のディジタル信号処理装置。 （１０） 前記処理手段は、複数ステップから成るプロ
グラムを繰返し実行するディジタルシグナルプロセッサ
であって、前記複数ステップのうちのいずれかのステッ
プにおいて前記第１のアドレス信号を発生し、他のいず
れかのステップにおいて前記第２のアドレス信号又は第
３のアドレス信号を発生するものである前記１〜３項の
いずれかに記載のディジタル信号処理装置。 （１１） 前記処理手段は、音波形データを生成する処
理を行なうものである前記１〜１０項のいずれかに記載
のディジタル信号処理装置。 （１２） 前記処理手段は、入力された音波形データに
対してサウンド効果を付与するための処理を行なうもの
である前記１〜１０項のいずれかに記載のディジタル信
号処理装置。 （１３） 前記１項に記載のディジタル信号処理装置
と、前記２項に記載のディジタル信号処理装置とを少な
くとも具備し、前記２項に記載のディジタル信号処理装
置における前記出力制御手段から出力されたデータを、
前記１項に記載のディジタル信号処理装置における前記
入力制御手段を介して入力させるようにしたディジタル
信号処理システム。 （１４） 前記３項に記載のディジタル信号処理装置を
少なくとも２つ具備し、一方のディジタル信号処理装置
における前記入出力制御手段から出力されたデータを、
他方のディジタル信号処理装置における前記入出力制御
手段を介して入力させるようにしたディジタル信号処理
システム。
【００９２】
【発明の効果】以上の通り、この発明によれば、処理手
段と記憶手段とを含むディジタル信号処理装置におい
て、該処理手段が該記憶手段にアクセスするために該処
理手段に設けられている既存の入力又は出力端子（デー
タピン）を利用して、外部からのデータを該処理手段内
に取り込んだり、若しくは、該処理手段の出力データを
記憶手段以外の回路に（外部へ）出力することができ
る。従って、処理手段をＬＳＩ等の集積回路によって構
成する場合に、データピン数を格別に増加させる必要無
しに、処理装置外からの入力データ取り込み又は処理装
置外へのデータ出力等を簡便に実現することができる。
しかも、処理手段に設けられている既存の入力又は出力
端子を記憶手段へのデータ読み書きのために使用するか
あるいは外部入力データ取り込み若しくは外部へのデー
タ出力のために使用するかの切り換え制御は、処理手段
の内部で発生するアドレス信号の値を制御することによ
り行なえるので、簡易な制御若しくはプログラム処理に
よって容易に実現することができる。従って、処理手段
（ＰＣＭ再生制御回路やＤＳＰ等）の回路設計・製作に
格別のロードが負荷されず、従前のままでも利用可能で
あるため、容易であり、また、集積回路化した場合のピ
ン数の拡張による構成の大型化やコスト高も招くことが
ない、等の優れた効果を奏する。
段と記憶手段とを含むディジタル信号処理装置におい
て、該処理手段が該記憶手段にアクセスするために該処
理手段に設けられている既存の入力又は出力端子（デー
タピン）を利用して、外部からのデータを該処理手段内
に取り込んだり、若しくは、該処理手段の出力データを
記憶手段以外の回路に（外部へ）出力することができ
る。従って、処理手段をＬＳＩ等の集積回路によって構
成する場合に、データピン数を格別に増加させる必要無
しに、処理装置外からの入力データ取り込み又は処理装
置外へのデータ出力等を簡便に実現することができる。
しかも、処理手段に設けられている既存の入力又は出力
端子を記憶手段へのデータ読み書きのために使用するか
あるいは外部入力データ取り込み若しくは外部へのデー
タ出力のために使用するかの切り換え制御は、処理手段
の内部で発生するアドレス信号の値を制御することによ
り行なえるので、簡易な制御若しくはプログラム処理に
よって容易に実現することができる。従って、処理手段
（ＰＣＭ再生制御回路やＤＳＰ等）の回路設計・製作に
格別のロードが負荷されず、従前のままでも利用可能で
あるため、容易であり、また、集積回路化した場合のピ
ン数の拡張による構成の大型化やコスト高も招くことが
ない、等の優れた効果を奏する。
【００９３】また、外部入力又は外部出力のための格別
のデータピンを有さない既存設計思想からなるＬＳＩ回
路を用いて構成された処理手段を用いても、この発明に
従って外部からの入力データ取り込み又は外部へのデー
タ出力等を実現することができるので、その機能を拡張
することができ、多様な使い方を行なうことができるこ
とによって、その応用性を高めることができる、という
優れた効果を奏する。また、処理手段と記憶手段の対を
複数組み合わせて相互に接続してデータの入出力を行な
うことが、容易に行なえるので、各種のサウンド効果の
機能を拡張したり、あるいは異なる複数のサウンド効果
を組み合わせたり、あるいは楽音波形合成処理機能を拡
張したりすることが、容易に行なえる、という優れた効
果を奏する。
のデータピンを有さない既存設計思想からなるＬＳＩ回
路を用いて構成された処理手段を用いても、この発明に
従って外部からの入力データ取り込み又は外部へのデー
タ出力等を実現することができるので、その機能を拡張
することができ、多様な使い方を行なうことができるこ
とによって、その応用性を高めることができる、という
優れた効果を奏する。また、処理手段と記憶手段の対を
複数組み合わせて相互に接続してデータの入出力を行な
うことが、容易に行なえるので、各種のサウンド効果の
機能を拡張したり、あるいは異なる複数のサウンド効果
を組み合わせたり、あるいは楽音波形合成処理機能を拡
張したりすることが、容易に行なえる、という優れた効
果を奏する。
【図１】 この発明の一実施形態を示すブロック図。
【図２】 図１における動作例を示すタイミングチャー
ト。
ト。
【図３】 図１の変形例に関わるこの発明の別の実施形
態を示すブロック図。
態を示すブロック図。
【図４】 この発明を採用した電子楽器の全体構成ブロ
ック図。
ック図。
【図５】 図４における動作例を示すタイミングチャー
ト。
ト。
【図６】 図４の音源の構成の一例を示すブロック図。
【図７】 図４の音源が発生する読出しアドレス信号が
指定する領域の一例を示す図。
指定する領域の一例を示す図。
【図８】 図４の音源が実行する楽音生成処理のアルゴ
リズムの一例を示す図。
リズムの一例を示す図。
【図９】 図４のＣＰＵが実行するメインルーチンを示
すフローチャート。
すフローチャート。
【図１０】 図４のＣＰＵが実行するＡ／Ｄスイッチイ
ベント処理を示すフローチャート。
ベント処理を示すフローチャート。
【図１１】 図４のＣＰＵが実行するノートオンイベン
ト処理の一例を示すフローチャート。
ト処理の一例を示すフローチャート。
【図１２】 この発明の別の実施形態を示すブロック
図。
図。
【図１３】 図１２における動作例を示すタイミングチ
ャート。
ャート。
【図１４】 図１２の変形例に関わるこの発明の更に別
の実施形態を示すブロック図。
の実施形態を示すブロック図。
【図１５】 図１４の使用例を示す機能ブロック図。
１ 波形メモリ ２，１０８ 音源 ３，１３，１０９ 入力制御部 ４，１４，２４，４６，４８ デコーダ ５，７，２５，１１８ トライステート出力バッファ ６，２６，２９ インバータ ８，３０，３１ ラッチ回路 １１ オア回路 ２１，４１，４３ ＤＳＰ ２２，４２，４４ 遅延用ＲＡＭ ２３，４５ 入出力制御部 ２７ 双方向トライステート出力バッファ ４７ デュアルポートＲＡＭ １０１ ディスプレイ １０２ キーボード １０３ ＣＰＵ １０４ ＲＯＭ １０５ ＲＡＭ １０６ ＭＩＤＩ １０７ データ及びアドレスバス １１０ 波形メモリ １１１ 遅延用ＲＡＭ １１２ 制御レジスタ １１３ アドレス発生部 １１４ エンベロープ発生器 １１５ 波形演算部 １１６ インターフェース １１７ デコーダ
Claims (7)
- 【請求項１】 データを記憶する記憶手段と、 データ入力端子を有しており、前記記憶手段のデータ記
憶領域を指定する第１のアドレス信号及び該第１のアド
レス信号とは異なる第２のアドレス信号のいずれかを選
択的に出力し、前記データ入力端子を通して入力された
データに対して所要の処理を施す処理手段と、 前記処理手段が前記第１のアドレス信号を出力したこと
に応じて、該第１のアドレス信号に基づいて前記記憶手
段から読み出されるデータを前記データ入力端子を通し
て前記処理手段に入力させ、他方、前記処理手段が前記
第２のアドレス信号を出力したことに応じて、前記記憶
手段以外から供給されるデータを前記データ入力端子を
通して前記処理手段に入力させる入力制御手段とを具え
たディジタル信号処理装置。 - 【請求項２】 データを記憶する記憶手段と、 データ出力端子を有しており、前記記憶手段のデータ記
憶領域を指定する第１のアドレス信号及び該第１のアド
レス信号とは異なる第２のアドレス信号のいずれかを選
択的に出力すると共に前記データ出力端子から所要のデ
ータを出力する処理手段と、 前記処理手段が前記第１のアドレス信号を出力したこと
に応じて、該第１のアドレス信号に基づいて指定される
前記記憶手段の記憶領域に前記処理手段の前記データ出
力端子から出力されたデータを記憶させ、他方、前記処
理手段が前記第２のアドレス信号を出力したことに応じ
て、前記処理手段の前記データ出力端子から出力された
データを出力データとして出力する出力制御手段とを具
えたディジタル信号処理装置。 - 【請求項３】 データを記憶する読み書き可能な記憶手
段と、 前記記憶手段のデータ入出力端子との間に接続されるデ
ータ入出力端子を有しており、前記記憶手段のデータ記
憶領域を指定する第１のアドレス信号及び該第１のアド
レス信号とは異なる第２及び第３のアドレス信号のいず
れかを選択的に出力する処理手段と、 前記処理手段が前記第１のアドレス信号を出力したこと
に応じて、該第１のアドレス信号に基づいて指定される
前記記憶手段の記憶領域と前記処理手段の前記データ入
出力端子との間でデータの書き込み又は読出しを行な
い、他方、前記処理手段が前記第２のアドレス信号を出
力したことに応じて、前記記憶手段以外から供給される
データを前記データ入出力端子を通して前記処理手段に
入力させ、更に、前記処理手段が前記第３のアドレス信
号を出力したことに応じて、前記処理手段の前記データ
入出力端子から出力されたデータを出力データとして出
力する入出力制御手段とを具えたディジタル信号処理装
置。 - 【請求項４】 データを記憶する記憶手段と、 データの入力及び出力の少なくとも一方のための端子手
段を有しており、前記記憶手段のデータ記憶領域を指定
するアドレス信号を発生し、このアドレス信号に基づい
て指定される前記記憶手段の記憶領域と前記端子手段と
の間でデータの書き込み又は読出しを行ない、前記端子
手段を通して入力されたデータに対して所要の処理を施
し、若しくは所要の処理を施したデータを前記端子手段
を通して出力する処理手段と、 データ入力端及びデータ出力端の少なくとも一方と、 前記処理手段の前記端子手段に対して、前記データ入力
端及びデータ出力端の少なくとも一方と前記記憶手段と
を選択的に接続する接続手段と、 前記処理手段の前記端子手段が前記データ入力端及びデ
ータ出力端の少なくとも一方と前記記憶手段のいずれに
接続されるべきかを指示する情報に応じて前記接続手段
の選択的接続を制御する制御手段とを具えたディジタル
信号処理装置。 - 【請求項５】 データを記憶する記憶手段と、 前記記憶手段のデータ記憶領域を指定するアドレス信号
を発生し、このアドレス信号に基づいて指定される前記
記憶手段の記憶領域に対してデータ授受用配線を介在さ
せてデータの書き込み及び読出しの少なくとも一方を行
なう処理手段と、 データ入力及び出力の少なくとも一方のための割込み用
配線と、 前記データ授受用配線に対して前記割込み用配線を接続
し、所要の割込み時において該割込み用配線のデータを
該データ授受用配線に入力すること及び該データ授受用
配線のデータを該割込み用配線から出力することの少な
くとも一方を行なう制御手段とを具えたディジタル信号
処理装置。 - 【請求項６】 前記記憶手段と処理手段の対を複数対設
けると共に、各対毎に前記割込み用配線及び制御手段を
それぞれ設け、少なくとも２つの対の前記割込み用配線
を相互に接続して一方の対のデータ授受用配線から割込
み用配線を介して出力したデータを他方の対の割込み用
配線を介してデータ授受用配線に入力するようにした請
求項５に記載のディジタル信号処理装置。 - 【請求項７】 データを記憶する記憶手段と、 複数の時分割タイムスロットからなる処理サイクルの実
行を繰り返すものであり、該各処理サイクルにおけるい
ずれかの時分割タイムスロットにおいて前記記憶手段の
データ記憶領域を指定するアドレス信号を発生し、この
アドレス信号に基づいて指定される前記記憶手段の記憶
領域に対してデータの書き込み及び読出しの少なくとも
一方を行なう処理手段と、 データを取り込むための入力端子とデータを出力するた
めの出力端子の少なくとも一方を有し、前記処理手段と
記憶手段との間のデータ配線に割り込んで、前記入力端
子又は出力端子と前記処理手段又は記憶手段との間にお
けるデータの入力又は出力を制御する入力又は出力制御
手段とを具え、前記処理手段における時分割処理タイム
スロットのいずれか少なくとも１つを用いて前記入力端
子又は出力端子を前記処理手段又は記憶手段にアクセス
し、その他の時分割処理タイムスロットでは前記処理手
段が前記記憶手段にアクセスするように制御することを
特徴とするディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7301988A JP3060920B2 (ja) | 1995-10-25 | 1995-10-25 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7301988A JP3060920B2 (ja) | 1995-10-25 | 1995-10-25 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09120284A true JPH09120284A (ja) | 1997-05-06 |
| JP3060920B2 JP3060920B2 (ja) | 2000-07-10 |
Family
ID=17903537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7301988A Expired - Fee Related JP3060920B2 (ja) | 1995-10-25 | 1995-10-25 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060920B2 (ja) |
-
1995
- 1995-10-25 JP JP7301988A patent/JP3060920B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3060920B2 (ja) | 2000-07-10 |
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