JPH09116213A - 磁電変換素子とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板とヘテロエピタキシャル成長された半導
体薄膜との格子定数が異なる非格子整合系のエピタキシ
ャル薄膜を感磁層として用いた磁電変換素子を作製する
際に発生する、界面の変成層に起因したワイヤボンディ
ング性不良という実製造上の致命的な問題を解決し、ワ
イヤボンディング性が良好で量産製造可能な新たな磁電
変換素子を提供する。 【解決手段】 本発明は、絶縁性の基板上にヘテロエピ
タキシャル成長された厚さ０．２〜１．４μｍの感磁層
となる半導体薄膜とワイヤボンディング用の電極より成
る磁電変換素子において、ワイヤボンディングされる電
極下部のヘテロエピタキシャル成長界面の相互拡散を起
こした非常に高密度の結晶欠陥を有する変成層が除去さ
れていることを特徴とする磁電変換素子。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁性の基板上に
ヘテロエピタキシャル成長された半導体薄膜を感磁層と
して用いた磁電変換素子に関するものであり、特に、基
板とヘテロエピタキシャル成長された半導体薄膜との格
子定数が異なった、いわゆる非格子整合系のエピタキシ
ャル薄膜を感磁層として用いた磁電変換素子に関するも
のである。

【０００２】

【従来の技術】磁電変換素子の感磁層としては高い電子
移動度を有する材料が好ましいことから、ＩｎＳｂ、Ｉ
ｎＡｓ、ＧａＡｓ等のIII-V 族化合物半導体薄膜は広く
用いられており、最近ではＩｎＧａＡｓ、ＩｎＡｓＳｂ
等の三元系もしくは四元系の薄膜を感磁層として用いる
ことも試みられている。磁電変換素子の感磁層として用
いられるこれらのIII-V 族化合物半導体薄膜は絶縁性の
基板上にエピタキシャル成長されるが、一般的なエピタ
キシャル成長用の基板の中で十分高い比抵抗を有した絶
縁性の基板として使用できるものはＧａＡｓ、ＩｎＰ、
Ｓｉ等であり、ＧａＡｓ基板上へのＧａＡｓ薄膜のホモ
エピタキシャル成長を除いて、ほとんどがヘテロエピタ
キシャル成長となっている。これらのIII-V 族化合物半
導体薄膜には高い電子移動度を実現するために良好な結
晶性が必要とされることから、前述のヘテロエピタキシ
ャル成長の試みは、基板とヘテロエピタキシャル成長さ
れた半導体薄膜との格子定数を一致させた、いわゆる格
子整合系のエピタキシャル成長の検討を中心になされて
いる。すなわち、基板と半導体薄膜の材料を選び、用い
た三元系、四元系混晶材料の組成比を基板と格子整合す
るように合わせこみ、必要に応じて膜厚方向の組成比を
変化させるグレーデッドバッファー層や歪み超格子構造
のバッファー層等のバッファー層を用いることが行われ
ており、Ｉｎ_0.47Ｇａ_0.53Ａｓ／ＩｎＰ、ＩｎＡｓ／Ａ
ｌ_0.65Ｇａ_0.35Ａｓ_0.14Ｓｂ_0.86／ＧａＡｓ等の系にお
いて高い電子移動度が得られることが知られている。し
かしながら、これらの三元系、四元系混晶材料の組成比
を制御し、基板と格子整合するようにする手法は複雑で
あり、量産性に富んだ簡便な方法ではない。そこで、本
発明者等はかねてより磁電変換素子の感磁層として適し
た材料であるＩｎＡｓ薄膜に着目し、簡単なＩｎＡｓ／
ＧａＡｓの非格子整合系のヘテロエピタキシャル成長に
おいて、高い電子移動度を得ることを目的として鋭意研
究を重ねた結果、結晶欠陥の多いＩｎＡｓ／ＧａＡｓ界
面から離れた表面部分にドナー不純物であるＳｉをドー
ピングすることで、高い電子移動度を持つ表面部分の電
気伝導に対する寄与を高めることにより高い電子移動度
を実現できることを明らかにしてきた（伊藤 隆他、１
９９１年春季第３８回応用物理学関係連合講演会予稿集
Ｎｏ．１、Ｐ．２６７、２９ａ−ＳＺＫ−１６）。本発
明者等はさらに検討を重ね、前記ＩｎＡｓ薄膜を感磁層
として用いた図２に示すようなホール素子を試作した。
図２において、１はワイヤボンディング用のＡｕ電極
層、２はワイヤボンディング時の衝撃を緩和するために
挿入した剛性を有するＮｉ電極層、３はＩｎＡｓ薄膜に
コンタクトするＣｕ電極層、４は感磁層であるＩｎＡｓ
薄膜、５は半絶縁性ＧａＡｓ基板、６は保護膜であるＳ
ｉＮ層、７はワイヤボンディング用のＡｕワイヤ、８は
モールド樹脂、９はリード線を表しており、電極１、
２、３はＩｎＡｓ薄膜４の上に直接形成されている。し
かしながら、図２のような従来の構造のホール素子の試
作において素子の量産組立性、特にワイヤボンディング
性が著しく悪く、具体的にはボンディング不良により装
置停止が続発して装置稼働率が５０％にも満たないとい
う製造上の問題が新たに判明した。このような実製造上
の致命的な問題についてさらに検討を重ねた結果、本発
明者等はワイヤボンディング性不良の原因がＩｎＡｓ／
ＧａＡｓ界面に存在する相互拡散を起こした非常に高密
度の結晶欠陥を有する変成層にあることを見い出し、量
産製造可能な本発明の素子構造を発明するに至ったもの
である。

【０００３】

【発明が解決しようとする課題】本発明は、基板とヘテ
ロエピタキシャル成長された半導体薄膜との格子定数が
異なった、いわゆる非格子整合系のエピタキシャル薄膜
を感磁層として用いた磁電変換素子を作製する際に発生
する、前述の界面の変成層に起因したワイヤボンディン
グ性不良という実製造上の致命的な問題を解決し、量産
製造可能な磁電変換素子を提供することを目的としたも
のである。すなわち、基板とヘテロエピタキシャル成長
された半導体薄膜との格子定数が極めて近い、いわゆる
格子整合系のエピタキシャル薄膜を感磁層として用いる
場合には、図２のような従来の半導体薄膜上に電極が直
接形成された構造においてもワイヤボンディング性に何
ら問題がないのに対して、格子定数の違いが約７．２％
のＩｎＡｓ／ＧａＡｓ、約１４．６％のＩｎＳｂ／Ｇａ
Ａｓ、約４．１％のＧａＡｓ／Ｓｉ、約１１．６％のＩ
ｎＡｓ／Ｓｉ等の格子定数の違いが少なくとも４％以上
ある非格子整合系のヘテロエピタキシャル薄膜を感磁層
として用いた場合に図２のような従来の素子構造で起こ
るワイヤボンディング性不良という問題を変成層の影響
を排除することにより解決した量産製造可能な新たな磁
電変換素子の構造とその製造方法を提供するものであ
る。

【０００４】

【課題を解決するための手段】本発明は、絶縁性の基板
上にヘテロエピタキシャル成長された厚さ０．２〜１．
４μｍの感磁層となる半導体薄膜とワイヤボンディング
用の電極より成る磁電変換素子において、ワイヤボンデ
ィングされる電極下部の半導体薄膜が完全に除去されて
いることを特徴とする磁電変換素子である。

【０００５】以下、本発明の磁電変換素子について、実
施例１において一例として作製した図１に示すＩｎＡｓ
ホール素子を用いて説明する。図１において、１はワイ
ヤボンディング用のＡｕ電極層、２はＮｉ電極層、３は
Ｃｕ電極層、４は感磁層であるＩｎＡｓ薄膜、５は半絶
縁性ＧａＡｓ基板、６は保護膜であるＳｉＮ層、７はＡ
ｕワイヤ、８はモールド樹脂、９はリード線を表してい
る。ここでワイヤボンディングされる電極下部の半導体
薄膜が完全に除去されているというのは、図３に示すよ
うなワイヤボンディング性不良の原因となるワイヤボン
ディングされる電極下部のＩｎＡｓ／ＧａＡｓヘテロエ
ピタキシャル成長界面の相互拡散を起こした非常に高密
度の結晶欠陥を有する変成層を除去することを意味す
る。図３において、４はＩｎＡｓ薄膜、５はＧａＡｓ基
板、１０はＩｎＡｓ／ＧａＡｓヘテロエピタキシャル成
長界面、１１はＩｎＡｓ／ＧａＡｓ界面変成層を表して
いる。

【０００６】図３に示すようにＩｎＡｓ／ＧａＡｓヘテ
ロエピタキシャル成長界面の相互拡散を起こした非常に
高密度の結晶欠陥を有する変成層はＩｎＡｓ薄膜内のみ
でなく、ＧａＡｓ基板内の界面近傍にも存在する。よっ
てここでいうＩｎＡｓ／ＧａＡｓ界面変成層を除去する
ということは、ＩｎＡｓ薄膜内の変成層のみを除去する
ことでなく、このＧａＡｓ基板内の界面近傍に存在する
変成層も取り除き、相互拡散を起こした非常に高密度の
結晶欠陥を有する変成層を完全に除去することで界面の
結晶欠陥の影響のないＧａＡｓ基板面を新らたに完全に
露出させることを意味している。図２のような従来の構
造のホール素子におけるワイヤボンディングされる電極
下部のＩｎＡｓ／ＧａＡｓ界面変成層の存在は、超音波
を用いたワイヤボンディングにおいて、相互拡散を起こ
した変成層の高密度の結晶欠陥がマイクロクラックの発
生を助長することからワイヤボンディングの接合エネル
ギーに不安定なロスを生じさせ、ワイヤボンディング性
を悪化させる原因となっていた。界面変成層の厚さは、
基板と半導体薄膜の材料の組み合わせ・ヘテロエピタキ
シャル成長条件等により異なるが、極めて薄く、ＩｎＡ
ｓ／ＧａＡｓヘテロエピタキシャル成長界面の場合、通
常は０．０１〜０．２μｍ程度である。

【０００７】本発明においては、電極はワイヤボンディ
ングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を
除去した半導体基板上に形成される。本発明に用いられ
る電極形成方法は一般的に用いられるメッキ法、蒸着法
等何でも良いが、特に本発明では電極下部のＩｎＡｓ／
ＧａＡｓ界面変成層を除去することから、表面から界面
変成層までの膜厚分の段差が生じる。この段差の側面は
順メサ、あるいは逆メサの形状となることから、段差部
でのステップカバレッジに優れているメッキ法が特に好
ましい方法であると言える。

【０００８】図２のようなワイヤボンディングされる電
極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去していな
い従来の構造のホール素子を電極形成方法としてメッキ
法を用いて作製した場合、電極金属内部の歪みが大きい
ことから界面変成層の影響と相まってワイヤボンディン
グ性不良の問題が特に顕著となっていたが、図１のよう
な電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去した
本発明の構造の素子においては電極形成方法としてメッ
キ法を用いても良好なワイヤボンディング性が得られ
た。

【０００９】また、本発明に用いられる電極の構造は、
単層構造、もしくは多層構造のいずれでも良いが、段差
部でのステップカバレッジを十分に得ることができると
いう点で多層構造がより好ましく用いられる。さらに、
電極の厚さについてもステップカバレッジを考慮して
０．２μｍ〜５．０μｍの範囲のものが好ましい。具体
的な電極構成としてはメッキ法では、Ａｕ／Ｎｉ／Ｃ
ｕ、Ａｕ／Ｐｄ／Ｃｕ、Ａｕ／Ｎｉ等が好ましく用いら
れるが、特にＡｕ／Ｎｉ／Ｃｕは好ましいものである。
また、蒸着法ではＡｕ／Ｎｉ／ＡｕＧｅ、Ａｕ／Ｎｉ／
Ｔｉ、Ａｕ／Ｐｄ／Ｔｉ、Ａｕ／Ｐｔ／Ｔｉ等が好まし
く用いられるが、特にＡｕ／Ｐｄ／Ｔｉは好ましいもの
である。

【００１０】図４に本発明のＩｎＡｓホール素子の電極
の構造の具体例を示す。図４において、１はワイヤボン
ディング用のＡｕ電極層、２はＮｉ電極層、３はＣｕ電
極層、４は感磁層であるＩｎＡｓ薄膜、５は半絶縁性Ｇ
ａＡｓ基板、７はＡｕワイヤを表している。実施例１に
おいて一例として作製した図１に示すＩｎＡｓホール素
子の電極を表した図４（ａ）を用いて電極の構造を説明
する。電極は電極と感磁層とのコンタクト部であるＡ部
と、ワイヤボンディングされるワイヤボンディング電極
部であるＣ部と、Ａ部とＣ部をつなぐ配線引き回し部で
あるＢ部からなっている。本発明においては、ワイヤボ
ンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変
成層が除去されていることが重要である。すなわち、図
４（ａ）に示すワイヤボンディング電極部であるＣ部の
電極下部のＩｎＡｓ／ＧａＡｓ界面変成層が除去されて
いれば良く、必ずしもそれ以外の電極下部においてＩｎ
Ａｓ／ＧａＡｓ界面変成層が除去される必要はない。ま
た、本発明においては、図４（ｂ）のように感磁層との
コンタクト部であるＡ部が長く、配線引き回し部である
Ｂ部が短い電極パターンであっても良く、また、図４
（ｃ）のように配線引き回し部であるＢ部がなく、感磁
層とのコンタクト部であるＡ部と、ワイヤボンディング
される電極部であるＣ部の２つより構成されるものであ
っても良い。さらに、図４（ｄ）のように、ワイヤボン
ディング電極部であるＣ部以外の部分まで、Ｃ部の多層
構造が延びていても良い。本発明のＩｎＡｓホール素子
において用いられる電極の構造はワイヤボンディングさ
れる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層が除去さ
れていれば良いのであって、電極パターンの形状や電極
の構造については特に制限を受けるものではない。

【００１１】以上、本発明の磁電変換素子について、実
施例１において一例として作製したＩｎＡｓホール素子
を用いて説明したが、以上の例に限定されるものではな
いことは言うまでもない。

【００１２】本発明に用いられる磁電変換素子として
は、ホール素子、磁気抵抗効果素子等何でも良いが、一
般に素子の小型化が要求され、また、量産製造において
組立性が求められるホール素子は特に好ましいものであ
る。

【００１３】本発明に用いられる絶縁性の基板はＧａＡ
ｓ、ＩｎＰ等化合物半導体の半絶縁性基板、Ｓｉ基板等
何でも良いが、エピタキシャル成長用の基板として一般
に多く用いられている半絶縁性ＧａＡｓ基板は特に好ま
しい。

【００１４】また、本発明に用いられる磁電変換素子の
感磁層となる半導体薄膜の材料としてはＩｎＡｓ、Ｉｎ
Ｓｂ、ＧａＡｓ等何でも良いが、高感度で温度特性の良
好な磁電変換素子が得られる材料であるＩｎＡｓは特に
好ましい。

【００１５】本発明の磁電変換素子の製造方法は絶縁性
の基板上に厚さ０．２〜１．４μｍの半導体薄膜をヘテ
ロエピタキシャル成長させる工程とワイヤボンディング
される電極が形成される半導体薄膜の所定の部分を予め
完全にエッチング除去する工程とメッキ法により電極を
形成する工程とホール素子形状にエッチングする工程と
を少なくとも含むことを特徴とする。

【００１６】絶縁性の基板上に厚さ０．２〜１．４μｍ
の半導体薄膜をヘテロエピタキシャル成長させる方法と
しては、一般に広く半導体薄膜の成長法として用いられ
る分子線エピタキシー（ＭＢＥ）法、ＭＯＣＶＤ法、真
空蒸着法等何でも良いが、薄膜成長の制御性に優れ、良
好な結晶性が得られるＭＢＥ法は特に好ましいものであ
る。

【００１７】ワイヤボンディングされる電極が形成され
る半導体薄膜の所定の部分を予め完全にエッチング除去
する方法としては、変成層が除去できればウエットエッ
チング法、ドライエッチング法の何れでも良いが、ドラ
イエッチング法による基板内の結晶欠陥等のダメージを
除去することを目的としてウエットエッチング法を併用
することも好ましく行われる。

【００１８】メッキ法により電極を形成する方法として
は、無電解メッキ法、電解メッキ法の何れでも良いが、
無電解メッキにより基板面内電位を均一にした上で、電
解メッキ法により電極を厚付けする方法は、基板面内の
電極の膜厚分布が均一になることから特に好ましい方法
である。

【００１９】ホール素子形状にエッチングする方法とし
ては、ウエットエッチング法、ドライエッチング法の何
れでも良いが、ドライエッチング法による基板内の結晶
欠陥等のダメージを除去することを目的としてウエット
エッチング法を併用する方法は、特に好ましい方法であ
る。

【００２０】

【発明の実施の形態】以下に発明の詳細について、比較
例を併記した実施例を用いてさらに詳しく説明するが、
本発明は、基板とヘテロエピタキシャル成長された半導
体薄膜との格子定数の異なる非格子整合系のエピタキシ
ャル薄膜を感磁層として用いた磁電変換素子において、
ワイヤボンディングされる電極下部のヘテロエピタキシ
ャル成長界面の相互拡散を起こした非常に高密度の結晶
欠陥を有する変成層が除去されていることを特徴とする
磁電変換素子とその製造方法であり、以下の実施例に限
定されるものではない。

【００２１】［実施例１］半絶縁性ＧａＡｓ基板上に形
成したＳｉドープＩｎＡｓ薄膜を感磁層として用いたホ
ール素子を作製した例について、以下に説明する。

【００２２】直径２インチの半絶縁性ＧａＡｓ基板上
に、分子線エピタキシー法を用いて、ドナー不純物であ
るＳｉをドープした厚さ０．５μｍのＩｎＡｓ薄膜をエ
ピタキシャル成長させた。

【００２３】この薄膜上にフォトリソグラフィー法を用
いて、ワイヤボンディングされる電極下部のＩｎＡｓ／
ＧａＡｓ界面変成層を除去するために、所要のレジスト
パターンを形成した。これをマスクとして、塩化第２
銅、塩酸系のエッチャントを用いて表面から０．７μｍ
のエッチングを行い、ＩｎＡｓ／ＧａＡｓ界面変成層を
除去した。

【００２４】次に同様の方法で所要の電極パターンを形
成し、このレジストをマスクとしてメッキ法によりＣｕ
層１．０μｍ、Ｎｉ層０．２５μｍ、Ａｕ層１．０μｍ
からなる電極を形成した。

【００２５】さらに、同様の方法でホール素子パターン
を形成し、このレジストをマスクとして塩化第２銅、塩
酸系のエッチャントを用いて電極の一部とＩｎＡｓ薄膜
のエッチングを行い、続いて、基板全面に保護膜である
Ｓｉ₃ Ｎ₄ をプラズマＣＶＤ法により基板温度３００℃
で形成した。さらに、フォトリソグラフィー法を用いて
レジストパターンを形成し、ワイヤボンディングされる
電極部上のＳｉ₃ Ｎ₄を反応性イオンエッチング法によ
り除去することでホール素子パターンを完成させた。

【００２６】次に、多数のホール素子パターンが形成さ
れたウェハーをダイシングソーにより個々のホール素子
チップに切断し、自動ダイボンダーによりリード上にこ
のチップをダイボンドした。続いて、自動ワイヤボンダ
ーでリードとホール素子の電極部をＡｕワイヤで接続し
た上で樹脂モールドすることで、図１に示したようなホ
ール素子を作製した。

【００２７】このホール素子２万個を処理した組立試作
テストにおけるワイヤボンディング装置エラー停止発生
率と装置稼働率を表１に示す。ここで、ワイヤボンディ
ング装置エラー停止発生率は、エラー停止のあったホー
ル素子の数の全処理数に占める割合を、装置稼働率は全
数処理時間に占める装置稼働時間の割合を表している。

【００２８】［比較例１］実施例１で、ワイヤボンディ
ングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を
除去するために実施したエッチングにおいて、本比較例
１においてはＩｎＡｓ／ＧａＡｓ界面変成層がエッチン
グ除去できない熱塩酸をエッチャントとして用いて、他
の製造工程および条件は実施例１と同様に行うことで、
比較例となるホール素子を作製した。従って、本比較例
１においてはワイヤボンディングされる電極下部のＩｎ
Ａｓ／ＧａＡｓ界面変成層は除去されていない。

【００２９】このホール素子２万個を処理した組立試作
テストにおけるワイヤボンディング装置エラー停止発生
率と装置稼働率を表１に併記する。

【００３０】［比較例２］実施例１で、ワイヤボンディ
ングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を
除去するために実施したエッチング工程を省略し、他の
製造工程および条件は実施例１と同様に行うことで、Ｉ
ｎＡｓ薄膜上に電極が直接形成された比較例となる図２
のような従来の構造のホール素子を作製した。従って、
本比較例２においてもワイヤボンディングされる電極下
部のＩｎＡｓ／ＧａＡｓ界面変成層は除去されていな
い。

【００３１】このホール素子２万個を処理した組立試作
テストにおけるワイヤボンディング装置エラー停止発生
率と装置稼働率を表１に併記する。

【００３２】

【表１】

【００３３】表１より、実施例１のワイヤボンディング
される電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去
して作製した本発明のホール素子においては、ワイヤボ
ンディング装置エラー停止発生率は０．０１％であり、
自動ワイヤボンダーの稼働率も９９％という良好な結果
が得られた。

【００３４】これに対して、比較例１のワイヤボンディ
ングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層が
除去されていないホール素子においてはワイヤボンディ
ング装置エラー停止発生率は８％、自動ワイヤボンダー
の稼働率は５３％であった。この結果は比較例２の従来
の構造のホール素子のワイヤボンディング装置エラー停
止発生率である１０％、自動ワイヤボンダーの稼働率で
ある４９％という結果と比較して、ワイヤボンディング
装置エラー停止発生率、装置稼働率ともに若干改善され
てはいるものの、本発明の実施例１の結果と比較する
と、ほとんど効果がないことが判る。すなわち、ホール
素子の組立性、特にワイヤボンディング性においてはワ
イヤボンディング電極下部のＩｎＡｓ／ＧａＡｓ界面の
相互拡散を起こした非常に高密度の結晶欠陥を有する変
成層が除去されなければ改善の効果がないと言える。

【００３５】さらにここで、実施例１、比較例１、比較
例２で作製したホール素子において、ワイヤボンディン
グ後の電極下部の表面状態と表１に示されたワイヤボン
ディング性の結果との間の相関について調べた。用意し
ておいたワイヤボンディング後の各ホール素子１００
個、電極数にして４００個についてリン酸、過酸化水素
系のエッチャントを用い、電極金属およびボンディング
Ａｕワイヤを同時に除去し、その後、微分干渉顕微鏡で
ワイヤボンディングされる電極下部のマイクロクラック
に対応したエッチピットの観察を行った。表２には観測
されたエッチピット密度を示した。

【００３６】

【表２】

【００３７】表２より、ワイヤボンディングされる電極
下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去した実施例
１の本発明のホール素子においては、相互拡散を起こし
た非常に高密度の結晶欠陥を有する変成層の影響がない
ことから、観測されたエッチピットは最も少ない。これ
に対して、比較例１のＩｎＡｓ／ＧａＡｓ界面変成層が
除去されていない素子においては実施例１と比較して約
２０倍のエッチピットが観察され、これはほぼ比較例２
の従来の構造のホール素子の場合と同程度であった。

【００３８】この結果を表１に示されたワイヤボンディ
ング性の結果と照らし合わせるとエッチピットが少ない
本発明の実施例１ではワイヤボンディング装置エラー停
止発生率は小さく、また、電極下部の界面変成層が除去
されていない比較例１、ＩｎＡｓ薄膜上に電極を形成し
た従来の構造の比較例２ではエッチピット密度に伴って
ワイヤボンディング装置エラー停止発生率は増大してい
る。すなわちヘテロエピタキシャル成長した時のＩｎＡ
ｓ／ＧａＡｓ界面変成層は極めて薄いが、この界面変成
層の格子不整合による高密度の格子欠陥がホール素子の
ワイヤボンディング性不良に深く関与しており、また、
逆にこの界面変成層を除去することが良好なワイヤボン
ディング性を実現するためには必須であることが確認さ
れた。

【００３９】［実施例２］半絶縁性ＧａＡｓ基板上に形
成したＩｎＳｂ薄膜を感磁層として用いたホール素子を
作製した例について、以下に説明する。

【００４０】直径２インチの半絶縁性ＧａＡｓ基板上
に、真空蒸着法を用いて、厚さ０．５μｍのＩｎＳｂ薄
膜をエピタキシャル成長させた。

【００４１】続いて、実施例１と同様の方法を用いて、
ワイヤボンディングされる電極下部のＩｎＳｂ／ＧａＡ
ｓ界面変成層を除去するためのレジストパターンを形成
し、塩化第２銅、塩酸系のエッチャントを用いてエッチ
ングを行い、ＩｎＳｂ／ＧａＡｓ界面変成層を除去し
た。さらに、同様の方法でメッキ法によりＣｕ層１．０
μｍ、Ｎｉ層０．２５μｍ、Ａｕ層１．０μｍからなる
電極を形成した上で、塩化第２銅、塩酸系のエッチャン
トを用いて電極の一部とＩｎＳｂ薄膜のエッチングを行
い、続いて、保護膜であるＳｉ₃ Ｎ₄ を形成した上で、
ワイヤボンディングされる電極部上のＳｉ₃ Ｎ₄ を除去
することで、ホール素子パターンを完成させた。

【００４２】さらに、ウェハーを個々のホール素子チッ
プに切断し、リード上にダイボンドした上で、自動ワイ
ヤボンダーでリードとホール素子の電極部をＡｕワイヤ
で接続し、樹脂モールドすることで、実施例１と同様の
構造のホール素子を作製した。

【００４３】［比較例３］実施例２で、ワイヤボンディ
ングされる電極下部のＩｎＳｂ／ＧａＡｓ界面変成層を
除去するために実施したエッチングにおいて、比較例３
においてはＩｎＳｂ／ＧａＡｓ界面変成層がエッチング
除去できない熱塩酸をエッチャントとして用いて、他の
製造工程および条件は実施例２と同様に行うことで、比
較例となるホール素子を作製した。従って、比較例３に
おいてはワイヤボンディングされる電極下部のＩｎＳｂ
／ＧａＡｓ界面変成層は除去されていない。

【００４４】［比較例４］実施例２で、ワイヤボンディ
ングされる電極下部のＩｎＳｂ／ＧａＡｓ界面変成層を
除去するために実施したエッチング工程を省略し、他の
製造工程および条件は実施例２と同様に行うことで、Ｉ
ｎＳｂ薄膜上に電極が直接形成された比較例となる従来
の構造のホール素子を作製した。従って、比較例４にお
いてもワイヤボンディングされる電極下部のＩｎＳｂ／
ＧａＡｓ界面変成層は除去されていない。

【００４５】以上の実施例２、比較例３、比較例４で作
成したホール素子の組立試作テストにおいても、実施例
１と同様にワイヤボンディング装置エラー停止発生率と
装置稼働率を調べたが、実施例１と同様の傾向を示す結
果が得られた。

【００４６】

【発明の効果】以上に詳細に説明したように、本発明に
よれば、基板とヘテロエピタキシャル成長された半導体
薄膜との格子定数の異なる非格子整合系のエピタキシャ
ル薄膜を感磁層として用いた磁電変換素子において、ワ
イヤボンディングされる電極下部のヘテロエピタキシャ
ル成長界面の相互拡散を起こした非常に高密度の結晶欠
陥を有する変成層を除去することにより、界面の変成層
に起因したワイヤボンディング性不良という実製造上の
致命的な問題を解決し、量産製造可能な磁電変換素子を
提供することができる。

【図面の簡単な説明】

【図１】本発明のワイヤボンディングされる電極下部の
ＩｎＡｓ／ＧａＡｓ界面変成層を除去して作製したＩｎ
Ａｓホール素子の構造図であり、（ａ）は透過平面図、
（ｂ）はａ−ａ′部の透過断面図である。

【図２】従来のＩｎＡｓ薄膜上に直接電極を形成して作
製したＩｎＡｓホール素子の構造図であり、（ａ）は透
過平面図、（ｂ）はａ−ａ′部の透過断面図である。

【図３】ＩｎＡｓ／ＧａＡｓヘテロエピタキシャル成長
界面の相互拡散を起こした非常に高密度の結晶欠陥を有
する変成層の説明図である。

【図４】本発明の磁電変換素子に用いられる電極の構造
を示す説明図であり、（ａ）は具体例の平面図、および
ａ−ａ′部の断面図、（ｂ）は具体例の平面図、および
ｂ−ｂ′部の断面図、（ｃ）は具体例の平面図、および
ｃ−ｃ′部の断面図、（ｄ）は具体例の平面図、および
ｄ−ｄ′部の断面図である。

【符号の説明】

１ Ａｕ電極層 ２ Ｎｉ電極層 ３ Ｃｕ電極層 ４ ＩｎＡｓ薄膜 ５ 半絶縁性ＧａＡｓ基板 ６ ＳｉＮ層 ７ Ａｕワイヤ ８ モールド樹脂 ９ リード線 １０ ＩｎＡｓ／ＧａＡｓヘテロエピタキシャル成長界
面 １１ ＩｎＡｓ／ＧａＡｓ界面変成層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 絶縁性の基板上にヘテロエピタキシャル
   成長された厚さ０．２〜１．４μｍの感磁層となる半導
   体薄膜とワイヤボンディング用の電極より成る磁電変換
   素子において、ワイヤボンディングされる電極下部の半
   導体薄膜が完全に除去されていることを特徴とする磁電
   変換素子。
2. 【請求項２】 電極がメッキ法により形成されているこ
   とを特徴とする請求項１記載の磁電変換素子。
3. 【請求項３】 絶縁性の基板上に厚さ０．２〜１．４μ
   ｍの半導体薄膜をヘテロエピタキシャル成長させる工程
   とワイヤボンディングされる電極が形成される半導体薄
   膜の所定の部分を予め完全にエッチング除去する工程と
   メッキ法により電極を形成する工程とホール素子形状に
   エッチングする工程とを少なくとも含むことを特徴とす
   る磁電変換素子の製造方法。