JP3436961B2 - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JP3436961B2 JP3436961B2 JP31843093A JP31843093A JP3436961B2 JP 3436961 B2 JP3436961 B2 JP 3436961B2 JP 31843093 A JP31843093 A JP 31843093A JP 31843093 A JP31843093 A JP 31843093A JP 3436961 B2 JP3436961 B2 JP 3436961B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- substrate
- cut
- growth
- swing direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Hall/Mr Elements (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にヘテロ
・エピタキシャル的に形成された半導体素子、特にホー
ル素子、電界効果トランジスタに関する。
・エピタキシャル的に形成された半導体素子、特にホー
ル素子、電界効果トランジスタに関する。
【０００２】
【従来の技術】近年、半導体基板上にエピタキシャル的
に形成された極性半導体層を活性層とした半導体素子の
開発が精力的に行われている。その一部は実用化され、
例えば、ＧａＡｓ基板上に形成されたＧａＡｓ／ＡｌＧ
ａＡｓのヘテロ構造を利用したＨＥＭＴ（高電子移動度
トランジスタ）は、家庭用衛星放送受信アンテナをはじ
めとする種々のマイクロ波通信受信機に使用されてい
る。また、ＧａＡｓ基板上に形成されたＩｎＡｓを感磁
部層としたホール素子は、高感度であり使用温度領域が
広いため、自動車分野やホーム・オートメーション、フ
ァクトリ・オートメーション等の分野へ普及しつつあ
る。
に形成された極性半導体層を活性層とした半導体素子の
開発が精力的に行われている。その一部は実用化され、
例えば、ＧａＡｓ基板上に形成されたＧａＡｓ／ＡｌＧ
ａＡｓのヘテロ構造を利用したＨＥＭＴ（高電子移動度
トランジスタ）は、家庭用衛星放送受信アンテナをはじ
めとする種々のマイクロ波通信受信機に使用されてい
る。また、ＧａＡｓ基板上に形成されたＩｎＡｓを感磁
部層としたホール素子は、高感度であり使用温度領域が
広いため、自動車分野やホーム・オートメーション、フ
ァクトリ・オートメーション等の分野へ普及しつつあ
る。
【０００３】これらの素子を実現するための成長法に
は、ＭＢＥ法、ＭＯ−ＣＶＤ法、ＶＰＥ法等がある。上
述のエピタキシャル成長においては、オフ・カット基
板、即ち、基板表面が基板単結晶の結晶軸に対して１度
から６度に至る傾斜角度をもって研磨仕上げされた基板
が用いられる。ホモ・エピタキシャル成長においては、
例えば、特開昭６１−２６１３００号公報に記載されて
いるように、傾斜する方向（以下、「振り方向」とい
う。）を（１００）面に対して結晶学的に等価な４つの
方向、即ち［０−１０］、［００１］、［０１０］、
［００−１］のいずれかを選択することによって、エピ
タキシャル膜の表面が鏡面であって、テラス状の凹凸や
異常成長による突起物等が生じないエピタキシャル膜が
得られることが知られている。また、ヘテロ・エピタキ
シャル成長、即ち、半導体基板上に、直接もしくは中間
層を介して基板とは結晶格子定数が異なる半導体材料を
成長する場合においても、前述のホモ・エピタキシャル
等の類推から、同様のオフ・カット基板、即ち（１０
０）面に対して振り方向が結晶学的に等価な４つの方
向、即ち、［０−１０］、［００１］、［０１０］、
［００−１］のいずれかから選択された基板が用いられ
る。あるいは特開平４−２９８０５３号公報に記載され
ているように、ＧａＡｓ基板のオフ・カットの振り方向
を、傾斜面のステップエッジに露出するＡｓ原子の数が
Ｇａ原子の数よりも多くなるように規定する、つまり、
振り方向を［０−１−１］もしくは［０１１］方向に対
して４５°以内にすることにより、ヘテロ・エピタキシ
ャル膜中の結晶欠陥を減少させることが知られている。
は、ＭＢＥ法、ＭＯ−ＣＶＤ法、ＶＰＥ法等がある。上
述のエピタキシャル成長においては、オフ・カット基
板、即ち、基板表面が基板単結晶の結晶軸に対して１度
から６度に至る傾斜角度をもって研磨仕上げされた基板
が用いられる。ホモ・エピタキシャル成長においては、
例えば、特開昭６１−２６１３００号公報に記載されて
いるように、傾斜する方向（以下、「振り方向」とい
う。）を（１００）面に対して結晶学的に等価な４つの
方向、即ち［０−１０］、［００１］、［０１０］、
［００−１］のいずれかを選択することによって、エピ
タキシャル膜の表面が鏡面であって、テラス状の凹凸や
異常成長による突起物等が生じないエピタキシャル膜が
得られることが知られている。また、ヘテロ・エピタキ
シャル成長、即ち、半導体基板上に、直接もしくは中間
層を介して基板とは結晶格子定数が異なる半導体材料を
成長する場合においても、前述のホモ・エピタキシャル
等の類推から、同様のオフ・カット基板、即ち（１０
０）面に対して振り方向が結晶学的に等価な４つの方
向、即ち、［０−１０］、［００１］、［０１０］、
［００−１］のいずれかから選択された基板が用いられ
る。あるいは特開平４−２９８０５３号公報に記載され
ているように、ＧａＡｓ基板のオフ・カットの振り方向
を、傾斜面のステップエッジに露出するＡｓ原子の数が
Ｇａ原子の数よりも多くなるように規定する、つまり、
振り方向を［０−１−１］もしくは［０１１］方向に対
して４５°以内にすることにより、ヘテロ・エピタキシ
ャル膜中の結晶欠陥を減少させることが知られている。
【０００４】一方、電流方向に関しては、例えば、特開
昭５５−７２０９１号公報にあるように、素子パターン
の電流入力方向がＧａＡｓ基板のエッチピット方向、即
ち、［０１−１］方向に規定することにより、エッチン
グ速度の結晶面依存性に由来するパターンの非対称エッ
チングを抑え、ホール素子の不平衡電圧を小さくできる
ことが知られている。
昭５５−７２０９１号公報にあるように、素子パターン
の電流入力方向がＧａＡｓ基板のエッチピット方向、即
ち、［０１−１］方向に規定することにより、エッチン
グ速度の結晶面依存性に由来するパターンの非対称エッ
チングを抑え、ホール素子の不平衡電圧を小さくできる
ことが知られている。
【０００５】
【発明が解決しようとする課題】従来、ヘテロ・エピタ
キシャル半導体素子、例えばホール素子、電界効果トラ
ンジスタ等においては、素子特性のばらつきが大きく、
歩留まりの点から製造上不都合が生じる問題点があっ
た。本発明は、ヘテロ・エピタキシャル半導体素子にお
いて、素子特性のばらつきを抑え、歩留まりが良くて素
子特性の良好なヘテロ・エピタキシャル半導体素子を提
供することを目的とする。
キシャル半導体素子、例えばホール素子、電界効果トラ
ンジスタ等においては、素子特性のばらつきが大きく、
歩留まりの点から製造上不都合が生じる問題点があっ
た。本発明は、ヘテロ・エピタキシャル半導体素子にお
いて、素子特性のばらつきを抑え、歩留まりが良くて素
子特性の良好なヘテロ・エピタキシャル半導体素子を提
供することを目的とする。
【０００６】
【解決するための手段】本発明者らは、上記問題点を解
決するため鋭意研究を重ね、本発明に到達した。本発明
は、３−５族化合物半導体もしくはせん亜鉛構造を有す
る２−６族化合物半導体の半導体単結晶基板上にヘテロ
・エピタキシャル成長された極性半導体活性層を有する
半導体素子において、該半導体単結晶基板表面が（１０
０）結晶面に対してオフ・カットされ、かつオフ・カッ
トの振り方向が、［０−１−１］、［０１１］のいずれ
かであり、該半導体活性層を流れる電流方向がオフ・カ
ットの振り方向に対してほぼ平行である素子パターンを
有する半導体素子である。
決するため鋭意研究を重ね、本発明に到達した。本発明
は、３−５族化合物半導体もしくはせん亜鉛構造を有す
る２−６族化合物半導体の半導体単結晶基板上にヘテロ
・エピタキシャル成長された極性半導体活性層を有する
半導体素子において、該半導体単結晶基板表面が（１０
０）結晶面に対してオフ・カットされ、かつオフ・カッ
トの振り方向が、［０−１−１］、［０１１］のいずれ
かであり、該半導体活性層を流れる電流方向がオフ・カ
ットの振り方向に対してほぼ平行である素子パターンを
有する半導体素子である。
【０００７】ここで、本発明における結晶面（１００）
なる記述は、｛１００｝面の結晶学的に等価な６つの面
を代表したものであり、他の５つの面及び各々の面に対
して本発明記載と等価な方位関係にある振り方向に関し
ても本発明の範囲に含まれることは言うまでもない。ま
た、オフ・カットの振り方向の記述は、（１００）面に
対して、例えば［０−１−１］と表現しているが、［１
−１−１］なる表現も同義である。理解を助ける目的で
結晶の面方位と振り方向の関係を図１に示す。また、本
発明で指定する面方位及びオフ・カット角度、振り方向
は正確でなくても、基板製造上実質的な精度内であれ
ば、本発明の効果は十分発揮できる。
なる記述は、｛１００｝面の結晶学的に等価な６つの面
を代表したものであり、他の５つの面及び各々の面に対
して本発明記載と等価な方位関係にある振り方向に関し
ても本発明の範囲に含まれることは言うまでもない。ま
た、オフ・カットの振り方向の記述は、（１００）面に
対して、例えば［０−１−１］と表現しているが、［１
−１−１］なる表現も同義である。理解を助ける目的で
結晶の面方位と振り方向の関係を図１に示す。また、本
発明で指定する面方位及びオフ・カット角度、振り方向
は正確でなくても、基板製造上実質的な精度内であれ
ば、本発明の効果は十分発揮できる。
【０００８】以下、本発明についてさらに詳細に説明す
る。本発明者らは素子特性のばらつきや歩留まりの改善
を目的としてヘテロ・エピタキシャル素子を検討するな
かで、基板のオフ・カットの振り方向とエピタキシャル
膜の膜面内異方性についての検討及び実験を行った。実
験は、半絶縁性ＧａＡｓ基板（１００）上に、約５００
０オングストロームの膜厚で分子線エピタキシー法で形
成されたＳｉドープＩｎＡｓ膜を用いて行った。電気伝
導度及びキャリア移動度の膜面内異方性を定量化するた
め、［０−１−１］、［００−１］、［０１−１］のそ
れぞれの方向にホール測定用のホール・バーを形成し、
ホール測定及び不平衡電圧を測定した。ホール・バーの
パターン作製には、エッチング異方性によるパターン形
状変化が無視できるよう、十分な大きさのパターンを用
いた。得られた値と有限要素法による電界シミュレーシ
ョンから、図２に示す電気伝導度、キャリア移動度の異
方性を示すパラメータを抽出した。電気伝導度σ及びキ
ャリア移動度μを２×２のテンソル量とした。このテン
ソル行列は回転操作によって対角化され、この回転操作
で得られた対称軸が結晶軸［０１−１］となす角をθ、
対角要素の比、即ち図２の楕円の長軸と単軸の比をσｘ
／σｙもしくはμｘ／μｙとした。キャリアの活性化率
は、同一強度のＳｉフラックス照射時に得られたキャリ
ア濃度から算出し、オフ・カット角が２°、振り方向が
［０−１−１］、成長時の基板温度が４８０℃のケース
を１００％として規格化表現している。
る。本発明者らは素子特性のばらつきや歩留まりの改善
を目的としてヘテロ・エピタキシャル素子を検討するな
かで、基板のオフ・カットの振り方向とエピタキシャル
膜の膜面内異方性についての検討及び実験を行った。実
験は、半絶縁性ＧａＡｓ基板（１００）上に、約５００
０オングストロームの膜厚で分子線エピタキシー法で形
成されたＳｉドープＩｎＡｓ膜を用いて行った。電気伝
導度及びキャリア移動度の膜面内異方性を定量化するた
め、［０−１−１］、［００−１］、［０１−１］のそ
れぞれの方向にホール測定用のホール・バーを形成し、
ホール測定及び不平衡電圧を測定した。ホール・バーの
パターン作製には、エッチング異方性によるパターン形
状変化が無視できるよう、十分な大きさのパターンを用
いた。得られた値と有限要素法による電界シミュレーシ
ョンから、図２に示す電気伝導度、キャリア移動度の異
方性を示すパラメータを抽出した。電気伝導度σ及びキ
ャリア移動度μを２×２のテンソル量とした。このテン
ソル行列は回転操作によって対角化され、この回転操作
で得られた対称軸が結晶軸［０１−１］となす角をθ、
対角要素の比、即ち図２の楕円の長軸と単軸の比をσｘ
／σｙもしくはμｘ／μｙとした。キャリアの活性化率
は、同一強度のＳｉフラックス照射時に得られたキャリ
ア濃度から算出し、オフ・カット角が２°、振り方向が
［０−１−１］、成長時の基板温度が４８０℃のケース
を１００％として規格化表現している。
【０００９】
【表１】
【００１０】その結果、オフ・カットの振り方向が［０
０−１］の場合、電気伝導度σ及びキャリア移動度μテ
ンソルの対称軸の方向は、振り方向、結晶対称軸のいず
れとも一致せず、しかも基板温度によって変化する。一
方、本発明が指定する［０−１−１］の場合、電気伝導
度σ及びキャリア移動度μテンソルの対称軸の方向は、
振り方向及び結晶対称軸と一致し、しかも基板温度によ
ってその方向は変化しない。キャリアの活性化率はオフ
・カット角が小さくなるにつれ増加し、振り方向につい
ては、［０−１−１］が最大で、［００−１］、［０１
−１］の順に小さくなる。
０−１］の場合、電気伝導度σ及びキャリア移動度μテ
ンソルの対称軸の方向は、振り方向、結晶対称軸のいず
れとも一致せず、しかも基板温度によって変化する。一
方、本発明が指定する［０−１−１］の場合、電気伝導
度σ及びキャリア移動度μテンソルの対称軸の方向は、
振り方向及び結晶対称軸と一致し、しかも基板温度によ
ってその方向は変化しない。キャリアの活性化率はオフ
・カット角が小さくなるにつれ増加し、振り方向につい
ては、［０−１−１］が最大で、［００−１］、［０１
−１］の順に小さくなる。
【００１１】また、微分干渉顕微鏡でヘテロ・エピタキ
シャル膜表面を観測すると、スジ状のモフォロジーが観
測された。スジの方向はオフ・カットの振り方向でや成
長時の基板温度で変化した。振り方向が［０−１−１］
では、振り方向に垂直方向、即ち［０１−１］方向であ
った。振り方向が［０１−１］では、振り方向に垂直方
向、即ち［０−１−１］方向にスジの向きが出現した。
これに対して、振り方向が［００−１］では、スジ方向
が振り方向に対称にはならない。しかも、成長時基板温
度、オフ・カット角度によってスジ方向は変化する。こ
のスジ方向は前述の電気伝導度もしくはキャリア移動度
の異方性軸とほぼ一致した。
シャル膜表面を観測すると、スジ状のモフォロジーが観
測された。スジの方向はオフ・カットの振り方向でや成
長時の基板温度で変化した。振り方向が［０−１−１］
では、振り方向に垂直方向、即ち［０１−１］方向であ
った。振り方向が［０１−１］では、振り方向に垂直方
向、即ち［０−１−１］方向にスジの向きが出現した。
これに対して、振り方向が［００−１］では、スジ方向
が振り方向に対称にはならない。しかも、成長時基板温
度、オフ・カット角度によってスジ方向は変化する。こ
のスジ方向は前述の電気伝導度もしくはキャリア移動度
の異方性軸とほぼ一致した。
【００１２】かかる電気伝導度及びキャリア移動度の面
内異方性が、半導体素子を作製する場合における特性低
下や、製造上の特性ばらつきの原因となっているのでは
ないかとの想定のもとに、本発明者らは、電気伝導度、
移動度の異方性を補償するため、電気伝導度もしくは移
動度テンソルの対称軸に対して平行に電流方向を規定す
る素子パターンとする本発明に到達したのである。その
結果、例えばホール素子の場合、電流入力方向を、電気
伝導度もしくは移動度テンソルの対称軸に対して平行に
することにより、不平衡電圧を低く抑えることができ、
そのばらつきも小さく出来ることを見出したのである。
また、電界効果トランジスタの場合、ゲート・フィンガ
ーの配向方向を前記対称軸に平行になるよう選べば、相
互コンダクタンスｇｍや遮断周波数ｆｔの等素子特性の
ばらつきを低く抑えることができることを見出した。さ
らに、テンソル対称軸の長軸を選ぶことにより、特性自
身も良好にすることができるのである。本発明によれ
ば、上記テンソル対称軸と主たる結晶軸とが一致するこ
とから、基板のオリエンテーション・フラットを利用し
て、テンソル対称軸に沿った素子パターンを極めて容易
に形成することができる。しかも成長時の基板温度によ
ってテンソル対称軸が変化しないことも安定製造上有利
である。半導体活性層を流れる電流方向は、オフ・カッ
トの振り方向に対してほぼ平行であることが必要であ
る。しかし、正確にオフ・カットの振り方向に対して平
行でなくても、通常のリソグラフィを用いた素子パター
ン形成の精度内であれば、本発明の効果を十分に発揮で
きる。
内異方性が、半導体素子を作製する場合における特性低
下や、製造上の特性ばらつきの原因となっているのでは
ないかとの想定のもとに、本発明者らは、電気伝導度、
移動度の異方性を補償するため、電気伝導度もしくは移
動度テンソルの対称軸に対して平行に電流方向を規定す
る素子パターンとする本発明に到達したのである。その
結果、例えばホール素子の場合、電流入力方向を、電気
伝導度もしくは移動度テンソルの対称軸に対して平行に
することにより、不平衡電圧を低く抑えることができ、
そのばらつきも小さく出来ることを見出したのである。
また、電界効果トランジスタの場合、ゲート・フィンガ
ーの配向方向を前記対称軸に平行になるよう選べば、相
互コンダクタンスｇｍや遮断周波数ｆｔの等素子特性の
ばらつきを低く抑えることができることを見出した。さ
らに、テンソル対称軸の長軸を選ぶことにより、特性自
身も良好にすることができるのである。本発明によれ
ば、上記テンソル対称軸と主たる結晶軸とが一致するこ
とから、基板のオリエンテーション・フラットを利用し
て、テンソル対称軸に沿った素子パターンを極めて容易
に形成することができる。しかも成長時の基板温度によ
ってテンソル対称軸が変化しないことも安定製造上有利
である。半導体活性層を流れる電流方向は、オフ・カッ
トの振り方向に対してほぼ平行であることが必要であ
る。しかし、正確にオフ・カットの振り方向に対して平
行でなくても、通常のリソグラフィを用いた素子パター
ン形成の精度内であれば、本発明の効果を十分に発揮で
きる。
【００１３】本発明の半導体基板としては３−５族Ｇａ
Ａｓ、ＩｎＰ等化合物半導体もしくはせん亜鉛構造を有
する２−６族ＺｎＳｅ、ＣｄＴｅ等化合物半導体が望ま
しい。本発明においては、振り方向［０１１］のオフカ
ット基板は、振り方向が［０−１−１］のオフカット基
板と結晶学的に等価であり、前述と同様の現象が観測さ
れる。
Ａｓ、ＩｎＰ等化合物半導体もしくはせん亜鉛構造を有
する２−６族ＺｎＳｅ、ＣｄＴｅ等化合物半導体が望ま
しい。本発明においては、振り方向［０１１］のオフカ
ット基板は、振り方向が［０−１−１］のオフカット基
板と結晶学的に等価であり、前述と同様の現象が観測さ
れる。
【００１４】また、半導体活性層としてエピタキシャル
成長させる極性半導体としては、特に限定されるもので
はないが、ＩｎＧａＡｓ、ＩｎＳｂ、ＩｎＡｓＳｂ等キ
ャリア移動度が高く、しかもその高い移動度を素子特性
に利用される半導体が、本発明の効果が十分に発揮する
ため望ましい。その際、半導体活性層はアンドープであ
ってもよく、又はｎ型もしくはｐ型ドーパントをドープ
した活性層であってもよい。
成長させる極性半導体としては、特に限定されるもので
はないが、ＩｎＧａＡｓ、ＩｎＳｂ、ＩｎＡｓＳｂ等キ
ャリア移動度が高く、しかもその高い移動度を素子特性
に利用される半導体が、本発明の効果が十分に発揮する
ため望ましい。その際、半導体活性層はアンドープであ
ってもよく、又はｎ型もしくはｐ型ドーパントをドープ
した活性層であってもよい。
【００１５】本発明におけるオフ・カットの角度は、本
発明がかなうものであれば何度であってもよいが、オフ
カットの角度を大きくとりすぎると、半導体活性層に要
求される電気特性が得られない。一方、０°もしくはそ
の近傍においては、前述したように、ヘテロ・エピタキ
シャル表面に異常成長による突起物やファセット状の欠
陥が生ずる。従って、本発明の効果を十分に発揮するオ
フ・カットの角度としては、０．５°から５°が好まし
い。
発明がかなうものであれば何度であってもよいが、オフ
カットの角度を大きくとりすぎると、半導体活性層に要
求される電気特性が得られない。一方、０°もしくはそ
の近傍においては、前述したように、ヘテロ・エピタキ
シャル表面に異常成長による突起物やファセット状の欠
陥が生ずる。従って、本発明の効果を十分に発揮するオ
フ・カットの角度としては、０．５°から５°が好まし
い。
【００１６】
【実施例】以下、実施例によりさらに詳細に説明する。
【００１７】
【実施例１】半絶縁性ＧａＡｓ基板（１００）上のＳｉ
ドープＩｎＡｓ膜を感磁部としたホール素子を製作した
例について説明する。半導体基板は、水平ブリッジマン
法で作製されたＣｒＯドープ半絶縁性ＧａＡｓで、オフ
・カット角度は２度、振り方向は［０−１−１］のもの
を用いた。基板表面は鏡面仕上げされており、アセト
ン、エタノールで脱脂後、硫酸・過酸化水素・水からな
るエッチャントで表面をスライト・エッチングした。
ドープＩｎＡｓ膜を感磁部としたホール素子を製作した
例について説明する。半導体基板は、水平ブリッジマン
法で作製されたＣｒＯドープ半絶縁性ＧａＡｓで、オフ
・カット角度は２度、振り方向は［０−１−１］のもの
を用いた。基板表面は鏡面仕上げされており、アセト
ン、エタノールで脱脂後、硫酸・過酸化水素・水からな
るエッチャントで表面をスライト・エッチングした。
【００１８】その後、基板を基板ホルダーに固定し、基
板導入室より準備室を通して大型の分子線エピタキシー
装置の超高真空である成長室のマニピュレータにセット
した。この基板ホルダーを水平回転させるとともにＧａ
Ａｓ基板を基板加熱ヒータにより基板裏面から輻射加熱
した。基板表面温度はパイロメータにより測定した。成
長手順は、次のように行った。まず、Ａｓ雰囲気下で基
板温度を５８０℃まで上げ、１０分間ＧａＡｓ基板表面
の自然酸化膜を脱離させた。基板温度を成長温度、４８
０℃まで下げ、Ｉｎ、Ｓｉのセル・シャッタを開け、分
子線を基板に照射して成長を開始した。ＩｎＡｓを５０
００オングストローム成長させたところで、成長を停止
し、基板冷却後、分子線エピタキシー装置より取り出し
た。この膜をファンデアポー法によって評価したとこ
ろ、シート抵抗が１２０Ω、電子移動度が１２０００ｃ
ｍ2／Ｖｓであった。
板導入室より準備室を通して大型の分子線エピタキシー
装置の超高真空である成長室のマニピュレータにセット
した。この基板ホルダーを水平回転させるとともにＧａ
Ａｓ基板を基板加熱ヒータにより基板裏面から輻射加熱
した。基板表面温度はパイロメータにより測定した。成
長手順は、次のように行った。まず、Ａｓ雰囲気下で基
板温度を５８０℃まで上げ、１０分間ＧａＡｓ基板表面
の自然酸化膜を脱離させた。基板温度を成長温度、４８
０℃まで下げ、Ｉｎ、Ｓｉのセル・シャッタを開け、分
子線を基板に照射して成長を開始した。ＩｎＡｓを５０
００オングストローム成長させたところで、成長を停止
し、基板冷却後、分子線エピタキシー装置より取り出し
た。この膜をファンデアポー法によって評価したとこ
ろ、シート抵抗が１２０Ω、電子移動度が１２０００ｃ
ｍ2／Ｖｓであった。
【００１９】この膜表面を微分干渉顕微鏡で表面モフォ
ロジーを観測すると、［０１−１］方向に平行なスジ状
凹凸が観測された。さらに原子間力顕微鏡を用いてこの
凹凸を観測すると、この凹凸の山谷の高低差は約５ｎ
ｍ、スジの幅は０．５〜１．０μｍであった。次に、入
力電極方向がＧａＡｓ基板の結晶軸［０−１−１］と一
致するよう、以下に示す工程で感磁部十字パターンを形
成した。まず、前記の分子線エピタキシー成長工程を経
た基板をフォトリソグラフィーの手法によりレジスト・
パターンを所要の形状で形成した後、電極となる金属層
を形成し、しかる後レジストを除去した。次いで表面に
第２のレジストパターンをフォトロソグフィーの手法に
より形成した。このレジストをマスクとして、ウェット
エッチングにより、ＩｎＡｓ上に形成した電極の一部と
ＩｎＡｓ膜をメサエッチングした。さらに全面に絶縁層
としてＳｉ3Ｎ4をプラズマＣＶＤ法により基板温度３０
０℃で形成した。フォトリソグラフィーによりレジスト
パターンを形成し、電極部上のＳｉ3Ｎ4を反応性イオン
エッチングにより除去した。これらの工程により、図３
に示したようなホール素子を作製した。
ロジーを観測すると、［０１−１］方向に平行なスジ状
凹凸が観測された。さらに原子間力顕微鏡を用いてこの
凹凸を観測すると、この凹凸の山谷の高低差は約５ｎ
ｍ、スジの幅は０．５〜１．０μｍであった。次に、入
力電極方向がＧａＡｓ基板の結晶軸［０−１−１］と一
致するよう、以下に示す工程で感磁部十字パターンを形
成した。まず、前記の分子線エピタキシー成長工程を経
た基板をフォトリソグラフィーの手法によりレジスト・
パターンを所要の形状で形成した後、電極となる金属層
を形成し、しかる後レジストを除去した。次いで表面に
第２のレジストパターンをフォトロソグフィーの手法に
より形成した。このレジストをマスクとして、ウェット
エッチングにより、ＩｎＡｓ上に形成した電極の一部と
ＩｎＡｓ膜をメサエッチングした。さらに全面に絶縁層
としてＳｉ3Ｎ4をプラズマＣＶＤ法により基板温度３０
０℃で形成した。フォトリソグラフィーによりレジスト
パターンを形成し、電極部上のＳｉ3Ｎ4を反応性イオン
エッチングにより除去した。これらの工程により、図３
に示したようなホール素子を作製した。
【００２０】次に、このホール素子をダイシングソーに
より個々のホール素子チップに切断し、自動ダイボンダ
によりリード上にこのチップをダイボンドし、次いで自
動ワイヤーボンダーでリードとホール素子の電極部をＡ
ｕワイヤーで接続した。次にトランスファーモールダに
よりエポキシモールドした。このモールドされた素子の
ダイバーカット、リードカットを行い図４に示したよう
なホール素子に仕上げた。
より個々のホール素子チップに切断し、自動ダイボンダ
によりリード上にこのチップをダイボンドし、次いで自
動ワイヤーボンダーでリードとホール素子の電極部をＡ
ｕワイヤーで接続した。次にトランスファーモールダに
よりエポキシモールドした。このモールドされた素子の
ダイバーカット、リードカットを行い図４に示したよう
なホール素子に仕上げた。
【００２１】こうして製作したホール素子の特性を表２
に示す。
に示す。
【００２２】
【実施例２】分子線エピタキシー成長工程におけるＩｎ
Ａｓ成長時の基板温度を４７０℃とし、他の製造工程及
び条件は実施例１と同一で行った。分子線エピタキシー
成長後のＩｎＡｓ膜を観測すると、実施例１と同様、
［０１−１］方向に平行なスジ状の表面モフォロジーが
観測された。製作したホール素子の特性を表２に併記す
る。
Ａｓ成長時の基板温度を４７０℃とし、他の製造工程及
び条件は実施例１と同一で行った。分子線エピタキシー
成長後のＩｎＡｓ膜を観測すると、実施例１と同様、
［０１−１］方向に平行なスジ状の表面モフォロジーが
観測された。製作したホール素子の特性を表２に併記す
る。
【００２３】
【比較例１】ＧａＡｓ基板のオフカットの振り方向を
［００−１］とした。分子線エピタキシー成長工程にお
けるＩｎＡｓ成長時の基板温度を４８０℃および４７０
℃の２種類の膜を形成した。他の製造工程及び条件は実
施例１と同一で行った。分子線エピタキシー後ＩｎＡｓ
膜表面モフォロジーを観測すると、スジ状の凹凸が観測
され、その方向は、基板温度が４８０℃の場合、［０１
−１］方向に対して２４°、基板温度が４７０℃の場
合、１６°であった。原子間力顕微鏡で観測すると、凹
凸の山谷の高低差は２０〜３０ｎｍ、スジの幅は１．５
〜２．０μｍであった。製作したホール素子の特性を表
２に併記する。
［００−１］とした。分子線エピタキシー成長工程にお
けるＩｎＡｓ成長時の基板温度を４８０℃および４７０
℃の２種類の膜を形成した。他の製造工程及び条件は実
施例１と同一で行った。分子線エピタキシー後ＩｎＡｓ
膜表面モフォロジーを観測すると、スジ状の凹凸が観測
され、その方向は、基板温度が４８０℃の場合、［０１
−１］方向に対して２４°、基板温度が４７０℃の場
合、１６°であった。原子間力顕微鏡で観測すると、凹
凸の山谷の高低差は２０〜３０ｎｍ、スジの幅は１．５
〜２．０μｍであった。製作したホール素子の特性を表
２に併記する。
【００２４】
【比較例２】入力電極方向がＧａＡｓ基板の結晶軸［０
０−１］に一致するように感磁部十字パターンを形成さ
せた。他の製造工程及び条件は実施例１と同一で行っ
て、ホール素子を製作した。ホール素子の特性を表２に
併記する。
０−１］に一致するように感磁部十字パターンを形成さ
せた。他の製造工程及び条件は実施例１と同一で行っ
て、ホール素子を製作した。ホール素子の特性を表２に
併記する。
【００２５】
【比較例３】ＧａＡｓ基板のオフカットの振り方向を
［００−１］とし、入力電極方向がＧａＡｓ基板の結晶
軸［００−１］に一致するように感磁部十字パターンを
形成させた。他の製造工程及び条件は実施例１と同一で
行って、ホール素子を製作した。ホール素子の特性を表
２に併記する。
［００−１］とし、入力電極方向がＧａＡｓ基板の結晶
軸［００−１］に一致するように感磁部十字パターンを
形成させた。他の製造工程及び条件は実施例１と同一で
行って、ホール素子を製作した。ホール素子の特性を表
２に併記する。
【００２６】
【表２】
【００２７】表２から明らかなように、製作したホール
素子の不平衡電圧Ｖｕの絶対値は、本発明が記載する、
基板のオフ・カットの振り方向が［０−１−１］で、素
子の入力電極方向が［０−１−１］に一致、つまり電流
方向が振り方向に平行なケースがもっとも小さいことが
わかる。また、分子線エピタキシー成長工程におけるＩ
ｎＡｓ成長時の基板温度が変化しても不平衡電圧の絶対
値は大きくならず、特性ばらつきの点からも好ましい。
本来、分子線エピタキシー法における基板温度の制御性
と正確度は定期的な較正さえ行えば±数℃以内で行うこ
とができる。しかしながら量産時の条件トリップやマル
チウェハーシステムにおける基板間の温度ムラを考慮す
ると、装置設計や装置管理・メンテナンスに負担をかけ
ない点で本発明は極めて有効である。
素子の不平衡電圧Ｖｕの絶対値は、本発明が記載する、
基板のオフ・カットの振り方向が［０−１−１］で、素
子の入力電極方向が［０−１−１］に一致、つまり電流
方向が振り方向に平行なケースがもっとも小さいことが
わかる。また、分子線エピタキシー成長工程におけるＩ
ｎＡｓ成長時の基板温度が変化しても不平衡電圧の絶対
値は大きくならず、特性ばらつきの点からも好ましい。
本来、分子線エピタキシー法における基板温度の制御性
と正確度は定期的な較正さえ行えば±数℃以内で行うこ
とができる。しかしながら量産時の条件トリップやマル
チウェハーシステムにおける基板間の温度ムラを考慮す
ると、装置設計や装置管理・メンテナンスに負担をかけ
ない点で本発明は極めて有効である。
【００２８】
【実施例３】半絶縁性ＧａＡｓ基板（１００）上のＩｎ
ＧａＡｓを動作層とする電界効果トランジスタを製作し
た例について説明する。半導体基板は、水平ブリッジマ
ン法で作製されたＣｒＯドープ半絶縁性ＧａＡｓで、オ
フ・カット角度は２度、振り方向は［０−１−１］のも
のを用いた。基板表面は鏡面仕上げされており、アセト
ン、エタノールで脱脂後、硫酸・過酸化水素・水からな
るエッチャントで表面をスライト・エッチングした。
ＧａＡｓを動作層とする電界効果トランジスタを製作し
た例について説明する。半導体基板は、水平ブリッジマ
ン法で作製されたＣｒＯドープ半絶縁性ＧａＡｓで、オ
フ・カット角度は２度、振り方向は［０−１−１］のも
のを用いた。基板表面は鏡面仕上げされており、アセト
ン、エタノールで脱脂後、硫酸・過酸化水素・水からな
るエッチャントで表面をスライト・エッチングした。
【００２９】その後、基板を基板ホルダーに固定し、基
板導入室より準備室を通して大型の分子線エピタキシー
装置の超高真空である成長室のマニピュレータにセット
した。この基板ホルダーを水平回転させるとともにＧａ
Ａｓ基板を基板加熱ヒータにより基板裏面から輻射加熱
した。基板表面温度はパイロメータにより測定した。成
長手順は、次のように行った。まず、Ａｓ雰囲気下で基
板温度を５８０℃まで上げ、１０分間ＧａＡｓ基板表面
の自然酸化膜を脱離させ、基板温度を成長温度、５５０
℃まで下げた。あらかじめ算出しておいた各化合物半導
体の成長レートから、各蒸発源セル・シャッタの開閉を
コンピュータ制御で行い成長を実施した。１μ厚ＧａＡ
ｓバッファ層、４００オングストローム厚ＩｎyＧａ1-y
Ａｓ（ｙ＝０．１５）、３０オングストローム厚のＡｌ
xＧａ1-xＡｓ（ｘ＝０．１５）、３５０オングストロー
ム厚のＳｉドープＡｌxＧａ1-xＡｓ（ｘ＝０．１５）、
最後に、２００オングストローム厚のＳｉドープＧａＡ
ｓを順次積層させた。この膜をファンデアポー法によっ
て評価したところ、シートキャリア濃度は１．４×１０
12ｃｍ-2、電子移動度は６０００ｃｍ2／Ｖｓであっ
た。
板導入室より準備室を通して大型の分子線エピタキシー
装置の超高真空である成長室のマニピュレータにセット
した。この基板ホルダーを水平回転させるとともにＧａ
Ａｓ基板を基板加熱ヒータにより基板裏面から輻射加熱
した。基板表面温度はパイロメータにより測定した。成
長手順は、次のように行った。まず、Ａｓ雰囲気下で基
板温度を５８０℃まで上げ、１０分間ＧａＡｓ基板表面
の自然酸化膜を脱離させ、基板温度を成長温度、５５０
℃まで下げた。あらかじめ算出しておいた各化合物半導
体の成長レートから、各蒸発源セル・シャッタの開閉を
コンピュータ制御で行い成長を実施した。１μ厚ＧａＡ
ｓバッファ層、４００オングストローム厚ＩｎyＧａ1-y
Ａｓ（ｙ＝０．１５）、３０オングストローム厚のＡｌ
xＧａ1-xＡｓ（ｘ＝０．１５）、３５０オングストロー
ム厚のＳｉドープＡｌxＧａ1-xＡｓ（ｘ＝０．１５）、
最後に、２００オングストローム厚のＳｉドープＧａＡ
ｓを順次積層させた。この膜をファンデアポー法によっ
て評価したところ、シートキャリア濃度は１．４×１０
12ｃｍ-2、電子移動度は６０００ｃｍ2／Ｖｓであっ
た。
【００３０】ゲート・フィンガー方向を［０−１−１］
としゲート長１μｍ、ゲート幅１４５μｍ、ゲート電極
をＡｌ、ソース及びドレーン電極はＡｕＧｅ／Ｎｉ／Ａ
ｕを用い、ＨＰ４１４５半導体パラメータ・アナライザ
によって静特性を調べた。この結果を表３にまとめた。
また、図５に本実施例で製作した電界効果トランジスタ
の断面図を示す。
としゲート長１μｍ、ゲート幅１４５μｍ、ゲート電極
をＡｌ、ソース及びドレーン電極はＡｕＧｅ／Ｎｉ／Ａ
ｕを用い、ＨＰ４１４５半導体パラメータ・アナライザ
によって静特性を調べた。この結果を表３にまとめた。
また、図５に本実施例で製作した電界効果トランジスタ
の断面図を示す。
【００３１】
【実施例４】分子線エピタキシー成長工程における膜成
長時の基板温度を５４０℃とし、他の製造工程及び条件
は実施例３と同一で行って、電界効果トランジスタを製
作した。得られた特性を表３に併記する。
長時の基板温度を５４０℃とし、他の製造工程及び条件
は実施例３と同一で行って、電界効果トランジスタを製
作した。得られた特性を表３に併記する。
【００３２】
【比較例４】ＧａＡｓ基板のオフ・カットの振り方向を
［００−１］とした。分子線エピタキシー成長工程にお
ける膜成長時の基板温度を５５０℃及び５４０℃とし
た。それぞれの基板温度で成長した膜について、ゲート
・フィンガー方向を［０１０］になるよう素子化を行っ
た。他の製造工程・条件は実施例３と同一で行って電界
効果トランジスタを製作した。得られた特性を表３に併
記する。
［００−１］とした。分子線エピタキシー成長工程にお
ける膜成長時の基板温度を５５０℃及び５４０℃とし
た。それぞれの基板温度で成長した膜について、ゲート
・フィンガー方向を［０１０］になるよう素子化を行っ
た。他の製造工程・条件は実施例３と同一で行って電界
効果トランジスタを製作した。得られた特性を表３に併
記する。
【００３３】
【表３】
【００３４】表３から明らかなように、製作した電界効
果トランジスタの相互コンダクタンスｇｍは、本発明が
指定するところの、基板のオフ・カットの振り方向が
［０−１−１］で、ゲート・フィンガー方向が［０−１
−１］、言い替えると、半導体活性層を流れる電流方向
が［０１−１］の場合、最も大きく、膜成長時基板温度
変化による影響がほとんどない。また、しきい値電圧の
成長時基板温度による差が少ない。本発明は素子設計上
有利だけでなく、製造上特性ばらつきを減少させる上で
極めて有効である。
果トランジスタの相互コンダクタンスｇｍは、本発明が
指定するところの、基板のオフ・カットの振り方向が
［０−１−１］で、ゲート・フィンガー方向が［０−１
−１］、言い替えると、半導体活性層を流れる電流方向
が［０１−１］の場合、最も大きく、膜成長時基板温度
変化による影響がほとんどない。また、しきい値電圧の
成長時基板温度による差が少ない。本発明は素子設計上
有利だけでなく、製造上特性ばらつきを減少させる上で
極めて有効である。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体基板上に形成されたヘテロ・エピタキシャ
ル層を動作層に有するヘテロ・エピタキシャル半導体素
子の特性を向上させ、さらに製造上の特性ばらつきを減
少させることができ、信頼性が増し、素子パターン設計
自由度が増す。また、エピタキシャル膜成長時の基板温
度に素子特性が影響されにくくなるため、成長装置の設
計や製造時の管理が容易になる。
れば、半導体基板上に形成されたヘテロ・エピタキシャ
ル層を動作層に有するヘテロ・エピタキシャル半導体素
子の特性を向上させ、さらに製造上の特性ばらつきを減
少させることができ、信頼性が増し、素子パターン設計
自由度が増す。また、エピタキシャル膜成長時の基板温
度に素子特性が影響されにくくなるため、成長装置の設
計や製造時の管理が容易になる。
【図１】本発明で記述している半導体結晶の面方位と振
り方向の方向関係を示した概念図。（ａ）は上面図、
（ｂ）は側面図。
り方向の方向関係を示した概念図。（ａ）は上面図、
（ｂ）は側面図。
【図２】本発明で述べているヘテロ・エピタキシャル膜
の電気伝導度及びキャリア移動度の異方性をあらわすパ
ラメータの説明図。
の電気伝導度及びキャリア移動度の異方性をあらわすパ
ラメータの説明図。
【図３】本発明の実施例１で製作したホール素子の構造
図。（ａ）は上面図、（ｂ）は断面図。
図。（ａ）は上面図、（ｂ）は断面図。
【図４】本発明の実施例１で製作したホール素子のパッ
ケージ後の断面図。
ケージ後の断面図。
【図５】本発明の実施例３で製作した電界効果トランジ
スタの断面図。
スタの断面図。
１ 入力電極
２ 出力電極
３ ＳｉドープＩｎＡｓ感磁部
４ 半絶縁性ＧａＡｓ基板
５ リード
６ Ａｕワイヤ
７ エポキシモールド
８ 半絶縁性ＧａＡｓ基板
９ ＧａＡｓバッファ層
１０ ＩｎyＧａ1-yＡｓ（ｙ＝０．１５）
１１ ＡｌxＧａ1-xＡｓ（ｘ＝０．１５）
１２ ＳｉドープＡｌxＧａ1-xＡｓ（ｘ＝０．１５）
１３ ＳｉドープＧａＡｓ
１４ ドレーン電極
１５ ゲート電極
１６ ソース電極
フロントページの続き
(56)参考文献 特開 平２−294074（ＪＰ，Ａ)
特開 昭54−85687（ＪＰ，Ａ)
特開 昭54−38784（ＪＰ，Ａ)
特開 平２−94518（ＪＰ，Ａ)
特開 昭63−94615（ＪＰ，Ａ)
特開 昭62−206889（ＪＰ，Ａ)
特開 平４−119677（ＪＰ，Ａ)
特開 平７−6957（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 43/06
H01L 21/338
H01L 29/778
H01L 29/78
H01L 29/812
Claims (5)
- 【請求項１】 ３−５族化合物半導体もしくはせん亜鉛
構造を有する２−６族化合物半導体の半導体単結晶基板
上にヘテロ・エピタキシャル成長された極性半導体活性
層を有する半導体素子において、該半導体単結晶基板表
面が（１００）結晶面に対してオフ・カットされ、かつ
オフ・カットの振り方向が、［０−１−１］、［０１
１］のいずれかであり、該極性半導体活性層を流れる電
流方向がオフ・カットの振り方向に対してほぼ平行であ
る素子パターンを有することを特徴とする半導体素子。 - 【請求項２】 半導体単結晶基板が、ＧａＡｓ、Ｇａ
Ｐ、ＩｎＰのいずれかから選ばれた基板である請求項１
記載の半導体素子。 - 【請求項３】 半導体活性層が、ＩｎＡｓ、ＩｎＧａＡ
ｓ、ＩｎＳｂ、ＩｎＡｓＳｂのいずれかから選ばれた活
性層であって、かつ、アンドープまたはｎ型もしくはｐ
型ドーパントをドープした活性層である請求項１または
２のいずれかに記載の半導体素子。 - 【請求項４】 半導体素子がホール素子である請求項１
から３のいずれかに記載の半導体素子。 - 【請求項５】 半導体素子が電界効果トランジスタであ
る請求項１から３のいずれかに記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31843093A JP3436961B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31843093A JP3436961B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176807A JPH07176807A (ja) | 1995-07-14 |
| JP3436961B2 true JP3436961B2 (ja) | 2003-08-18 |
Family
ID=18099071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31843093A Expired - Fee Related JP3436961B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436961B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5135612B2 (ja) * | 2008-10-10 | 2013-02-06 | 旭化成エレクトロニクス株式会社 | 半導体素子 |
-
1993
- 1993-12-17 JP JP31843093A patent/JP3436961B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176807A (ja) | 1995-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0171531A1 (en) | High electron mobility semiconductor device | |
| JPH03288483A (ja) | ＩｎＡｓホール効果素子 | |
| US6569693B2 (en) | Method for fabricating epitaxial substrate | |
| Mishima et al. | High Gm In0. 5Al0. 5As/In0. 5Ga0. 5As high electron mobility transistors grown lattice-mismatched on GaAs substrates | |
| Hackbarth et al. | Reduced self-heating in Si/SiGe field-effect transistors on thin virtual substrates prepared by low-energy plasma-enhanced chemical vapor deposition | |
| JP3436961B2 (ja) | 半導体素子 | |
| US5459331A (en) | Semiconductor device, heterojunction bipolar transistor, and high electron mobility transistor | |
| JPH0294663A (ja) | 半導体装置およびその製造方法 | |
| JP3404815B2 (ja) | ＧａＩｎＡｓ２次元電子ホール素子 | |
| JP2793837B2 (ja) | 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ | |
| KR20060026866A (ko) | 화합물 반도체, 그 제조방법 및 화합물 반도체 소자 | |
| CN112802961A (zh) | 制备InSb功能层的方法 | |
| JP2530496B2 (ja) | 半導体ヘテロ構造およびその製造方法 | |
| JPH08335695A (ja) | 化合物半導体装置及びその製造方法 | |
| JP2597105Y2 (ja) | ホール素子 | |
| Hiruma et al. | Selective growth of ultra-low resistance GaAs/InGaAs for high performance InGaAs FETs | |
| CN215527756U (zh) | 用于制备InSb功能层的衬底结构 | |
| JP3102947B2 (ja) | ヘテロ接合型電界効果トランジスタの素子間分離方法 | |
| JP2633009B2 (ja) | 化合物半導体電界効果トランジスタとその製造方法 | |
| KR100460201B1 (ko) | ＳｉＧｅ/Ｓｉ 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법 | |
| JP4794022B2 (ja) | 半導体装置 | |
| Hoke et al. | Molecular‐beam epitaxial growth of pulse‐doped pseudomorphic GaAlAs/GaInAs transistors with high gain and low noise properties | |
| JPH077194A (ja) | ホール素子 | |
| JP3246067B2 (ja) | 電界効果型トランジスタ用ウエハ及びトランジスタ | |
| JPS6089979A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030527 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |