JPH09116117A - 粗表面のエッチングによるｄｒａｍノード容量の増加 - Google Patents
粗表面のエッチングによるｄｒａｍノード容量の増加Info
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- JPH09116117A JPH09116117A JP8246646A JP24664696A JPH09116117A JP H09116117 A JPH09116117 A JP H09116117A JP 8246646 A JP8246646 A JP 8246646A JP 24664696 A JP24664696 A JP 24664696A JP H09116117 A JPH09116117 A JP H09116117A
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- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/265—Selective reaction with inorganic or organometallic reagents after image-wise exposure, e.g. silylation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/40—Treatment after imagewise removal, e.g. baking
Abstract
(57)【要約】
【課題】 高密度の用途のコンデンサ（キャパシタ）を
形成する。 【解決手段】 コンデンサ（１００）は、その垂直表面
上に形成されるウェイブ（１０８）を有する蓄積ノード
（１０６）で構成される。ウェイブ（１０８）は、シリ
レーションされたフォトレジストを用いてつくられる。
シリレーション及びその後のエッチングの条件は、エッ
チングされたとき、シリレーションされたフォトレジス
トがその垂直端部上にウェイブを有するようにされる。
蓄積ノード（１０６）を形成するためのエッチングの
間、ウェイブは蓄積ノード（１０６）に施される。ウェ
イブ（１０８）は、蓄積ノード（１０６）の表面領域を
増加させ、それにより容量も増加する。
形成する。 【解決手段】 コンデンサ（１００）は、その垂直表面
上に形成されるウェイブ（１０８）を有する蓄積ノード
（１０６）で構成される。ウェイブ（１０８）は、シリ
レーションされたフォトレジストを用いてつくられる。
シリレーション及びその後のエッチングの条件は、エッ
チングされたとき、シリレーションされたフォトレジス
トがその垂直端部上にウェイブを有するようにされる。
蓄積ノード（１０６）を形成するためのエッチングの
間、ウェイブは蓄積ノード（１０６）に施される。ウェ
イブ（１０８）は、蓄積ノード（１０６）の表面領域を
増加させ、それにより容量も増加する。
Description
【０００１】
【産業上の利用分野】本発明は、全般的に高密度メモリ
デバイスに関連し、更に詳細にはこれらのデバイスのコ
ンデンサ（キャパシタ）構造体に関連する。
デバイスに関連し、更に詳細にはこれらのデバイスのコ
ンデンサ（キャパシタ）構造体に関連する。
【０００２】
【従来の技術及びその課題】一般的な高密度メモリの一
つは、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）である。ＤＲＡＭは、情報を蓄積する個別セル
の配列で構成される。最も一般的なセルの形状は、図１
に示すように、一つのトランジスタ１２と一つのコンデ
ンサ１４で構成される。トランジスタ１２はパス・トラ
ンジスタであり、ビットライン１６とコンデンサ１４と
の間に接続される。パス・トランジスタ１２は、ワード
ライン信号１８によってゲートされる。情報のビット
は、コンデンサ１４に蓄積され、セルから関連するビッ
トラインに読み込まれるか、ビットラインからパス・ト
ランジスタ１２を介してセルに書込まれる。
つは、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）である。ＤＲＡＭは、情報を蓄積する個別セル
の配列で構成される。最も一般的なセルの形状は、図１
に示すように、一つのトランジスタ１２と一つのコンデ
ンサ１４で構成される。トランジスタ１２はパス・トラ
ンジスタであり、ビットライン１６とコンデンサ１４と
の間に接続される。パス・トランジスタ１２は、ワード
ライン信号１８によってゲートされる。情報のビット
は、コンデンサ１４に蓄積され、セルから関連するビッ
トラインに読み込まれるか、ビットラインからパス・ト
ランジスタ１２を介してセルに書込まれる。
【０００３】
【課題を達成するための手段及び作用】メモリデバイス
の密度が高くなるにつれて、各セルに割当てられたより
小さな領域で十分なセル容量を達成することは難しくな
る。コンデンサの底部ノードの表面領域を増加させるた
め、種々の方法が考えられてきている。一つの先行技術
は、表面領域を増加させるために、ポリシリコン底部ノ
ード上に半球形粒シリコン、“ざらざらした（rugged）
ポリ”の薄膜をデポジットする。しかし、より簡単なプ
ロセス及び与えられた領域に対する容量をさらに増加さ
せる方法が求められている。
の密度が高くなるにつれて、各セルに割当てられたより
小さな領域で十分なセル容量を達成することは難しくな
る。コンデンサの底部ノードの表面領域を増加させるた
め、種々の方法が考えられてきている。一つの先行技術
は、表面領域を増加させるために、ポリシリコン底部ノ
ード上に半球形粒シリコン、“ざらざらした（rugged）
ポリ”の薄膜をデポジットする。しかし、より簡単なプ
ロセス及び与えられた領域に対する容量をさらに増加さ
せる方法が求められている。
【０００４】
【実施例】本発明の一実施例を図面を参照して説明す
る。本発明は、ＤＲＡＭセルのコンデンサに関連して記
述される。ＤＲＡＭセルなどの高密度デバイスの技術に
習熟した人であれば、本発明のコンデンサは他の高密度
の用途にも使用され得ることが分かるであろう。本発明
の第１の実施例に従ったコンデンサ１００を図２に示
す。コンデンサ１００は、レベル間誘電体層１０４を介
して半導体基板１０２に接している。コンデンサ１００
の蓄積ノード１０６は、ドープされたポリシリコンで構
成される。蓄積ノード１０６は、蓄積ノード１０６の表
面領域を著しく増加させるウェイブ１０８を有する。例
えば、約１００％の表面領域の増加が得られる。表面領
域の増加は、容量の増加に直接対応する。コンデンサ誘
電体１１０は、コンデンサ１００の蓄積ノード１０６を
上部ノード１１２から分離する。コンデンサ誘電体１１
０は、例えば窒化／酸化物２層膜（nitride-oxide bila
yer ）で構成され、上部ノード１１２はドープされたポ
リシリコンで構成されることが好ましい。
る。本発明は、ＤＲＡＭセルのコンデンサに関連して記
述される。ＤＲＡＭセルなどの高密度デバイスの技術に
習熟した人であれば、本発明のコンデンサは他の高密度
の用途にも使用され得ることが分かるであろう。本発明
の第１の実施例に従ったコンデンサ１００を図２に示
す。コンデンサ１００は、レベル間誘電体層１０４を介
して半導体基板１０２に接している。コンデンサ１００
の蓄積ノード１０６は、ドープされたポリシリコンで構
成される。蓄積ノード１０６は、蓄積ノード１０６の表
面領域を著しく増加させるウェイブ１０８を有する。例
えば、約１００％の表面領域の増加が得られる。表面領
域の増加は、容量の増加に直接対応する。コンデンサ誘
電体１１０は、コンデンサ１００の蓄積ノード１０６を
上部ノード１１２から分離する。コンデンサ誘電体１１
０は、例えば窒化／酸化物２層膜（nitride-oxide bila
yer ）で構成され、上部ノード１１２はドープされたポ
リシリコンで構成されることが好ましい。
【０００５】図３は、蓄積コンデンサを形成する前の一
対のＤＲＡＭセルを示す。ワードライン１１４は、トラ
ンジスタ１１５のゲートを形成する。ソース／ドレイン
領域１１６及び１１８は、ワードライン１１４の反対側
に形成される。ビットライン／ビットライン・コンタク
ト１１９は、ソース／ドレイン領域１１８に接する。そ
の後に形成される蓄積コンデンサは、蓄積ノードコンタ
クト領域１２４でレベル間誘電体１０４を通ってソース
／ドレイン領域１１６に接する。一つの方法は、１９９
６年６月２７日に出願され、テキサス・インスツルメン
ツ・インコーポレーティッドに譲渡され、同時継続中の
米国特許出願番号０８／６７０，０７９号（ＴＩ−１９
１５２）に記述された一対のＤＲＡＭセルなどの形成に
よって形成され、参照のためにここに引用する。この技
術の習熟者であれば、本発明に従ったコンデンサは、他
に知られているＤＲＡＭセル形成の方法に関して用いる
こともできることが分かるであろう。
対のＤＲＡＭセルを示す。ワードライン１１４は、トラ
ンジスタ１１５のゲートを形成する。ソース／ドレイン
領域１１６及び１１８は、ワードライン１１４の反対側
に形成される。ビットライン／ビットライン・コンタク
ト１１９は、ソース／ドレイン領域１１８に接する。そ
の後に形成される蓄積コンデンサは、蓄積ノードコンタ
クト領域１２４でレベル間誘電体１０４を通ってソース
／ドレイン領域１１６に接する。一つの方法は、１９９
６年６月２７日に出願され、テキサス・インスツルメン
ツ・インコーポレーティッドに譲渡され、同時継続中の
米国特許出願番号０８／６７０，０７９号（ＴＩ−１９
１５２）に記述された一対のＤＲＡＭセルなどの形成に
よって形成され、参照のためにここに引用する。この技
術の習熟者であれば、本発明に従ったコンデンサは、他
に知られているＤＲＡＭセル形成の方法に関して用いる
こともできることが分かるであろう。
【０００６】図３の構造体における、本発明に従ったコ
ンデンサ１００の形成方法を示す。図４に示すように、
まず、ポリシリコン層１２６がレベル間誘電体１０４上
及び蓄積ノードコンタクト領域１２４にデポジットされ
る。ポリシリコン１２６は、ソース／ドレイン領域１１
６に直接接し得るか、ポリシリコン１２６がソース／ド
レイン領域１１６に接するように、プラグ（図示せず）
が蓄積ノード・コンタクト領域１２４に用いられ得る。
ポリシリコン層１２６は、その場（in-situ ）ドープさ
れ、約７０００オングストロームの厚さにデポジットさ
れることが好ましい。
ンデンサ１００の形成方法を示す。図４に示すように、
まず、ポリシリコン層１２６がレベル間誘電体１０４上
及び蓄積ノードコンタクト領域１２４にデポジットされ
る。ポリシリコン１２６は、ソース／ドレイン領域１１
６に直接接し得るか、ポリシリコン１２６がソース／ド
レイン領域１１６に接するように、プラグ（図示せず）
が蓄積ノード・コンタクト領域１２４に用いられ得る。
ポリシリコン層１２６は、その場（in-situ ）ドープさ
れ、約７０００オングストロームの厚さにデポジットさ
れることが好ましい。
【０００７】次に、フォトレジスト層１２８がポリシリ
コン層１２６上にデポジットされる。フォトレジスト層
１２８は、ポリマーを有する感光性樹脂で構成される。
ポリマーはジアゾキン（diazoquine）などの感光性化合
物と混合され又は結合されたフェノール・ポリマーであ
ることが好ましい。しかし、シリレーションに用いるこ
とのできる任意のフォトレジストが適している。その
後、フォトレジスト層１２８は、マスク又はレチクルを
介して露光される。フォトレジスト層１２８の露光され
ない領域は、蓄積ノードが必要とされる領域に対応す
る。次に、フォトレジスト層１２８は、シリレーション
工程及びエッチングを受ける。その結果、図5 に示すよ
うに、垂直の端部にウェイブのあるパターン１３０がで
きる。シリレーションはフォトレジスト層１２８へのシ
リコンの拡散である。例えば、フォトレジスト層１２８
は、シリレーションのためへクサメチルディシラザン
（hexamethyldisilane）のような化合物を有するシリコ
ンで処理される。へクサメチルディシラザンは、液体を
用いることもできるが、気体であることが好ましい。こ
の技術に習熟した人であれば、シリレーションに適する
他のシリコン含有化合物が明らかである。約０．１から
５分間、150 度から180 度C の範囲の温度である。その
後、酸素プラズマエッチングなどのドライ・エッチング
が行われ、前に露光されたフォトレジスト層１２８のシ
リレーションされた部分を除去する。ウェイブはシリレ
ーションの温度及び時間を増大することにより最大限化
し得る。そのエッチングプロセスが又より著しいウェイ
ブにし得る。例えばプラズマのイオンエネルギーを下げ
ることがウェイブ密度を増大する。
コン層１２６上にデポジットされる。フォトレジスト層
１２８は、ポリマーを有する感光性樹脂で構成される。
ポリマーはジアゾキン（diazoquine）などの感光性化合
物と混合され又は結合されたフェノール・ポリマーであ
ることが好ましい。しかし、シリレーションに用いるこ
とのできる任意のフォトレジストが適している。その
後、フォトレジスト層１２８は、マスク又はレチクルを
介して露光される。フォトレジスト層１２８の露光され
ない領域は、蓄積ノードが必要とされる領域に対応す
る。次に、フォトレジスト層１２８は、シリレーション
工程及びエッチングを受ける。その結果、図5 に示すよ
うに、垂直の端部にウェイブのあるパターン１３０がで
きる。シリレーションはフォトレジスト層１２８へのシ
リコンの拡散である。例えば、フォトレジスト層１２８
は、シリレーションのためへクサメチルディシラザン
（hexamethyldisilane）のような化合物を有するシリコ
ンで処理される。へクサメチルディシラザンは、液体を
用いることもできるが、気体であることが好ましい。こ
の技術に習熟した人であれば、シリレーションに適する
他のシリコン含有化合物が明らかである。約０．１から
５分間、150 度から180 度C の範囲の温度である。その
後、酸素プラズマエッチングなどのドライ・エッチング
が行われ、前に露光されたフォトレジスト層１２８のシ
リレーションされた部分を除去する。ウェイブはシリレ
ーションの温度及び時間を増大することにより最大限化
し得る。そのエッチングプロセスが又より著しいウェイ
ブにし得る。例えばプラズマのイオンエネルギーを下げ
ることがウェイブ密度を増大する。
【０００８】次に、図６に示すように、ポリシリコン層
１２６がＳＦ6 ／Ｃｌ2 ／ＨＢｒプラズマなどの従来の
エッチングを用いてエッチングされる。パターン１３０
の端部のウェイブは蓄積ノード１０６の垂直端部のウェ
イブ１０８になる（translate ）。ポリシリコン層１２
６のウェイブ１０８は、蓄積ノード１０６の垂直表面領
域を増加させる。表面から伸びるウェイブ１０８の範囲
は設計によって変化し得るが、１００ｎｍの範囲であり
得る。本発明は、１９９５年９月１８日に出願され、テ
キサス・インスツルメンツ・インコーポレーティッドに
譲渡された、同時継続中の米国特許出願番号６０／００
３，８６２号（ＴＩ−１９３９９）に記述されたような
方法を用いて、表面上にざらざらしたポリ層を形成する
か、蓄積ノードの水平表面にピークを作るなどの、蓄積
ノードの表面領域を増加させる他の方法と組み合わせる
ことができることに注意されたい。パターン１３０は、
その後、プラズマ酸素“アッシング”及び化学的クリー
ンアップの従来の方法によって除去される。
１２６がＳＦ6 ／Ｃｌ2 ／ＨＢｒプラズマなどの従来の
エッチングを用いてエッチングされる。パターン１３０
の端部のウェイブは蓄積ノード１０６の垂直端部のウェ
イブ１０８になる（translate ）。ポリシリコン層１２
６のウェイブ１０８は、蓄積ノード１０６の垂直表面領
域を増加させる。表面から伸びるウェイブ１０８の範囲
は設計によって変化し得るが、１００ｎｍの範囲であり
得る。本発明は、１９９５年９月１８日に出願され、テ
キサス・インスツルメンツ・インコーポレーティッドに
譲渡された、同時継続中の米国特許出願番号６０／００
３，８６２号（ＴＩ−１９３９９）に記述されたような
方法を用いて、表面上にざらざらしたポリ層を形成する
か、蓄積ノードの水平表面にピークを作るなどの、蓄積
ノードの表面領域を増加させる他の方法と組み合わせる
ことができることに注意されたい。パターン１３０は、
その後、プラズマ酸素“アッシング”及び化学的クリー
ンアップの従来の方法によって除去される。
【０００９】この構造体は、例えば、窒化／酸化物２層
のコンデンサ誘電体１１０、及び蓄積コンデンサ１００
の上部ノード１１２を形成することによって完了する。
蓄積コンデンサ１００の上部ノード１１２は、ドープさ
れたポリシリコンで構成されることが好ましい。蓄積ノ
ード１０６のウェイブ１０８によって増加された表面領
域は、デバイスの与えられた表面領域に対する容量を増
加させる。このように、ＤＲＡＭ配列の各セルは、デバ
イス全体のサイズを小さくすることによる、より小さな
領域で形成され得る。更に、比較的簡単なプロセスを用
いて容量の増加が得られる。本発明は例示用の実施例を
参照して説明されたが、本説明が限定的な意味に解釈さ
れることを意図しているのではない。これら例示用の実
施例の種々の変形及び組合せばかりでなく本発明の他の
実施例も、本説明を参照すればこの技術の分野の習熟者
にとって明白である。したがって、添付の特許請求の範
囲はあらゆるこれらの変形及び組合せを包含することを
意図する。
のコンデンサ誘電体１１０、及び蓄積コンデンサ１００
の上部ノード１１２を形成することによって完了する。
蓄積コンデンサ１００の上部ノード１１２は、ドープさ
れたポリシリコンで構成されることが好ましい。蓄積ノ
ード１０６のウェイブ１０８によって増加された表面領
域は、デバイスの与えられた表面領域に対する容量を増
加させる。このように、ＤＲＡＭ配列の各セルは、デバ
イス全体のサイズを小さくすることによる、より小さな
領域で形成され得る。更に、比較的簡単なプロセスを用
いて容量の増加が得られる。本発明は例示用の実施例を
参照して説明されたが、本説明が限定的な意味に解釈さ
れることを意図しているのではない。これら例示用の実
施例の種々の変形及び組合せばかりでなく本発明の他の
実施例も、本説明を参照すればこの技術の分野の習熟者
にとって明白である。したがって、添付の特許請求の範
囲はあらゆるこれらの変形及び組合せを包含することを
意図する。
【００１０】以上の説明に関して更に次の項を開示す
る。 （１） 構造体のコンデンサを形成する方法であって、
前記構造体上にポリシリコン層をデポジットし、前記ポ
リシリコン層上に複数の垂直端部にウェイブを有するフ
ォトレジスト・マスキング層を形成し、前記フォトレジ
スト・マスキング層を用いて前記ポリシリコン層をエッ
チングして、蓄積ノードの複数の垂直端部にウェイブを
有する前記蓄積ノードを形成し、前記フォトレジスト・
マスキング層を除去し、前記蓄積ノード上にコンデンサ
誘電体を形成し、前記コンデンサ誘電体上に上部導電性
ノードを形成する工程を含む方法。
る。 （１） 構造体のコンデンサを形成する方法であって、
前記構造体上にポリシリコン層をデポジットし、前記ポ
リシリコン層上に複数の垂直端部にウェイブを有するフ
ォトレジスト・マスキング層を形成し、前記フォトレジ
スト・マスキング層を用いて前記ポリシリコン層をエッ
チングして、蓄積ノードの複数の垂直端部にウェイブを
有する前記蓄積ノードを形成し、前記フォトレジスト・
マスキング層を除去し、前記蓄積ノード上にコンデンサ
誘電体を形成し、前記コンデンサ誘電体上に上部導電性
ノードを形成する工程を含む方法。
【００１１】（２） 第１項に記載の方法であって、前
記フォトレジスト・マスキング層を形成する工程は、前
記ポリシリコン層上のシリレーションに用いることので
きる材料で構成されるフォトレジスト層をデポジット
し、レチクルを介して前記フォトレジスト層を露光し、
前記フォトレジスト層をシリコン含有化合物にさらして
前記フォトレジスト層をシリレーションし、前記シリレ
ーション工程の後、前記フォトレジスト層をドライ・エ
ッチングし、前記垂直端部上に前記ウェイブを有する前
記フォトレジスト・マスキング層を形成する工程を含む
方法。
記フォトレジスト・マスキング層を形成する工程は、前
記ポリシリコン層上のシリレーションに用いることので
きる材料で構成されるフォトレジスト層をデポジット
し、レチクルを介して前記フォトレジスト層を露光し、
前記フォトレジスト層をシリコン含有化合物にさらして
前記フォトレジスト層をシリレーションし、前記シリレ
ーション工程の後、前記フォトレジスト層をドライ・エ
ッチングし、前記垂直端部上に前記ウェイブを有する前
記フォトレジスト・マスキング層を形成する工程を含む
方法。
【００１２】（３） 第２項に記載の方法であって、前
記シリコン含有化合物をさらす工程は、１００−１８０
度Ｃの範囲の温度で行われる方法。 （４） 第２項に記載の方法であって、前記シリコン含
有化合物をさらす工程は、０．１−５分の範囲の長さで
行われる方法。 （５） 第２項に記載の方法であって、前記ドライ・エ
ッチング工程は酸素プラズマ・エッチングを含む方法。 （６） 第２項に記載の方法であって、前記シリコン含
有化合物はへクサメチルディシラザンを含む方法。 （７） 第１項に記載の方法であって、前記ウェイブは
約１００ｎｍの高さを有する方法。 （８） 第１項に記載の方法であって、前記フォトレジ
スト層は、ポリマーを有する感光性樹脂で構成される方
法。
記シリコン含有化合物をさらす工程は、１００−１８０
度Ｃの範囲の温度で行われる方法。 （４） 第２項に記載の方法であって、前記シリコン含
有化合物をさらす工程は、０．１−５分の範囲の長さで
行われる方法。 （５） 第２項に記載の方法であって、前記ドライ・エ
ッチング工程は酸素プラズマ・エッチングを含む方法。 （６） 第２項に記載の方法であって、前記シリコン含
有化合物はへクサメチルディシラザンを含む方法。 （７） 第１項に記載の方法であって、前記ウェイブは
約１００ｎｍの高さを有する方法。 （８） 第１項に記載の方法であって、前記フォトレジ
スト層は、ポリマーを有する感光性樹脂で構成される方
法。
【００１３】（９） 構造体上にコンデンサを形成する
方法であって、前記構造体上にポリシリコン層をデポジ
ットし、前記ポリシリコン層上にフォトレジスト層をデ
ポジットし、前記フォトレジスト層の一部をレチクルを
介して露光し、前記フォトレジスト層をシリコン含有化
合物で処理し、前記フォトレジスト層の前記一部が除去
され、残りのフォトレジストが垂直端部上にフォトレジ
スト・ウェイブを有するように、前記フォトレジスト層
をドライ・エッチングし、前記残りのフォトレジストを
マスキング層として用いて前記ポリシリコン層をエッチ
ングし、その複数の垂直端部にポリシリコン・ウェイブ
を有する蓄積ノードを形成し、前記残りのフォトレジス
トを除去し、前記蓄積ノード上にコンデンサ誘電体を形
成し、前記コンデンサ誘電体上に上部導電性ノードを形
成する工程を含む方法。
方法であって、前記構造体上にポリシリコン層をデポジ
ットし、前記ポリシリコン層上にフォトレジスト層をデ
ポジットし、前記フォトレジスト層の一部をレチクルを
介して露光し、前記フォトレジスト層をシリコン含有化
合物で処理し、前記フォトレジスト層の前記一部が除去
され、残りのフォトレジストが垂直端部上にフォトレジ
スト・ウェイブを有するように、前記フォトレジスト層
をドライ・エッチングし、前記残りのフォトレジストを
マスキング層として用いて前記ポリシリコン層をエッチ
ングし、その複数の垂直端部にポリシリコン・ウェイブ
を有する蓄積ノードを形成し、前記残りのフォトレジス
トを除去し、前記蓄積ノード上にコンデンサ誘電体を形
成し、前記コンデンサ誘電体上に上部導電性ノードを形
成する工程を含む方法。
【００１４】（１０） 第９項に記載の方法であって、
前記処理工程は１５０−１８０度の範囲の温度で行われ
る方法。 （１１） 第９項に記載の方法であって、前記処理工程
は０．１−５分の範囲の長さで行われる方法。 （１２） 第９項に記載の方法であって、前記ドライ・
エッチング工程は酸素プラズマ・エッチングを含む方
法。 （１３） 第９項に記載の方法であって、前記シリコン
含有化合物はヘクサメチルディシラザンを有する方法。 （１４） 第９項に記載の方法であって、前記ウェイブ
は約１００ｎｍの高さを有する方法。
前記処理工程は１５０−１８０度の範囲の温度で行われ
る方法。 （１１） 第９項に記載の方法であって、前記処理工程
は０．１−５分の範囲の長さで行われる方法。 （１２） 第９項に記載の方法であって、前記ドライ・
エッチング工程は酸素プラズマ・エッチングを含む方
法。 （１３） 第９項に記載の方法であって、前記シリコン
含有化合物はヘクサメチルディシラザンを有する方法。 （１４） 第９項に記載の方法であって、前記ウェイブ
は約１００ｎｍの高さを有する方法。
【００１５】（１５） 第９項に記載の方法であって、
前記フォトレジスト層はポリマーを有する感光性樹脂で
構成される方法。 （１６） コンデンサ構造体であって、ポリシリコンで
構成され、その複数の垂直端部上にウェイブを有する蓄
積ノードと、前記蓄積ノード上のコンデンサ誘電体と、
前記コンデンサ誘電体上の上部導電性ノードを有するコ
ンデンサ構造体。 （１７） 第１６項に記載の構造体であって、前記ウェ
イブは約１００ｎｍの高さを有する構造体。
前記フォトレジスト層はポリマーを有する感光性樹脂で
構成される方法。 （１６） コンデンサ構造体であって、ポリシリコンで
構成され、その複数の垂直端部上にウェイブを有する蓄
積ノードと、前記蓄積ノード上のコンデンサ誘電体と、
前記コンデンサ誘電体上の上部導電性ノードを有するコ
ンデンサ構造体。 （１７） 第１６項に記載の構造体であって、前記ウェ
イブは約１００ｎｍの高さを有する構造体。
【００１６】（１８） 第１６項に記載の構造体であっ
て、前記ウェイブは約１００ｎｍのスペーシングを有す
る構造体。 （１９） 高密度の用途のコンデンサ（キャパシタ）を
形成する方法。コンデンサ１００は、その垂直表面上に
形成されるウェイブ１０８を有する蓄積ノード１０６で
構成される。ウェイブ１０８は、シリレーションされた
フォトレジストを用いてつくられる。シリレーション及
びその後のエッチングの条件は、エッチングされたと
き、シリレーションされたフォトレジストがその垂直端
部上にウェイブを有するようにされる。蓄積ノード１０
６を形成するためのエッチングの間、ウェイブは蓄積ノ
ード１０６に施される。ウェイブ１０８は、蓄積ノード
１０６の表面領域を増加させ、それにより容量も増加す
る。
て、前記ウェイブは約１００ｎｍのスペーシングを有す
る構造体。 （１９） 高密度の用途のコンデンサ（キャパシタ）を
形成する方法。コンデンサ１００は、その垂直表面上に
形成されるウェイブ１０８を有する蓄積ノード１０６で
構成される。ウェイブ１０８は、シリレーションされた
フォトレジストを用いてつくられる。シリレーション及
びその後のエッチングの条件は、エッチングされたと
き、シリレーションされたフォトレジストがその垂直端
部上にウェイブを有するようにされる。蓄積ノード１０
６を形成するためのエッチングの間、ウェイブは蓄積ノ
ード１０６に施される。ウェイブ１０８は、蓄積ノード
１０６の表面領域を増加させ、それにより容量も増加す
る。
【図１】先行技術のＤＲＡＭセルの略図。
【図２】本発明に従ったＤＲＡＭコンデンサの立体断面
図。
図。
【図３】蓄積ノードを形成する前の一対のＤＲＡＭセル
の断面図。
の断面図。
【図４】種々の形成段階における、本発明に従ったコン
デンサの立体図。
デンサの立体図。
【図５】種々の形成段階における、本発明に従ったコン
デンサの立体図。
デンサの立体図。
【図６】種々の形成段階における、本発明に従ったコン
デンサの立体図。
デンサの立体図。
１００ コンデンサ １０６ 蓄積ノード １０８ ウェイブ
Claims (2)
- 【請求項１】 構造体のコンデンサを形成する方法であ
って、 前記構造体上にポリシリコン層をデポジットし、 前記ポリシリコン層上に複数の垂直端部にウェイブを有
するフォトレジスト・マスキング層を形成し、 前記フォトレジスト・マスキング層を用いて前記ポリシ
リコン層をエッチングして、蓄積ノードの複数の垂直端
部にウェイブを有する前記蓄積ノードを形成し、 前記フォトレジスト・マスキング層を除去し、 前記蓄積ノード上にコンデンサ誘電体を形成し、 前記コンデンサ誘電体上に上部導電性ノードを形成する
工程を含む方法。 - 【請求項２】 コンデンサ構造体であって、 ポリシリコンで構成され、その複数の垂直端部上にウェ
イブを有する蓄積ノードと、 前記蓄積ノード上のコンデンサ誘電体と、 前記コンデンサ誘電体上の上部導電性ノードを有するコ
ンデンサ構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US386495P | 1995-09-18 | 1995-09-18 | |
| US003864 | 2001-11-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116117A true JPH09116117A (ja) | 1997-05-02 |
Family
ID=21707967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246646A Pending JPH09116117A (ja) | 1995-09-18 | 1996-09-18 | 粗表面のエッチングによるｄｒａｍノード容量の増加 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5753419A (ja) |
| JP (1) | JPH09116117A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480602B1 (ko) * | 2002-06-28 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US6914286B2 (en) | 2002-06-27 | 2005-07-05 | Samsung Electronics Co., Ltd. | Semiconductor memory devices using sidewall spacers |
| US7399689B2 (en) | 2002-06-27 | 2008-07-15 | Samsung Electronics Co., Ltd. | Methods for manufacturing semiconductor memory devices using sidewall spacers |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305191B1 (ko) * | 1998-07-10 | 2001-11-02 | 한신혁 | 반도체소자용캐패시터제조방법 |
| US6271072B1 (en) | 1999-06-14 | 2001-08-07 | Vanguard International Semiconductor Corporation | Method of manufacturing a storage node having five polysilicon bars |
| US6136661A (en) * | 1999-06-14 | 2000-10-24 | Vanguard International Semiconductor Corporation | Method to fabricate capacitor structures with very narrow features using silyated photoresist |
| KR100349697B1 (ko) * | 1999-06-30 | 2002-08-22 | 주식회사 하이닉스반도체 | 실릴레이션에 의한 패턴묘사를 이용한 반도체소자의 커패시터형성방법 |
| US6136644A (en) * | 1999-12-13 | 2000-10-24 | Vanguard International Semiconductor Corporation | Method of manufacturing a multi-pillared storage node using silylated photoresist |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216336A (ja) * | 1992-10-27 | 1994-08-05 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5562801A (en) * | 1994-04-28 | 1996-10-08 | Cypress Semiconductor Corporation | Method of etching an oxide layer |
-
1996
- 1996-09-13 US US08/713,337 patent/US5753419A/en not_active Expired - Lifetime
- 1996-09-18 JP JP8246646A patent/JPH09116117A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914286B2 (en) | 2002-06-27 | 2005-07-05 | Samsung Electronics Co., Ltd. | Semiconductor memory devices using sidewall spacers |
| US7399689B2 (en) | 2002-06-27 | 2008-07-15 | Samsung Electronics Co., Ltd. | Methods for manufacturing semiconductor memory devices using sidewall spacers |
| KR100480602B1 (ko) * | 2002-06-28 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5753419A (en) | 1998-05-19 |
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