JP2002520875A - 半導体デバイスのキャビティ及び強調されたキャビティ形状のパターニング方法 - Google Patents

半導体デバイスのキャビティ及び強調されたキャビティ形状のパターニング方法

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Abstract

(57)【要約】 リソグラフィによる丸みの影響を最少化しながら半導体基板の表面内に開口を形成する方法。半導体基板は、第１の方向に整列された特徴を有する第１のハードマスク（１５２）と、第２の方向に整列された特徴を有する第２のソフトマスク（１６４）とを用いてパターニングされる。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、一般に集積回路に関し、さらに詳細には、強調された形状及びコン
テナ型コンデンサ及び集積回路デバイスにおける他の構造のための開口又はキャ
ビティ用の強調された形状の製造に関する。
【０００２】 （背景技術） 半導体の製造においては、選択された物質を内部に堆積できる開口あるいはキ
ャビティを形成することがしばしば必要である。本発明は、主としてコンデンサ
に関して議論されているが、本発明は、ポリシリコンプラグ、ビット線接点及び
他の様々の構造の形成において開口が形成される半導体の製造における全ての領
域において適用できることを理解されたい。
【０００３】 コンデンサは、種々の半導体回路で広く使用される。コンデンサは、ＤＲＡＭ
（ダイナミック・ランダムアクセス・メモリ）メモリ回路と特別な関係が有るた
め、本発明は、ＤＲＡＭメモリ回路に関して論議する。
【０００４】 ＤＲＡＭメモリ回路は、１枚の半導体ウエハ上に、ＤＲＡＭセルとして知られ
ている同一の回路要素を数百万個模写することによって製造される。ＤＲＡＭセ
ルは、１ビット（二進数字）のデータを記憶できるアドレス可能な場所である。
一般の形態において、一つのＤＲＡＭセルは、二つの回路構成要素、すなわち一
つの記憶コンデンサと一つのアクセス電解効果型トランジスタとからなる。
【０００５】 図１は、二つの隣接するＤＲＡＭセル１０を含む一つのＤＲＡＭメモリ回路の
一部分を示す。各セルにおいて、記憶コンデンサ１４の一方は、一般に当回路の
内部動作電圧（論理「１」の信号に対応する電圧）の半分である基準電圧点に接
続されている。記憶コンデンサ１４の他方は、アクセス電解効果型トランジスタ
１２のドレインに接続されている。アクセス電解効果型トランジスタ１２のゲー
トは、ワード線１８と呼ばれる信号線に接続されている。アクセス電解効果型ト
ランジスタ１２のソースは、ビット線１６と呼ばれる信号線に接続されている。
回路がこのように接続された状態では、ビット線１６上の信号（論理「０」又は
論理「１」）を記憶コンデンサ１４に書き込むこと、あるいは記憶コンデンサ１
４から読み出すことを可能にしたり、阻止したりすることによってワード線記憶
コンデンサ１４へのアクセスを制御することは明らかである。
【０００６】 ＤＲＡＭの製造は大変競争的なビジネスである。そこには個々のセルのサイズ
を小さくしたり、より多くのメモリを１つのメモリチップ上に詰め込むことがで
きるようにメモリセルの密度を増加させたりするという絶え間ないプレッシャー
がある。しかし、セルのサイズが小さくなり続けても、リフレッシュ速度で電荷
を保持するために十分に高い記憶容量を保持することも必要である。この要求に
よってＤＲＡＭの製造は、溝型コンデンサ及び積層型コンデンサを含む３次元コ
ンデンサ設計に変わった。積層型コンデンサは、半導体デバイスの中のアクセス
トランジスタの上に配置されたコンデンサである。一方、溝型コンデンサは、ウ
エハ基板の中のトランジスタの真下に形成される。製造の容易さ及び増大した容
量のため、４メガビットより大きなＤＲＡＭのほとんどの製造業者は積層型コン
デンサを用いる。このため本発明は、積層型コンデンサに関して論議するが、そ
れに限定されないことを理解されたい。本発明は、溝型、平面型、あるいは他の
型のコンデンサへの利用が可能である。
【０００７】 積層型コンデンサの広く用いられている一つのタイプは、コンテナ型コンデン
サとして知られている。公知のコンテナ型コンデンサは、卵型又は円形の断面を
有する直立したチューブ（円筒）の形をしている。そのチューブの壁は、誘電体
で分離された、ドープした多結晶シリコン（本願明細書ではポリシリコン又はポ
リと呼ぶ）導電材からなる２つのプレートからなる。チューブの底面は閉塞され
ており、外壁はアクセストランジスタのドレインあるいはそれ自身がドレインに
接触するプラグのいずれかに接触している。チューブの他端は開いている（チュ
ーブには、後の製造プロセスにおいて、絶縁材が充填される）。チューブの側壁
及び閉端はコンテナを形づくるので、「コンテナ型コンデンサ」といわれている
。本発明は、さらに積層コンテナ型コンデンサに関して論議するが、本発明はそ
れに限定されないことを理解されたい。
【０００８】 通常の製造プロセスにおいては、積層コンテナ型コンデンサのようなコンデン
サは、表面をパターニングして、後に半球粒状ポリ（ＨＳＧ）や誘電体物質等の
導電材で充填される開口あるいはコンテナ型セルを形成することによって形成さ
れる。コンテナ型セル内に堆積できる物質の量は、コンデンサの容量を決める。
従って、所定の基板面積当たりのコンテナ型セルの容積は非常に重要である。
【０００９】 コンテナ型セルのパターニングプロセスは、一般に、下にある層をエッチング
から選択的に保護する保護層又はマスクを形成することを含む。それらのマスク
は、一般に、ソフトマスクとハードマスクとに分類される。ソフトマスクは、フ
ォトレジストの薄い層を基板上にコーティングすることによって製造される。こ
のフォトレジストは、その後、フォトレジスト中のパターンを限定するマスク又
はレチクルを介して光源に曝される。ポジレジストが使われるか、ネガレジスト
が使われるかによって、現像液中において、フォトレジストの露光された部分が
溶かされるか、あるいは溶かされないかがそれぞれ決まる。その結果、フォトレ
ジストが現像された後、パターニングされたフォトレジスト層が下にある層の上
に残る。フォトレジストで覆われていない下にある層の部分は、その後、適当な
エッチング技術及び化学的性質を用いてエッチングされる。フォトレジスト中の
パターンは、このようにして下にある層に転写される。
【００１０】 ハードマスクは、堆積、スパッタリング、あるいは化学的気相成長を用いて材
料の薄い層を基板上にコーティングすることによって製造される。ソーダ石灰や
ホウケイ酸塩等の物質がハードマスクの形成に用いられる。いったん堆積された
ハードマスク材の薄い層は、その後、上述したソフトマスクを用いてパターニン
グされる。パターニングされたハードマスクは、その後に行われる、ハードマス
クで覆われた下にある層のエッチングに対する物理的障壁として作用する。
【００１１】 上記のプロセスにおいて遭遇する関門は、リソグラフィによる丸みである。リ
ソグラフィによる丸みは、フォトレジストが露光されるマスクの端部や角部周辺
の照射回折の結果として生じる。またリソグラフィによる丸みは、レチクル自身
上の端部の丸みによっても生じる。図２に示すように、リソグラフィによる丸み
のため、鋭く画定された端部を含むレチクル１０２を用いた時でさえ、フォトレ
ジスト９８の表面上に露出されて得られたパターン１０４には丸みが付いている
。図３に示すように、このようにパターニングされたフォトレジスト９８を用い
て下にある面１４８をエッチングすると、丸みの影響がパターニングされたポリ
シリコン１４８に模写される。リソグラフィによる丸みの影響は、得られるコン
デンサセル１０６の容積を減少させるため、コンデンサの容量も減少する。
【００１２】 Ｐｅｔｔｉ等は、米国特許第５，５２３，２５８号明細書で、トランジスタの
製造における半導体基板上に形成された材料層をパターニングするために別々の
マスクを用いる方法について言及している。しかしＰｅｔｔｉ等は、開口あるい
はキャビティの形成におけるリソグラフィによる丸みの影響を減少させる方法に
ついては提案していない。むしろＰｅｔｔｉ等は、１枚のマスクを用いてゲート
トランジスタ材を第１の方向にパターニングした後、第１の方向と直交する第２
のマスクを用いてゲートトランジスタ材を「カッティング」することについて言
及している。
【００１３】 メモリセルの密度が増加し続けるにつれて、空いたスペースの有効利用がさら
に重要になってくる。従って、コンデンサ及びキャビティの形成を要する他の構
造の製造におけるリソグラフィによる丸みの影響を減少させる、あるいは避ける
プロセスが必要である。
【００１４】 （発明の概要） 本発明は、リソグラフィによる丸みの影響を最少化しながら、構造をパターニ
ングする方法を提供するものである。また本発明は、強調されたコンデンサ形状
及び得られるセルの容積を最大化するコンデンサセルをパターニングする方法を
提供するものである。
【００１５】 本発明によれば、開口は、第１の方向に整列された特徴を有する第１のマスク
と、第２の方向に整列された特徴を有する第２のマスクとを用いて半導体基板の
表面をパターニングすることによって形成される。本願明細書において、「基板
」という用語は、一つ以上の半導体層又は半導体デバイスの能動的な又は作用可
能な部分を含む構造を意味する。また本願明細書において、「基板」及び「半導
体基板」という用語は、下にあるシリコンあるいは他のウエハ材自身のみに限定
されず、その上のどんな層をも含む。本発明の第１の態様によれば、第１及び第
２のマスクの方向の特徴は、互いに直交しているか又はほぼ直交していることで
ある。本発明の第２の態様によれば、前記第１及び第２のマスクの方向の特徴は
、互いにほぼ直交していないことである。
【００１６】 好適な実施の形態によれば、コンテナ型コンデンサセルは、第１の方向に整列
された特徴を有する第１のハードマスクと、第２の方向に整列された特徴を有す
る第２のソフトマスクとを用いて絶縁層材をパターニングすることによって形成
される。最も好適な実施の形態によれば、第１及び第２のマスクの方向の特徴は
、互いに直交しているか又はほぼ直交していることである。得られるコンデンサ
セルは、従来のコンデンサセルに見られるリソグラフィによる丸みの影響の回避
あるいは最少化によって強調された断面形状を有するため、基板の所定面積に対
する容量が従来のセルよりも向上する。
【００１７】 （好適な実施の形態の詳細な説明） 本発明の一つの実施の形態によるコンテナ型コンデンサの製造プロセスの典型
的な構成を以下に記載する。しかし、このプロセスは、多数の可能なプロセスの
うちの一つの例に過ぎないことを理解されたい。例えば、ＢＰＳＧは、導電層間
を絶縁するために、及びコンデンサセルを包むために、好適な実施の形態におい
て使用される。他の絶縁材としては、燐化ケイ素ガラス（ＰＳＧ）や二酸化ケイ
素（ＳｉＯ２）を用いることができる。他の例として、次に続くプロセスによっ
て形成されたコンデンサの下のプラグを除去することができる。本発明は、以下
に記載した特定の構造あるいはプロセスによって限定されることを意味しない。
【００１８】 図４を参照すると、初期の処理工程における半導体ウエハの断片が符号１００
で示されている。半導体ウエハ１００は、電界分離酸化領域１１４及び能動領域
１１６、１１８、１２０が形成された状態のバルクのシリコン基板１１２からな
る。ワード線１２２、１２４、１２６、１２８は従来の方法でウエハ１００上に
構成されている。各ワード線は低ゲート酸化物１３０、低ポリ層１３２、高導電
率シリコン化合物層１３４及び絶縁窒化ケイ素キャップ１３６とからなる。各ワ
ード線は、窒化ケイ素からなる絶縁スペーサ１３８を備えている。
【００１９】 ２つのＦＥＴが図４に描かれている。一方のＦＥＴは、２つの能動領域（ソー
ス／ドレイン）１１６、１１８及び一つのワード線（ゲート）１２４とからなる
。他方のＦＥＴは、２つの能動領域（ソース／ドレイン）１１８、１２０及び第
２のワード線（ゲート）１２６とからなる。２つのＦＥＴに共通な能動領域１１
８は、ビット線コンタクトがその上に形成される能動領域である。
【００２０】 図５を参照すると、窒化物又はＴＥＯＳ（オルトケイ酸エチル）からなる薄い
層１４０がウエハ１００の頂部に設けられている。次に絶縁材からなる層１４２
が堆積されている。絶縁材は、好ましくは、ホウ素燐ケイ酸ガラス（ＢＰＳＧ）
からなる。絶縁層１４２は、後に、化学的機械的研磨（ＣＭＰ）によって平坦化
される。
【００２１】 図６を参照すると、絶縁層１４２を貫通してプラグ開口１４４が形成されてい
る。プラグ開口１４４は、フォトマスキング及び薄い窒化物層１４０に関連した
ＢＰＳＧとドライケミカルエッチングとによって絶縁層１４２を貫通して形成さ
れている。これらの開口は、要望により、コンデンサセルの開口のパターニング
と関連して以下に論議する２つの別々のマスクを用いてパターニングすることが
できる。図７を参照すると、導電材からなる層１４６がプラグ開口１４４内に導
電材を供給するために堆積されている。導電層１４６は、能動領域１１６、１１
８、１２０と接触している。層１４６を形成するのに適切な材料の例は、砒素及
び燐をドープしたポリである。図８を参照すると、導電層１４６は、導電層１４
６の残留物が電気的絶縁プラグ１４６を能動領域１１６、１１８、１２０上に形
成するようにＢＰＳＧ層１４２の上面の真下の先端までドライエッチング（又は
化学機械的研磨）される。
【００２２】 図９を参照すると、コンテナ型セル層１４８が図８の構造の上に堆積される。
好適な実施の形態によれば、コンテナ型セル層１４８はＢＰＳＧで形成される。
しかし別の実施の形態においては、コンテナ型セル層１４８は、燐化ケイ素ガラ
ス（ＰＳＧ）や二酸化ケイ素（ＳｉＯ２）等の他の絶縁材で形成することができ
る。
【００２３】 図１０を参照すると、第１のマスク層１５０がコンテナ型セル層１４８上に形
成されている。好適な実施の形態による第１のマスク層１５０はハードマスクで
あるが、ソフトマスクも用いることができる。さらに、第１のマスク層１５０は
、下にあるコンテナ型セル層１４８がエッチングされるとき、マスクのために形
成されるようにパターニングできるどんな適当な物質も含む。例えば、マスク層
１５０は、好ましくは約２００〜２０００オングストロームの厚みに堆積された
二酸化ケイ素（ＳｉＯ２）あるいは窒化ケイ素（Ｓｉ３Ｎ４）からなる。マスク
層１５０を形成するために用いる堆積技術、あるいはマスク層１５０をエッチン
グするために用いるエッチング技術によってこれらの物質の他の厚みも使用する
ことができる。マスク層は、化学蒸着（ＣＶＤ）等を用いても堆積することがで
きる。さらに、マスク層が二酸化ケイ素（ＳｉＯ２）からなる箇所では、下にあ
るコンテナ型セル層１４８の上に堆積又は成長させることができる。
【００２４】 図１１を参照すると、図１０のマスク層１５０は、ハードマスク１５２を画定
するためにパターニングされる。マスク層１５０をパターニングする際には、適
当であればどんなパターニングプロセスでも使用することができる。例えば、フ
ォトレジストのような感光性物質からなる層は、マスク層１５０上に形成するこ
とができ、紫外線照射等に曝すことができ、かつハードマスク１５２のマスクラ
インパターンを形成するためにエッチングされる感光性物質を画定するために現
像することができる。マスクラインパターンは、適当なエッチング技術及び化学
的性質を用いてエッチングされる。例えば、時限又は終点エッチングを用いるこ
とができる。エッチングは、マスクで覆われていないコンテナ型セル層１４８を
保護するために、下にあるコンテナ型セル層１４８の構成に対して選択的である
。
【００２５】 図１２を参照すると、ハードマスク１５２が形成され、ソフトマスク１６４が
形成されかつコンテナ型セル層１４８をパターニングするためにハードマスク１
５２と共に用いられる。ソフトマスク層１６４はフォトレジストの薄い層で形成
され、レチクル１５４を介して紫外線照射等の適当な照射に曝される。レチクル
１５４は、フォトレジスト中にソフトマスクラインパターン１５６として画定さ
れるラインパターン１５８を含む。第１の好適な実施の形態によれば、ソフトマ
スクラインパターン１５６は、コンテナ型セル層１４８内に、くっきりと画定さ
れた内部の適切な角度の角部を有する、直角又は矩形形状のコンデンサセルがエ
ッチングで得られるように、ハードマスク１５２によって画定された特徴に対し
て直交するように画定される。第２の実施の形態によれば、ソフトマスクライン
パターン１５６は、コンテナ型セル層１４８内に、矩形形状でないコンデンサセ
ルを画定するように、ハードマスク１５２によって画定された特徴に対してほぼ
直交しないように画定される。別の実施の形態では、ソフトマスク及びハードマ
スク１５２の特徴は、例えば、三角形や台形形状、五角形や六角形等の４辺以上
含む他の幾何学的形状を含む様々の特徴を示すことができる。このような各実施
の形態において、セルの形状は、くっきりと画定された内部の角部及びリソグラ
フィによる丸みの影響の回避又は最少化によって強調される。
【００２６】 ハードマスク１５２及びソフトマスク１６４を用いてコンテナ型セル層１４８
をパターニングする際には、適切ならばどんなパターニングプロセスでも用いる
ことができる。コンテナ型セル層１４８内にエッチングされ、得られた特徴は、
ソフトマスク・ラインパターン１５６及びハードマスク１５２によって画定され
る。適切であれば紫外線照射のようなどんな照射でも、ソフトマスク・ラインパ
ターン１５６を画定するために用いることができる。画定された、下にあるコン
テナ型セル層１４８は、適当なエッチング技術及び化学的性質を用いてエッチン
グされる。例えば、時限又は終点エッチングを用いることができる。エッチング
は、オーバエッチングに対して保護するように、下にある絶縁層１４２及びポリ
シリコンプラグ１４６の構成に対して選択的である。
【００２７】 図１３を参照すると、図１２に図示された本発明の好適な実施の形態に従って
パターニングされて得られたコンデンサセル１６０が示されている。得られるコ
ンデンサセル１６０の矩形形状は、形成できるくっきりと画定された内部の角部
及び形状の一つの例にすぎない。五角形や六角形等の４辺以上含む他の幾何学的
形状や四角形、三角形及び台形形状にも形成することができる。このような各形
状は、リソグラフィによる丸みが回避又は最少化されるので、本発明によって得
られたプロセス及び構成によって強調され、従来技術によるセル及びキャビティ
と比べて断面積が増加している。その結果、半導体のスペースは最適化され、容
量は増加し、かつ特徴は、過度の重なりや短絡、寄生容量等を伴うことなく小さ
くすることができる。
【００２８】 本発明によるコンデンサの製造の利点を、図１４を参照してさらに詳しく論議
する。図１４は、好適な実施の形態に従って形成されたコンデンサセル１６０の
部分断面斜視図である。図示したように、コンデンサセル層１４８内にコンデン
サセル領域を画定するための２つの別々のマスクを用いることによって、リソグ
ラフィによる丸みが除去され、得られるコンデンサセルの壁１５８、１６２がく
っきりと画定された端部となる。従って、半導体領域当たりの断面積及び容量は
最大化される。
【００２９】 図１５は、コンピュータシステムのメモリセル・アレイ内での本発明の利用を
示す、本発明によるＤＲＡＭのブロック図である。図１５を参照すると、ＤＲＡ
Ｍ１５０は、メモリ情報のデータ信号を記憶するためのメモリセル・アレイ１５
１と、外部からのアドレス信号を受信してメモリセル（ユニットメモリ回路を構
成する）を選択する行／列アドレスバッファ１５２と、アドレス信号を復号する
ことによってメモリセルを選定するための行デコーダ１５３及び列デコーダ１５
４と、選定されたメモリセル内に記憶された信号を増幅し読み出すためのセンス
・リフレッシュ増幅器１５５と、データを入出力するためのデータ入力バッファ
１５６及びデータ出力バッファ１５７と、クロック信号を発生させるためのクロ
ック発生器１５８とを含む。
【００３０】 コンデンサセルの製造においてリソグラフィによる丸みを回避する方法を上述
のように記載してきた。上述の説明では、本発明の利用をコンテナ型コンデンサ
を形成することに関して記載したが、本発明は、コンテナ型コンデンサの形成に
関する目的以外の目的のためのセル及び開口のパターニングあるいはエッチング
にも利用できることを認識されたい。例えば、ポリシリコンプラグのための開口
やビット線コンタクトは、本発明を利用して形成することができる。
【００３１】 さらに、本発明はＤＲＡＭメモリ回路に関して記載してきたが、本発明はより
広い適応性を有し、かつＳＲＡＭやＳＣＲＡＭなどのどんな集積回路の設計にも
利用できることに注意されたい。同様に、上述したプロセスは利用できる多数の
方法のうちの一つにすぎない。従って、上述の説明及び添付図面は、本発明の目
的、特徴及び利点を達成及び実現できる好適な実施の形態の実例に過ぎない。こ
のことは本発明が本願明細書中に示しかつ記載された実施の形態に限定されるこ
とを意味しない。本発明は、特許請求の範囲の要旨及び範囲によって限定される
のみである。
【図面の簡単な説明】
【図１】 従来のＤＲＡＭメモリ回路の一部の回路図である。
【図２】 コンデンサセルを形成するために従来のシングルマスクフォトリソグラフィを
施される半導体ウエハの部分断面斜視図である。
【図３】 パターニング後形成されて得られたコンデンサセルを示す、図２の半導体ウエ
ハの部分断面斜視図である。
【図４】 本発明の１つの実施形態による初期の処理工程における半導体ウエハの一部の
概略断面図である。
【図５】 図４に示す処理工程の次の処理工程における半導体ウエハの一部の概略断面図
である。
【図６】 図５に示す処理工程の次の処理工程における半導体ウエハの一部の概略断面図
である。
【図７】 図６に示す処理工程の次の処理工程における半導体ウエハの一部の概略断面図
である。
【図８】 図７に示す処理工程の次の処理工程における半導体ウエハの一部の部分断面斜
視図である。
【図９】 図８に示す処理工程の次の処理工程における半導体ウエハの一部の部分断面斜
視図である。
【図１０】 図９に示す処理工程の次の処理工程における半導体ウエハの一部の部分断面斜
視図である。
【図１１】 図１０に示す処理工程の次の処理工程における半導体ウエハの一部の部分断面
斜視図である。
【図１２】 図１１に示す処理工程の次の処理工程における半導体ウエハの一部の部分断面
斜視図である。
【図１３】 パターニング後に形成され得られるコンデンサセルを示す、図１２に示す処理
工程の次の処理工程における半導体ウエハの一部の部分断面斜視図である。
【図１４】 好適な実施の形態に従って形成されたコンデンサセルの部分断面斜視図である
。
【図１５】 コンピュータシステム内の１つのＤＲＡＭの一般的な構成を示すブロック図で
ある。
【手続補正書】
【提出日】平成１３年２月２日（２００１．２．２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，Ｇ Ｍ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ， ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ Ｆターム(参考） 5F033 JJ04 KK01 LL04 NN40 QQ01 QQ11 QQ28 QQ48 RR04 RR06 RR15 SS04 SS11 TT08 VV16 5F083 AD42 AD49 JA56 MA03 MA17 MA20 PR01 PR03

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 第１の方向に整列された特徴を有する第１のマスク層を形成するステップと、 第２の方向に整列された特徴を有する第２のマスク層を形成するステップと、 半導体の表面を、前記第１及び第２のマスクを介してエッチングするステップ
    と を具備する、半導体基板の表面内に開口を形成する方法。
  2. 【請求項２】 前記第１のマスクがハードマスクである請求項１記載の方法。
  3. 【請求項３】 前記第２のマスクがソフトマスクである請求項２記載の方法。
  4. 【請求項４】 前記第１及び第２の方向が互いに直交しているか又はほぼ直交している請求項
    ３記載の方法。
  5. 【請求項５】 前記第１及び第２の方向が互いにほぼ直交していない請求項３記載の方法。
  6. 【請求項６】 前記第１のマスクは、二酸化ケイ素及び窒化ケイ素からなる群から選択された
    材質である請求項５記載の方法。
  7. 【請求項７】 前記半導体の表面は、ポリシリコン、ＢＰＳＧ及びＰＳＧからなる群から選択
    された材質である請求項６記載の方法。
  8. 【請求項８】 第１の方向に整列された特徴を有するハードマスクを形成するステップと、 第２の方向に整列された特徴を有するソフトマスクを形成するステップと、 コンテナ型セルを、半導体基板内でハードマスク及びソフトマスクを介してエ
    ッチングするステップと、 前記コンテナ型セル内に導電材料を供給するステップと を具備する、半導体基板上にコンテナ型コンデンサを形成する方法。
  9. 【請求項９】 前記ハードマスクは第１の方向に整列された特徴を持ち、前記ソフトマスクは
    第２の方向に整列された特徴を持ち、前記第１及び第２の方向は互いにほぼ直交
    している請求項８記載の方法。
  10. 【請求項１０】 前記ハードマスクは第１の方向に整列された特徴を持ち、前記ソフトマスクは
    第２の方向に整列された特徴を持ち、前記第１及び第２の方向は互いにほぼ直交
    していない請求項８記載の方法。
  11. 【請求項１１】 前記半導体の表面は、ポリシリコン、ＢＰＳＧ及びＰＳＧからなる群から選択
    された材質である請求項６記載の方法。
  12. 【請求項１２】 前記導電材料は、ＨＳＧからなる請求項１１記載の方法。
  13. 【請求項１３】 ポリシリコン、ＢＰＳＧ及びＰＳＧからなる群から選択された第１の絶縁層を
    形成するステップと、 第１の方向に整列された特徴を有するハードマスクを前記第１の絶縁層上に形
    成するステップと、 第２の方向に整列された特徴を有するソフトマスクを形成するステップと、 前記第１の絶縁層を前記ハードマスク及びソフトマスクを介してエッチングす
    るステップと、 ＨＳＧからなる導電材料をコンテナ型セル内に供給するステップと を具備するＤＲＡＭの製造方法。
  14. 【請求項１４】 前記第１及び第２の方向が互いに直交しているか又はほぼ直交している請求項
    １３記載の方法。
  15. 【請求項１５】 前記第１及び第２の方向が互いにほぼ直交していない請求項１３記載の方法。
  16. 【請求項１６】 プロセッサと、 コンデンサを有する少なくとも一つのメモリセルを含み、前記プロセッサに接続
    されたメモリ回路と を備え、前記コンデンサは一対の導電面と前記導電面の間に設けられた誘電体
    とからなり、前記コンデンサは、コンデンサセルの周辺を形成する少なくとも４
    つのコンテナ壁と、前記コンデンサセル内の底面である１つのコンテナ床とを備
    えているコンピュータシステム。
  17. 【請求項１７】 各コンテナ壁は、前記コンテナ床にほぼ直交するようにエッチングされている
    請求項１６記載のコンピュータシステム。
  18. 【請求項１８】 第１の材料層を形成するステップと、 前記第１の材料層上にハードマスク層を形成するステップと、 前記ハードマスク層をパターニングして第１の方向に整列された特徴を有する
    ハードマスクを形成するステップと、 前記ハードマスク層上及び前記第１の材料層上にフォトレジスト層を形成する
    ステップと、 前記フォトレジスト層を光源にさらして第２の方向に整列された特徴を有する
    ソフトマスクを形成するステップと、 前記ハードマスク及びソフトマスクを介してコンテナ型セルを前記第１の材料
    層内でエッチングするステップと、 前記コンテナ型セル内に導電材料を供給するステップと を具備するコンテナ型セルを形成する方法。
  19. 【請求項１９】 前記第１及び第２の方向が互いに直交しているか又はほぼ直交している請求項
    １８記載の方法。
  20. 【請求項２０】 前記第１及び第２の方向が互いにほぼ直交していない請求項１８記載の方法。
  21. 【請求項２１】 前記ハードマスクは、二酸化シリコン及び窒化シリコンからなる群から選択さ
    れた材質である請求項１８記載の方法。
  22. 【請求項２２】 前記第１の材料層は、ポリシリコン、ＢＰＳＧ及びＰＳＧからなる群から選択
    された材質である請求項１８記載の方法。
  23. 【請求項２３】 各コンテナ型セルは、コンテナ型セルの周辺を形成する少なくとも４つのコン
    テナ壁と、コンテナ型セル内の底面である１つのコンテナ床とを備えている請求
    項１８記載の方法。
  24. 【請求項２４】 各コンテナ壁は、前記コンテナ床にほぼ直交するようにエッチングされる請求
    項２３記載の方法。
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