KR20010071903A - 반도체 소자용 공동 패터닝 방법 및 향상된 공동 형태 - Google Patents

반도체 소자용 공동 패터닝 방법 및 향상된 공동 형태 Download PDF

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Abstract

리소그래픽 라운딩(lithographic rounding) 효과를 최소화시키면서 반도체 기판의 표면 내에 구멍을 형성하는 방법이 제공된다. 제 1 방향으로 정렬되는 외형의 제 1 하드 마스크(152)와 제 2 방향으로 정렬되는 제 2 소프트 마스크(164)를 이용하여 반도체 기판이 패터닝된다.

Description

반도체 소자용 공동 패터닝 방법 및 향상된 공동 형태{METHOD FOR PATTERNING CAVITIES AND ENHANCED CAVITY SHAPES FOR SEMICONDUCTOR DEVICES}
반도체 제작에서, 선택된 물질을 증착할 수 있는 구멍(opening)이나 공동(cavity)을 생성할 필요가 있다. 발명이 커패시터에 대해 주로 논의되겠지만, 폴리실리콘 플러그, 비트 라인 접점, 그리고 여러 다른 구조의 생성과 같이 구멍이 형성되는 모든 영역의 반도체 제작에 발명을 적용할 수 있는 것으로 이해하여야 할 것이다.
커패시터는 반도체 회로에 광범위하게 사용된다. DRAM 메모리 회로에서 커패시터는 특히 중요한 관심사이다. 그러므로, 발명은 DRAM 메모리 회로와 연관하여 설명될 것이다.
DRAM 메모리 회로는 단일 반도체 웨이퍼 상에서 DRAM 셀과 같이 수백만개의 동일한 회로 요소를 반복함으로서 제작된다. DRAM 셀은 한 비트의 데이터를 기억할 수 있는 어드레싱 가능한 장소이다. 가장 흔한 형태로, DRAM 셀은 두 개의 회로 부품, 즉 기억 커패시터(storage capacitor)와 접근 전계 효과 트랜지스터(access field effect transistor)로 이루어진다.
도 1은 두 개의 인접 DRAM 셀(10)을 포함하는 DRAM 메모리 회로의 일부를 도시한다. 각각의 셀에 대해, 기억 커패시터(14)의 한 측부는 기준 전압에 연결되고, 이 기준 전압은 일반적으로 회로의 내부 작동 전압(논리 "1" 신호에 상응하는 전압)의 반이다. 기억 커패시터(14)의 다른 측부는 접근 전계 효과 트랜지스터(12)의 드레인에 연결된다. 접근 전계 효과 트랜지스터(12)의 게이트는 워드 라인(18)으로 불리는 신호에 연결된다. 전계 효과 트랜지스터(12)의 소스는 비트 라인(16)으로 불리는 신호에 연결된다. 이 방식으로 연결되는 회로로, 비트 라인(16) 상의 신호(논리 "0", 또는 논리 "1")를 기억 커패시터(14)에 기록하는 것이나 기억 커패시터(14)로부터 판독하는 것을 허용하거나 차단함으로서 기억 커패시터(14)로의 접근을 워드 라인이 제어한다는 것이 명백하다.
DRAM 제작은 매우 경쟁이 심한 사업이다. 단일 메모리 칩에 보다 많은 메모리를 허용하기 위해 개별 셀의 크기를 감소시키고 메모리 셀 밀도를 증가시키고자 하는 노력이 끊임없이 행해지고 있다. 그러나, 셀 크기가 계속 줄어들 경우에도 현재 사용되는 리프레시 속도로 전하를 유지하기 위해 충분히 큰 기억 용량(storage capacitance)을 유지할 필요가 있다. 이는 DRAM 제작자에게 트렌치 및 적층 커패시터와 같은 3차원적 커패시터 설계로 관심을 돌리게 한다. 적층 커패시터(stacked capacitor)는 반도체 소자의 접근 트랜지스터 위에 위치하는 커패시터이다. 이와는 대조적으로, 트렌치 커패시터(trench capacitor)는 트랜지스터 하부의 웨이퍼 기판에 형성된다. 제작 편이성 및 용량(capacitance) 증가를 위해, 4메가비트 이상 DRAM의 대부분의 제작자는 적층 커패시터를 사용한다. 그러므로, 발명은 적층 커패시터와 연관하여 설명될 것이고, 허나 이에 제한되지는 아니한다. 트렌치 커패시터나 평면 커패시터, 또는 다른 커패시터를 제작하는 발명의 이용도 또한 가능하다.
폭넓게 사용되는 적층 커패시터 중 하나는 컨테이너 커패시터이다. 공지된 컨테이너 커패시터는 타원형이나 원형의 단면을 가지는 원통 튜브 형태이다. 유전체로 분리되는 도핑된 다결정 실리콘(폴리실리콘이나 폴리로 부름)과 같은 전도 물질의 두 플레이트로 튜브 벽이 구성된다. 튜브의 하부 단부는 폐쇄되고, 외벽은 접근 트랜지스터의 드레인과 접촉하거나, 드레인에 연결되는 플러그에 접촉한다. 튜브의 다른 단부는 개방된다(튜브는 차후의 제작 과정에서 절연 물질로 채워진다). 튜브의 이러한 측벽과 폐쇄 단부가 컨테이너를 형성한다. 따라서 그 명칭이 "컨테이너 커패시터(container capacitor)"가 된다. 발명이 적층식 컨테이너 커패시터에 대해 기술되지만, 발명은 이에 제한되는 것이 아니다.
전형적인 제작 과정에서, 적층식 컨테이너 커패시터와 같은 커패시터는 구멍이나 컨테이너 셀을 생성하기 위해 표면을 패터닝함으로서 형성된다. 이 구멍이나 컨테이너 셀은 반구형 입자 폴리(HSG) 등과 같은 전도 물질, 그리고 셀 유전 물질로 채워진다. 컨테이너 셀 내에 증착될 수 있는 물질의 양은 커패시터의 용량(capacitance)을 결정한다. 그러므로, 주어진 기판 영역 당 컨테이너의 부피는 매우 중요하다.
컨테이너 셀의 패터닝 과정은 에칭으로부터 하부층의 선택적 보호를 위한 보호층이나 마스크를 형성하는 과정을 포함한다. 마스크는 일반적으로 소프트 마스크나 하드 마스크로 분류된다. 소프트 마스크는 기판에 얇은 층의 포토레지스트를 코팅함으로서 제작된다. 이 포토레지스트는 마스크나 망선(reticle)을 통해 광원에 노출된다. 상기 마스크나 망선은 포토레지스트에 패턴을 형성시킨다. 양성 포토레지스트가 사용되는 지 음성 포토레지스트가 사용되는 지에 따라, 포토레지스트의 노출부가 현상기(developer)에서 각각 용해성이거나 불용성이 된다. 그 결과, 패터닝된 포토레지스트층은 포토레지스트가 현상된 후 하부 층 위에 남게 된다. 포토레지스트로 덮히지 않은 하부 층의 이 부분은 적절한 에칭 기술과 화학 처리를 이용하여 에칭될 수 있다. 따라서 포토레지스트의 패턴은 하부층에서 반복된다.
하드 마스크는 증착, 스퍼터링, 또는 화학 증기 증착법을 통해 기판 위의 박막층 물질을 코팅함으로서 제작된다. 소다 석회(sodalime)나 보로실리케이트(borosilicate)가 하드 마스크 형성에 사용될 수 있다. 일단 증착되면, 앞서 상세하게 설명한 바와 같이 소프트 마스크를 이용하여 하드 마스크 물질의 박막층이 패터닝된다. 패터닝된 하드 마스크는 하드 마스크로 덮힌 하부층의 이어지는 에칭에 물리적인 장벽으로 작용한다.
앞서의 과정에서 맞딱드리는 주요한 제한 사항은 리소그래픽 라운딩(lithographic rounding)이다. 리소그래픽 라운딩은 포토레지스트를 노출시키는 마스크의 변부와 코너 주위의 회절로 인해 발생한다. 망선 자체의 변부 라운딩에 의해 추가적인 리소그래픽 라운딩이 유발될 수도 있다. 도 2에 도시되는 바와 같이, 리소그래픽 라운딩으로 인해, 직선 형태의 변부를 가지는 망선(102)을 사용하더라도, 포토레지스트(98)의 표면에 노출되는 최종 패턴(104)이 둥글게 나온다. 도 3에 도시되는 바와 같이, 이렇게 패터닝된 포토레지스트(98)를 이용하여 하부층(148)이 에칭될 때, 라운딩 효과는 패터닝된 폴리실리콘(148)에 그대로 나타난다. 리소그래픽 라운딩은 최종 커패시터 셀(106)의 부피를 감소시키고, 그래서 용량(capacitance) 역시 감소한다.
Petti 외 다수에게 허여된 미국 특허 제 5,523,258 호는 트랜지스터 제작시 반도체 기판 위에 형성되는 물질층을 패터닝하기 위해 분리 마스크를 이용하는 방법에 관한 것이다. 그러나 Petti 외 다수의 특허는 구멍이나 공동의 형성시 리소그래픽 라운딩 효과를 감소시키는 방법을 제시하지 않는다. 차라리, Petti 외 다수의 특허는 단일 마스크로 게이트 트랜지스터 물질을 제 1 방향으로 패터닝하여 제 1 방향에 수직인 제 2 마스크로 게이트 트랜지스터 물질을 "절단"하는 과정에 관한 것이라 볼 수 있다.
메모리 셀 밀도가 계속 증가함에 따라, 공간의 효율적 이용이 점차 중요해지고 있다. 그러므로, 커패시터와, 공동 형성을 필요로하는 타구조의 제작시 리소그래픽 라운딩 효과를 방지하거나 감소시키는 과정이 필요하다.
본 발명은 집적 회로에 관한 것으로서, 특히 컨테이너 커패시터와 집적 회로 소자의 타구조에 대한 구멍(opening)이나 공동(cavity)의 향상된 형태 및 향상된 형태 제작에 관한 것이다.
도 1은 기존 DRAM 메모리 회로의 일부를 도시하는 도면.
도 2는 커패시터 셀 형성을 위해 기존 단일-마스크 포토리소그래피를 실행하는 반도체 웨이퍼의 부분 단면 사시도.
도 3은 패터닝 이후에 형성된 최종 커패시터 셀을 도시하는 도 2의 반도체 웨이퍼의 부분 단면 사시도.
도 4는 본 발명의 한 실시예에 따라 초기 처리 단계에서의 반도체 웨이퍼 부분 단면도.
도 5는 도 4에 도시되는 단계에 이어지는 공정 단계에서의 반도체 웨이퍼 부분 단면도.
도 6은 도 5에 도시되는 단계에 이어지는 공정 단계에서의 반도체 웨이퍼 부분 단면도.
도 7은 도 6에 도시되는 단계에 이어지는 공정 단계에서의 반도체 웨이퍼 부분 단면도.
도 8은 도 7에 도시되는 단계에 이어지는 공정 단계에서의 반도체 웨이퍼 부분 단면 사시도.
도 9는 도 8에 도시되는 단계에 이어지는 공정 단계에서의 반도체 웨이퍼 부분 단면 사시도.
도 10은 도 9에 도시되는 단계에 이어지는 공정 단계에서의 반도체 웨이퍼 부분 단면 사시도.
도 11은 도 10에 도시되는 단계에 이어지는 공정 단계에서의 반도체 웨이퍼 부분 단면 사시도.
도 12는 도 11에 도시되는 단계에 이어지는 공정 단계에서의 반도체 웨이퍼 부분 단면 사시도.
도 13은 패터닝 이후 형성되는 최종 커패시터 셀을 도시하는 도 12에 도시되는 공정 단계에서의 반도체 웨이퍼 부분 단면 사시도.
도 14는 선호되는 실시예에 따라 형성되는 커패시터 셀의 부분 단면 사시도.
도 15는 컴퓨터 시스템 내의 DRAM 일반 구조를 도시하는 블록 다이어그램.
(참조 번호 설명)
10 ... DRAM 셀 12 ... 접근 전계 효과 트랜지스터
14 ... 기억 커패시터 16 ... 비트 라인
18 ... 워드 라인 98 ... 포토레지스트
100 ... 반도체 웨이퍼 102 ... 망선(reticle)
104 ... 패턴 106 ... 커패시터 셀
112 ... 벌크 실리콘 기판 114 ... 전계 고립 산화물 영역
116, 118, 120 ... 능동 영역(active area)
122, 124, 126, 128 ... 라인 142 ... 절연 물질층
144 ... 플러그 구멍 146 ... 전도 물질층
148 ... 컨테이너 셀층 150 ... 제 1 마스크 층
152 ... 하드 마스크 154 ... 망선
160 ... 커패시터 셀 164 ... 소프트 마스크
본 발명은 리소그래픽 라운딩 효과를 최소화시키면서 구조물을 패터닝하는 방법을 제공한다. 발명은 향상된 커패시터 형태를 제공하고, 최종 셀의 부피를 최대화시키는 커패시터 셀의 패터닝 방법을 또한 제공한다.
발명에 따라, 제 1 방향으로 정렬되는 외형을 가지는 제 1 마스크와, 제 2방향으로 정렬되는 외형을 가지는 제 2 마스크를 이용하여 반도체 기판의 표면을 패터닝함으로서 구멍이 형성된다. 여기서 "기판"이라는 용어는 반도체 소자의 능동적인 부분을 포함하는 한 개 이상의 반도체 층이나 구조를 의미하고, 여기서 "기판"과 "반도체 기판"이라는 용어는 하부의 실리콘이나 다른 웨이퍼 물질 자체만에 제한되지 않고 그 위의 층까지 포함한다. 발명의 제 1 태양에 따라, 상기 제 1, 2 마스크의 외형의 방향은 서로 수직이다. 발명의 제 2 태양에 따라, 상기 제 1, 2 마스크 외형의 방향은 서로 수직이 아니다.
선호되는 실시예에 따라, 제 1 방향으로 정렬되는 외형의 제 1 하드 마스크와 제 2 방향으로 정렬되는 외형의 제 2 소프트 마스크를 이용하여 물질의 절연층을 패터닝함으로서 컨테이너 커패시터 셀이 제작된다. 가장 선호되는 실시예에 따라, 상기 제 1, 2 마스크 상의 외형 방향은 서로 수직이다. 최종 커패시터 셀은 기존 커패시터 셀에서 발견되는 리소그래픽 라운딩 효과를 방지하거나 최소화함으로서 개선된 단면 형태를 가지며, 따라서 기판의 주어진 영역의 이러한 셀에 대해 개선된 용량(capacitance)을 가진다.
본 발명의 한 실시예에 따르는 컨테이너 커패시터에 대한 제작 공정의 일부 예가 아래에 설명된다. 그러나 이 과정은 수많은 실현가능한 과정 중 한 개의 예임에 지나지 않음을 알아야할 것이다. 예를 들어 선호되는 실시예에서, 전도층 간의 절연과 커패시터 셀 포장을 위해 BPSG가 사용된다. 포스포실리케이트 글래스(PSG)나 실리콘 다이옥사이드(SiO2)와 같이 다른 절연 물질이 사용될 수도 있다. 또하나의 예로서, 다음 공정에 의해 형성되는 커패시터 하부의 플러그가 제거될 수 있다. 발명은 아래에 제시되는 특정 구조나 공정에 제한되지 않는다.
도 4에서, 초기 공정 단계에서의 반도체 웨이퍼 조각(100)이 표시된다. 반도체 웨이퍼(100)는 전계 고립 산화물 영역(114)과 능동 영역(116, 118, 120)을 갖춘 벌크 실리콘 기판(112)으로 구성된다. 워드 라인(122, 124, 126, 128)이 기존 방식으로 웨이퍼(100)에 구축되어 있다. 각각의 워드 라인은 하부 게이트 옥사이드(130), 하부 폴리층(132), 상부 도전성 실리사이드층(134), 그리고 절연 실리콘 나이트라이드 캡(136)으로 이루어진다. 각각의 워드 라인에는 절연 스페이서(138)가 제공되며, 이 절연 스페이서(138)는 실리콘 나이트라이드로 이루어진다.
두 개의 FET가 도 4에 도시된다. 한 개의 FET는 두 개의 능동 영역(소스/드레인)(116, 118)과 한 개의 워드 라인(게이트)(124)으로 이루어진다. 제 2 FET는 두 개의 능동 영역(소스/드레인)(118, 120)과 제 2 워드 라인(게이트)(126)으로 이루어진다. 두 FET에 공통인 능동 영역(118)은 비트 라인 접점이 형성되는 능동 영역이다.
도 5에서, 나이트라이드나 TEOS(tetraethyl orthosilicate)의 박막층(140)이 웨이퍼(100) 상부에 제공된다. 그 다음에 절연 물질 층(142)이 증착된다. 절연 물질로는 보로포스포실리케이트 글래스(BPSG)가 선호된다. 이어서 절연층(142)은 화학 기계적 폴리싱(CMP)에 의해 평면화된다.
도 6에서, 절연층(142)을 따라 플러그 구멍(144)이 형성된다. 박막 나이트라이드층(140)에 대해 BPSG를 포토마스킹하고 건식 화학 에칭함으로서, 플러그 구멍(144)이 절연층(142)을 따라 형성된다. 커패시터 셀 구멍의 패터닝과 연관하여 아래에 설명되는 바와 같이 두 개의 분리 마스크를 이용하여 이 구멍들은 필요할 경우 패터닝될 수 있다. 도 7에서, 전도 물질층(146)이 증착되어 플러그 구멍(144) 내에 전도 물질을 제공한다. 전도층(146)은 능동 영역(116, 118, 120)과 접촉한다. 전도층(146) 형성에 사용되는 적절한 물질의 예는 비소와 인으로 도핑된 폴리이다. 도 8에서, 전도층(146)은 BPSG층(142)의 상부표면 바로 아래가지 건식 에칭(또는 화학기계적 폴리싱)되어, 전도층(146)의 잔여 물질이 능동 영역(116, 118, 120) 위에 전기적으로 고립되는 플러그(146)를 형성한다.
도 9에서, 컨테이너 셀 층(148)이 도 8의 구조물 위에 증착된다. 선호되는 실시예에 따라, 컨테이너 셀 층(148)은 BPSG로 형성된다. 그러나 대안의 실시예에서, 컨테이너 셀(148)은 포스포실리케이트 글래스(PSG)나 실리콘 다이옥사이드(SiO2)와 같이 다른 절연 물질로 형성될 수 있다.
도 10에서, 제 1 마스크층(150)이 컨테이너 셀 층(148) 위에 형성된다. 선호되는 실시예에 따라 제 1 마스크층(150)은 하드 마스크층이지만, 소프트 마스크층이 사용될 수도 있다. 추가적으로, 하부 컨테이너 셀층(148)이 에칭될 때 마스크 제공을 위해 패터닝될 수 있는 어떤 적절한 물질로 제 1 마스크층(150)에 포함될 수 있다. 예를 들어, 제 1 마스크층(150)은 200-2000 옹스트롬 두께(선호됨)로 증착되는 실리콘 다이옥사이드(SiO2)나 실리콘 나이트라이드(Si3N4)로 구성될 수 있다. 마스크층(150) 에칭에 사용되는 에칭 기술이나 마스크층(150) 형성에 사용되는 증착 기술 등에 따라 다른 두께의 이 물질들이 사용될 수도 있다. 화학 증기 증착법(CVD) 등을 이용하여 마스크층이 증착될 수 있다. 더욱이, 마스크층이 실리콘 다이옥사이드(SiO2)로 이루어지는 경우에, 마스크층이 하부 컨테이너 셀 층(148) 위에 증착되거나 그 위에서 성장할 수 있다.
도 11에서, 도 10의 마스크층(150)이 하드 마스크(152) 형성을 위해 패터닝된다. 마스크층(150) 패터닝에서, 어떤 적절한 패터닝 공정도 사용될 수 있다. 예를 들어, 포토레지스트와 같은 감광 물질층이 마스크층(150) 위에 형성되어, 적절한 마스크를 통해 자외선에 노출되며, 그래서 하드 마스크(152)의 마스크 라인 패턴 형성을 위해 에칭될 물질을 감광 물질에 형성하도록 현상될 수 있다. 마스크 라인 패턴은 적절한 에칭 기술과 화학적 방법을 통해 에칭된다. 예를 들어, 시간 설정 에칭이나 종점 에칭(timed etch or endpoint etch)이 사용될 수 있다. 마스크로 덮히지 않는 컨테이너 셀층(148)을 보호하기 위해 하부 컨테이너 셀층(148)의 조성에 대해 에칭이 선택적일 수 있다.
도 12에서, 하드 마스크(152)가 형성되면, 소프트 마스크(164)가 제공되고 하드 마스크(152)와 연계 사용되어, 컨테이너 셀층(148)을 패터닝한다. 소프트 마스크층(164)은 포토레지스트 박막층으로 형성되고, 이는 망선(154)을 통해 자외선 등에 노출된다. 망선(154)은 소프트 마스크 라인 패턴(156)으로 포토레지스트에 형성되는 라인 패턴(148)을 포함한다. 제 1 선호 실시예에 따라, 소프트 마스크 라인 패턴(156)은 컨테이너 셀층(148) 내에서 날카로운 내부 수직 코너를 가지는 정사각형이나 직사각형의 커패시터 셀을 에칭하도록 하드 마스크(152)에 의해 정해지는 외형에 수직으로 형성된다. 제 2 실시예에 따라, 컨테이너 셀층(148) 내에서 비-장방형의 커패시터 셀을 형성하도록 하드 마스크(152)에 의해 형성되는 외형에 수직이 아니게 소프트 마스크 라인 패턴(156)이 형성된다. 대안의 실시예에서, 소프트 마스크와 하드 마스크(152)의 외형은 여러 가지의 외형을 형성할 수 있다. 가령, 삼각형, 사다리꼴, 또는 오각형, 육각형과 같이 네 개 변을 초과하는 기하학적 형태를 포함한다. 각각의 이러한 실시예에서, 날카롭게 형성된 내부 코너로 인해, 그리고 리소그래픽 라운딩 효과를 방지하거나 최소화함으로서, 셀 형태가 향상된다.
하드 마스크(152)와 소프트 마스크(164)를 이용하여 컨테이너 셀 층(148)을 패터닝할 때, 어떤 적절한 패터닝 공정도 사용될 수 있다. 컨테이너 셀층(148)에서 에칭되는 최종 외형은 소프트 마스크 라인 패턴(156)과 하드 마스크(152)에 의해 정해진다. 소프트 마스크 라인 패턴(156) 형성을 위해 자외선 방사와 같이 어떤 적절한 방사도 사용될 수 있다. 한번 정해지면, 적절한 에칭 기술과 화학적 성질을 이용하여 하부 컨테이너 셀층(148)이 에칭된다. 과에칭에 대한 보호를 위해 하부 절연층(142)과 폴리실리콘 플러그(146)의 조성에 대해 에칭이 선택적일 수 있다.
도 12에 도시되는 바와 같이 본 발명의 선호되는 실시예에 따라 패터닝된 최종 캐퍼시터 셀(160)이 도 13에 도시된다. 최종 커패시터 셀(160)의 장방형 외형은 형성가능한 날카로운 내부 코너와 형태의 한 예일 뿐이다. 삼각형, 정사각형, 사다리꼴 뿐만 아니라, 오각형, 육각형 등과 같이 네 변 초과의 변을 포함하는 다른 기하학적 형태도 형성될 수 있다. 이러한 형태 각각은 (리소그래픽 라운딩이 방지되거나 최소화되는) 본 발명에 의해 제공되는 공정 및 구조에 의해 개선되고, 최종 셀은 기존의 셀과 공동에 비해 증가된 단면 영역을 가질 것이다. 그 결과, 반도체 공간이 최적화되고, 용량(capacitance)이 증가하며, 그리고 중복, 부가적 단락 회로, 와류 용량(parastic capacitance) 등에 대한 부적절한 고려없이 외형이 소형화될 수 있다.
본 발명에 따르는 커패시터 제작의 장점은 도 14를 참고하여 더욱 상세하게 기술될 것이다. 도 14는 선호되는 실시예에 따라 형성되는 커패시터 셀(160)의 부부분 단면 사시도이다. 도시되는 바와 같이, 커패시터 셀층(148) 내에 커패시터 셀 영역을 형성하기 위해 두 분리 마스크를 이용함으로서, 리소그래픽 라운딩이 제거되고, 최종 커패시터 셀 벽(158, 162)이 날카롭게 형성된 변부에서 만난다. 따라서, 단면 영역과 반도체 영역 당 생기는 단면 영역과 용량(capacitance)이 최대화된다.
도 15는 컴퓨터 시스템의 메모리 셀 어레이 내에서 본 발명의 이용을 설명하는 본 발명에 따르는 DRAM의 블록 다이어그램이다. 도 15에서, DRAM(150)은, 1) 메모리 정보의 데이터 신호를 저장하기 위한 메모리 셀 어레이(151), 2) 메모리 셀 선택을 위해 외부 어드레스 신호를 수신하기 위한 행 및 열 어드레스 버퍼(152), 3) 어드레스 신호를 디코딩함으로서 메모리 셀을 지정하는 행 디코더(153) 및 열 디코더(154), 4) 지정 메모리 셀에 저장된 신호를 증폭하고 판독하기 위한 센스 리프레시 증폭기(155), 5) 데이터 입출력을 위한 데이터 인 버퍼(156) 및 데이터 아웃 버퍼(157), 그리고 6) 클럭 신호를 생성하기 위한 클럭 제너레이터(158)를 포함한다.
커패시터 셀 제작시 리소그래픽 라운딩 효과를 방지하는 방법이 기술되었다. 앞서의 기술이 컨테이너 커패시터 형성에 대해 본 발명의 이용을 기술하지만, 컨테이너 커패시터 형성에 대해 이와는 다른 용도로 셀과 구멍을 패터닝하고 에칭하는 데 본 발명이 사용될 수도 있다는 점을 지각해야 할 것이다. 예를 들어, 폴리실리콘 플러그와 비트-라인 접점에 대한 구멍이 본 발명을 이용하여 형성될 수 있다.
더욱이, 발명이 DRAM 메모리 회로를 들어 설명되었으나 발명은 더 넓은 응용 범위를 가지며, SRAM이나 SCRAM과 같은 집적 회로 설계에도 사용될 수 있다. 마찬가지로, 앞서 기술된 과정은 사용가능한 수많은 방법 중 한가지 방법일 뿐이다. 따라서, 앞서의 기술과 첨부 도면은 본 발명의 목적, 특징, 그리고 장점을 획득하고 제공할 수 있는 선호되는 실시예의 설명일 뿐이다. 여기에 상세하게 도시되고 기술되는 실시예에 본 발명이 제한되는 것은 아니다. 발명은 다음의 청구 범위의 사상과 범위에 의해서만 제한되어야할 것이다.

Claims (24)

  1. 반도체 기판의 표면 내에 구멍을 형성하는 방법으로서, 상기 방법은
    - 제 1 방향으로 정렬되는 외형의 제 1 마스크층을 제공하고,
    - 제 2 방향으로 정렬되는 외형의 제 2 마스크층을 제공하며, 그리고
    - 상기 제 1, 2 마스크를 통해 상기 반도체 표면을 에칭하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 마스크가 하드 마스크인 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 제 2 마스크가 소프트 마스크인 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 상기 제 1, 2 방향이 서로 수직인 것을 특징으로 하는 방법.
  5. 제 3 항에 있어서, 상기 제 1, 2 방향이 서로 수직이지 않은 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 제 1 마스크는 실리콘 다이옥사이드와 실리콘 나이트라이드로 이루어지는 그룹으로부터 선택되는 물질인 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 반도체 표면은 폴리실리콘, BPSG, 그리고 PSG로 이루어지는 그룹으로부터 선택되는 물질임을 특징으로 하는 방법.
  8. 반도체 기판 위에 컨테이너 커패시터를 형성하는 방법으로서, 상기 방법은:
    - 제 1 방향으로 정렬되는 외형의 하드 마스크를 제공하고,
    - 제 2 방향으로 정렬되는 외형의 소프트 마스크를 제공하며,
    - 상기 하드 마스크와 상기 소프트 마스크를 통해 상기 기판 내에서 컨테이너 셀을 에칭하고, 그리고
    -상기 컨테이너 셀 내에 전도 물질을 제공하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 하드 마스크는 제 1 방향으로 정렬되는 외형을 가지고, 상기 소프트 마스크는 제 2 방향으로 정렬되는 외형을 가지며, 상기 제 1, 2 방향은 서로 수직인 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서, 상기 하드 마스크는 제 1 방향으로 정렬되는 외형을 가지고, 상기 소프트 마스크는 제 2 방향으로 정렬되는 외형을 가지며, 상기 제 1, 2방향은 서로 수직인 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 반도체 표면은 폴리실리콘, BPSG, 그리고 PSG를 포함하는 그룹으로부터 선택되는 물질임을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 전도 물질이 HSG로 구성되는 것을 특징으로 하는 방법.
  13. DRAM을 제작하는 방법으로서, 상기 방법은:
    - 폴리실리콘, BPSG, 그리고 PSG로 이루어지는 그룹으로부터 선택되는 제 1 절연층을 제공하고,
    - 제 1 방향으로 정렬되는 외형의 하드 마스크를 상기 제 1 절연층 위에 제공하며,
    - 제 2 방향으로 정렬되는 외형의 소프트 마스크를 제공하고,
    - 상기 제 1 절연층을 상기 소프트 마스크 및 하드 마스크를 통해 에칭하며, 그리고
    - HSG로 이루어지는 전도 물질을 상기 컨테이너 셀 내에 제공하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 제 1, 2 방향은 서로 수직인 것을 특징으로 하는방법.
  15. 제 13 항에 있어서, 상기 제 1, 2 방향은 서로 수직인 아닌 것을 특징으로 하는 방법.
  16. 한 개의 컴퓨터 시스템으로서,
    상기 컴퓨터 시스템은 프로세서와 메모리 회로로 이루어지며,
    상기 메모리 회로는 프로세서에 연결되고, 상기 메모리 회로는 커패시터를 가지는 한 개 이상의 메모리 셀을 포함하며, 상기 커패시터는 한쌍의 전도면과, 상기 전도면 사이에 제공되는 유전체를 포함하고, 상기 커패시터는 커패시터 셀의 주변부를 형성하는 네 개 이상의 컨테이너 벽과, 컨테이너 셀 내의 하부면인 한 개의 컨테이너 플로어를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  17. 제 16 항에 있어서, 각각의 컨테이너 벽은 컨테이너 플로어에 수직이도록 에칭되는 것을 특징으로 하는 컴퓨터 시스템.
  18. 컨테이너 셀을 형성하는 방법으로서, 상기 방법은,
    - 제 1 물질층을 제공하고,
    - 상기 제 1 물질층 위에 하드 마스크층을 제공하며,
    - 제 1 방향으로 정렬되는 외형의 하드 마스크 생성을 위해 상기 하드 마스크를 패터닝하고,
    - 상기 하드 마스크와 상기 제 1 물질층 위에 포토레지스트 층을 제공하며,
    - 제 2 방향으로 정렬되는 외형의 소프트 마스크 생성을 위해 광원에 상기 포토레지스트층을 노출시키고,
    - 상기 하드 마스크와 상기 소프트 마스크를 통해 상기 제 1 물질층 내에서 컨테이너 셀을 에칭하며, 그리고
    - 상기 컨테이너 셀 내에 전도 물질을 제공하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서, 상기 제 1, 2 방향은 서로 수직인 것을 특징으로 하는 방법.
  20. 제 18 항에 있어서, 상기 제 1, 2 방향은 서로 수직인 아닌 것을 특징으로 하는 방법.
  21. 제 18 항에 있어서, 상기 하드 마스크는 실리콘 다이옥사이드와 실리콘 나이트라이드를 포함하는 그룹으로부터 선택되는 물질인 것을 특징으로 하는 방법.
  22. 제 18 항에 있어서, 상기 제 1 물질층은 폴리실리콘, BPSG, 그리고 PSG를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  23. 제 18 항에 있어서, 각각의 컨테이너 셀은 컨테이너 셀의 주변부를 형성하는 네 개 이상의 컨테이너 벽과, 컨테이너 셀 내의 하부면인 한 개의 컨테이너 플로어를 포함하는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서, 각각의 컨테이너 벽은 컨테이너 플로어에 수직으로 에칭되는 것을 특징으로 하는 방법.
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