JPH09114414A - 画像表示装置 - Google Patents
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- JPH09114414A JPH09114414A JP7272431A JP27243195A JPH09114414A JP H09114414 A JPH09114414 A JP H09114414A JP 7272431 A JP7272431 A JP 7272431A JP 27243195 A JP27243195 A JP 27243195A JP H09114414 A JPH09114414 A JP H09114414A
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Abstract
圧調整法では、画素内スイッチ素子に対する製造上の制
約、多い消費電力量、複雑な駆動回路などの問題があ
り、時分割階調表示法では、アドレス速度の高いスイッ
チ素子の要求の問題があり、これらの問題を解決した新
しい階調表示法の提供が課題である。 【解決手段】輝度変調素子への印加電圧Vstを各サブ
フィールド102で変化させることにより、サブフィー
ルドごとの輝度値Bを変化させ、2の(サブフィールド
数)乗の階調数を得る。
Description
情報を表示する表示素子を有する画像表示装置にかかわ
り、特に、その表示素子の駆動手段に関する。
し、各画素への印加電圧を調整することにより画像を表
示するマトリクス・ディスプレイには、液晶ディスプレ
イの他、フィールド・エミッション・ディスプレイ(F
ED)、エレクトロ・ルミネッセンス・ディスプレイ
(ELD)などがある。例えば、FEDは、特開昭61
−221783号公報に記載されているように、各画素
に微小な電界放出陰極を多数配置し、そこからの電界放
出電子を真空中で加速したのち螢光体に照射し、発光さ
せるものである。
通常、線順次駆動法が用いられる。すなわち、ある一瞬
では、N本の走査線のうち、ある1行上の画素しか発光
していない。従って、ディスプレイの輝度は走査線数が
増えるにつれて、1/Nに比例して低くなる。
ッチング素子を設けて各画素のオン・オフ状態を記憶す
る、アクティブ・マトリクス駆動法が開発されている。
ELDにアクティブ・マトリクス駆動法を用いた例が、
例えば、“アイ・トリプルイー・トランザクションズ・
オン・エレクトロン・デバイスイズ、ED−22巻、9
号(1975年)739〜748頁(IEEE Transactio
ns on Electron Devices, Vol. ED-22, No9, (1975) p
p.739-748)”に記載されている。図2はこの文献に記
載された各画素のスイッチング素子の構成である。走査
電極21に正電圧を印加するとトランジスタA(Tr
A)31がオン状態になるので、データ電極22への印
加電圧がそのまま保持容量Ca33に蓄積される。従っ
て、データ電極22に十分大きな正電圧が印加されてい
れば、トランジスタB(TrB)32も導通状態になる
ので、スイッチ素子電極35がアース電位になる。従っ
て、スイッチ素子電極35をエレクトロ・ルミネッセン
ス素子の下部電極とし、もう一方の電極51に電圧を印
加しておくと、EL素子の両端に電圧が印加される。一
方、データ電極22をアース電位にした場合には、トラ
ンジスタB32がオフのままなので、EL素子には電圧
が印加されない。この状態はトランジスタA31がオフ
になっても保たれる。すなわち、もう一度走査電極に正
電圧を印加してトランジスタA31をオン状態にするま
で、EL素子に電圧が印加され続け、発光し続ける。
ディスプレイで階調を表示する方法は二つある。その一
つは、「電圧変調法」で、データ電極22に印加する電
圧を調整して、トランジスタB32のゲート電圧を調整
し、トランジスタB32を非飽和領域で動作させる。す
ると、ゲート電圧に応じてトランジスタB32のインピ
ーダンスが変化するので、EL素子に印加される電圧も
変化し、輝度が変えられる。
る。これは1フィールド期間中の発光時間を変えること
により階調を変えるものである。図3は、時分割階調表
示法で16階調を表示するときの駆動シーケンスを示し
たものである。縦軸は、1番目の走査電極からN番目の
走査電極を示し、横軸は時刻を示す。1フィールド期間
を4つのサブフィールド期間に分割する。n番目(n=
0、1、2、3)のサブフィールド期間(ビットn(B
n)と呼ぶ)の長さが、2のn乗に比例するように、各
サブフィールド期間の長さを決める。すると、どのビッ
トを点灯するかによって、16階調の表示ができる。例
えば、全ビットを点灯させたときの輝度は、ビット0の
みを点灯させたときの15倍になる。
表示を行う場合には、トランジスタB32の非飽和領域
で動作させるので、画面全体で均一な表示を行うには、
デイスプレイ中の全画素のトランジスタB32の電流−
電圧特性を揃える必要があり、製造が困難であった。ま
た、非飽和領域での動作のため、特にトランジスタB3
2を高インピーダンスで動作させる場合には、トランジ
スタBでの電力消費が多くなり問題であった。さらに、
データ線を駆動する駆動回路は、例えば256階調表示
の場合には、256種の電圧レベルを出力させるため、
複雑な回路を必要とし、しかも、それがデータ線の本数
と同じ数だけ必要であるため、駆動回路のコストが高か
った。
ールドごとに各画素の点灯・非点灯を選択する(アドレ
ス)必要がある。図3の斜め線は、どの時刻で、アドレ
スを行うかを示している。同時に2本の走査電極をアド
レスすることはできないので、図3からわかるように、
1走査電極あたりのアドレス時間は、最小時間幅のサブ
フィールド期間、すなわち、図3の場合では、ビット0
の時間長さを走査電極本数Nで割ったもの以下でなけれ
ばならない。通常のテレビ画像表示では、256階調表
示が必要なので、ビット数Nbは8となり、また、1フ
ィールドは16.6msである。従って、輝度発生のデ
ューティ比を最大限に設定するためには、ビット0の時
間長さは、 16.6ms/(1+2+4+8+16+32+64+128)=65μs となる。走査電極数N=1000本では、1走査電極あ
たり、65nsとなり、トランジスタB32として極め
て高速な素子が要求され、通常実現困難である。そのた
め、実際には、スイッチ素子のアドレス速度に合わせ
て、最小時間幅サブフィールドの時間幅を設定すること
になる。すなわち、nビット目のサブフィールドの時間
幅を2のn乗に比例させるのではなく、低位のビットに
より長い時間を割り当てる。従って、その分、高位ビッ
トの期間が短くなるので、輝度発生のデューティ比は小
さくなってしまう。
合、電圧変調法では、画素内スイッチ素子に対する製造
上の制約があり、消費電力が多く、駆動回路が複雑でコ
ストが高くなるという問題があり、また、時分割階調表
示法では、スイッチ素子に対してアドレス速度の高いこ
とが要求されるという問題があった。本発明の目的は、
これらの問題を解決した新らしい階調表示の方法を提供
することである。
複数本の走査電極群と、それと直交する複数本のデータ
電極群と、両電極群の交点の画素ひとつひとつに設けら
れたスイッチング素子と、該スイッチング素子に接続さ
れた、当該素子に印加されるストレス電圧実効値により
輝度変調できる輝度変調素子とから構成され、かつ、1
フィールド期間内を複数個のサブフィールド期間に分割
し、サブフィールド期間の1個または複数個の期間に画
素を点灯させることにより輝度調整が行われる画像表示
装置において、前記ストレス電圧実効値を前記サブフィ
ールド期間に応じて変化させる駆動手段を設け、これに
より階調表示を行うようにしたものである。
を、図24のスイッチング素子構成の画像表示装置を例
に説明する。図24の構成は、走査電極21、データ電
極22などの構成は図2と同じであるが、輝度変調素子
41の制御電極51の配線が異なっている。すなわち、
同一の走査電極21に結線されている画素は、やはり同
一の制御電極51に結線される。なお、本発明は、図2
に示す構成の画像表示装置でも実現できるが、これにつ
いては後述する。前述の通り、走査電極21とデータ電
極22との組み合わせにより、スイッチ素子電極35の
電位が決まり、輝度変調素子41のオン・オフが決ま
る。
する。図1では4ビット、すなわち16階調の階調表示
をする場合を示している。1フィールド期間を4つのサ
ブフィールド期間に等分する。Vst(N=1)は第1
番目の走査電極(N=1)に対応する制御電極に印加す
るストレス電圧である。Bは、輝度変調素子にVst
(N=1)なるストレス電圧を印加したときの輝度の値
である。ここでは、対数で示してある。ビットnの輝度
値Bnが、2のn乗に比例するようになっている。人間
の目が感じる体感輝度値は、1フィールド期間全体での
(輝度)×(時間)の積分値であるから、サブフィール
ド期間の時間長さが等分してあっても、各サブフィール
ドを適宜選択することにより、時分割階調表示の場合と
同様、4ビットで16階調の表示ができる。なお、本明
細書中の「輝度」とは発光強度のみを意味するのでな
い。例えば、反射型液晶ディスプレイの場合、「コント
ラスト」が本明細書中の「輝度」に相当する。
制御電極を走査電極21と同じように各画素に結線して
いるため、走査電極21への印加電圧に連動して各画素
Vstを変化させることができ、従って、アドレス期間
103(図1中の斜め線の期間)も輝度変調素子41に
電圧を印加し続けることができる。すなわち、1フィー
ルド期間のうち各画素の輝度変調素子41をオンできる
最大期間(デューティ比)は、アドレス速度に関係な
く、ほぼ1にできる。このため、走査電極本数Nが増加
しても高輝度な表示ができる。
その画素を点灯するか、しないかのオン・オフの選択で
よいことが重要である。従って、各画素のスイッチング
素子は、飽和領域で動作させればよく、電流−電圧特性
の均一性に対する要求は、前述の電圧変調法の場合と比
べて、大幅に緩和される。また、各画素のスイッチング
素子での消費電力は、最小限に抑えられる。さらに、デ
ータ電極の印加電圧は2値で良いため、駆動回路が大幅
に簡略化される。
斜め線からわかるように、1サブフィールド期間あたり
のアドレス時間は、1フィールドをビット数(サブフィ
ールドの数)で割ったものである。従って、1フィール
ド期間=16.6ms、8ビット表示(256階調)の
場合でも、2.1msである。従って、走査電極数N=
1000本の時でも1走査線あたりのアドレス時間は
2.1μsとなり、従来の時分割階調表示法に比べて、
300倍の時間が割り当てられることになり、現在の技
術で容易に達成できる。
は、図4に示すように、各サブフィールド期間内をアド
レス期間103と輝度発生期間104とに分離すること
も可能である。図4において、ハッチングした部分が輝
度発生期間104である。アドレス期間103(斜め線
を引いた期間)には、ストレス電圧Vstを印加せず、
各画素のオン・オフを選択するだけにする。N本の走査
電極すべてについてアドレスが終了してから、Vstを
印加して、輝度を発生させる。この方法では、Vstを
全画素について共通にできるので、図2のように制御電
極を全画素について共通にでき、画像表示装置の構造を
簡単化できるという利点がある。ただし、輝度発生のデ
ューティ比が低下するという欠点もある。
ルド期間の時間長さを均等に分割した例を説明したが、
各サブフィールドごとの輝度の時間積分値を適切に設定
することが本発明の本質であるから、均等にする必要は
必ずしも無い。例えば、従来の時分割階調駆動法では、
高輝度に対応するサブフィールドが多くの時間を占め
て、アドレス時間を逼迫することから、高輝度サブフィ
ールドのみについてストレス電圧を変えて輝度を高め
る、というのも有用であるが、これも本発明の範疇に入
るのは言うまでもない。
る。ここで用いられる画像表示装置は、スイッチ素子ア
レイと、輝度変調素子部、および駆動回路部とから構成
される。以下、この順番で説明する。
・オフを選択するスイッチ素子をアレイ状に設けたもの
である。その回路構成を図24に示した。この回路の動
作シーケンスについては、すでに述べた。なお、図24
では、輝度変調素子41と制御電極51も記されている
が、スイッチ素子アレイ30には、これらは含まれな
い。
con On Insulator)構造のシリコン基板上に製作する。
1画素中のスイッチング素子の構造を図5(平面レイア
ウト図)と図6(断面図)に示す。
を設け、その上にp型シリコン単結晶層363を作成し
たSOI基板を使用する。トランジスタA31は、ゲー
ト311、ソース312、ドレイン313、ゲート酸化
膜365から構成される。トランジスタB32は、ゲー
ト321、ソース322、ドレイン323、ゲート酸化
膜365から構成される。トランジスタA31とトラン
ジスタB32とは、フィールド酸化膜364により素子
分離されている。トランジスタA31のドレイン313
とトランジスタB32のゲート321は、Alなどを用
いた容量電極331により互いに接続されている。容量
電極331は図5からわかるように、アース電極23と
の間で保持容量Cs33を形成する。
ベーション膜366で覆われている。パシベーション膜
366の一部にスルーホールを形成し、そこを通じてト
ランジスタB32のドレイン323とスイッチ素子電極
35とを接続する。スイッチ素子電極35はAlなどで
構成する。以上の構造は、通常の半導体プロセスを用い
て製作する。
トランジスタA31、トランジスタB32と重ならない
ように配置した例を示したが、これら2つのトランジス
タと平面的に重なるようなレイアウトで、パシベーショ
ン膜366上に形成しても良い。このようにすると、よ
り小さな面積で1画素を形成することができ、高精細な
画像表示装置を得られる利点がある。
て通常のnMOSトランジスタを使用した例を示した
が、DMOS構造のMOSトランジスタを使用しても良
い。こうすると、輝度変調素子41の駆動に高電圧や大
電力が必要な場合にも対応できる。
た例を示したが、通常のシリコン基板を用いても良い。
あるいは、石英など、透光性絶縁基板上に薄膜トランジ
スタを用いて図2の回路を実現してももちろん良い。
30は図7のような構造をしている。すなわち、基板上
にスイッチ素子電極35がマトリクス状に配置されてい
る。なお、図7では、わかりやすくするために、走査電
極21、データ電極22、アース電極23が描かれてい
るが、実際には、基板端部の駆動回路への接続部を除い
て、パシベーション膜366に被覆されているため、ス
イッチ素子アレイ30の表面には現れない。また、図7
では、スイッチ素子電極35が3×3個しか描かれてい
ないが、実際には作ろうとする画像表示装置の画素の数
だけスイッチ素子電極35が配列される。
属(MIM)陰極と螢光体との組み合わせを用いた例を
図8に示す。陽極酸化法またはスパッタ法などにより、
Al製のスイッチ素子電極35の表面に膜厚5nm程度
の絶縁層512をAl2O3で形成する。スイッチ素子電
極35の端部への電界集中を防止するための保護層51
5としてAl2O3またはSiO2をスパッタ法などで形
成する。MIM陰極の上部電極513として、Auなど
の膜を5〜10nm程度の膜厚で形成する。上部電極5
13として、3nm程度の膜厚のPtと3nm程度の膜
厚のAuの2層構造にすると、MIM陰極の性能向上に
効果がある。続いて、各画素の上部電極513を駆動回
路に結線するための制御電極51をAuなどで形成す
る。
上に加速電極525をITO(Indium Tin Oxide)など
透明導電材料で形成し、その上に螢光体526を形成す
る。螢光体526には低速電子線励起でも発光効率が高
いもの、例えば、ZnO:Znなどを用いると良い。こ
の面板520と先に製作したMIM陰極を積層したスイ
ッチ素子アレイ30とを封着し、内部を真空530に排
気する。
電極21は走査電極駆動回路221へ、データ電極22
はデータ電極駆動回路222へ、制御電極51は制御電
極駆動回路251へそれぞれ結線する。加速電極525
は加速電極駆動回路225に結線する。また、図9には
描かれていないが、スイッチ素子アレイ30中のアース
電極23は、アース電位に固定する。
ものである。走査電極21、データ電極22、制御電極
51をそれぞれSC、DT、CTで表す。さらに、n行
目の走査電極をSCnで表すことにする。図10では、
簡単のために、2ビット、すなわち4階調表示の場合を
示した。図には示してないが、加速電極525へは40
0V程度の電圧を常時印加する。
(b0)での動作を説明する。時刻t0ではいずれのセ
ルも点灯していない。時刻t0〜t1では、SC1に正
電圧が印加されるので、SC1に接続された画素のトラ
ンジスタA31がオン状態になる。このとき、すべての
データ電極22に正電圧が印加されるので、1行目の全
画素のトランジスタB32のゲートがオン状態になる。
CT1には振幅V1のパルス電圧が印加されている。C
T1の電圧がV1のとき、上部電極513とスイッチン
グ素子電極35の間に電圧V1が印加されるため絶縁層
512に高電界が印加され、これにより電子がMIM陰
極から真空530へ放出される。このときの放出電流を
I1とする。放出電子は加速電極525に印加された電
圧で加速された後、螢光体526に衝突して発光する。
時刻t1においてトランジスタA31がオフ状態になる
が、保持容量33に働きで、トランジスタB32はオン
状態が続くので、MIM陰極からの電子放出は続き、螢
光体も発光し続ける。
になるので、2行目の画素がアドレスされる。このと
き、DT2が正電圧なので、2行目の画素では2列目の
みが点灯する。このようにして、第1サブフィールドが
終了した時点(時刻t3)では、図11の左側のような
点灯状況になる。この図では、各画素の輝度を示してあ
る。同様にして、第2サブフィールドでは、図11の真
ん中の図のようなパターンで画素が点灯する。ただし、
第2サブフィールドでは、MIM陰極からの放出電流が
2×I1となるようにCTnへの印加電圧V2を設定して
あるので、点灯する画素の輝度は、第1サブフィールド
の場合の2倍になる。従って、1フィールド全体での輝
度は、第1サブフィールドと第2サブフィールドとの和
になるので、図11の右側のようになる。このようにし
て、輝度0から輝度3まで、4階調の表示ができる。
はパルス電圧にしてあるが、t0〜t3の間は一定電圧
V1に保ち、時刻t3〜t6の期間を一定電圧V2に保っ
ても良い。ただし、パルス電圧にすることにより、MI
M陰極の寿命が長くなるという利点がある。このよう
に、本発明では、制御電極51に印加する電圧をサブフ
ィールドごとに変えることが本質的であり、その電圧を
直流電圧で実現するかパルス電圧で実現するかは本質的
なことではない。
用いて説明する。スイッチ素子アレイ30上のスイッチ
素子電極35の上に抵抗層541をSi等で形成し、そ
の上に1〜2μmの膜厚の絶縁層543を形成し、さら
にその上にAl、Auなどで制御電極51を形成する。
制御電極は、図24のように各画素に配線されるような
パターンにする。制御電極51と絶縁層543に直径1
μm程度の穴を開けて、そこにMoの材料をコーン状に
蒸着してエミッタチップ542とする。エミッタチップ
542は、1画素に対応するスイッチ素子電極35上に
103〜104個程度作製する。以上のようにしてスイ
ッチ素子電極35上にフィールド・エミッタ・アレイを
形成する。なお、フィールド・エミッタ・アレイのより
詳細な作製方法は、例えば、特開昭61−221783
号公報に記載されている。
性面板520上に加速電極525をITOなど透明導電
材料で形成し、その上に螢光体526を形成する。螢光
体526には低速電子線励起でも発光効率が高いもの、
例えばZnO:Znなどを用いると良い。この面板52
0と先に製作したフィールド・エミッタ・アレイを積層
したスイッチ素子アレイ30とを封着し、内部を真空5
30に排気する。
51、加速電極525は図9のように各駆動回路に結線
する。加速電極へは前の例と同様、400V程度の一定
電圧を常時印加しておく。走査電極21、データ電極2
3への印加電圧波形は、図10と同じである。制御電極
51への印加電圧は、図10とは少し異なる。すなわ
ち、第1番目の制御電極CT1への印加電圧波形は、時
刻t0〜t3の間は電圧V1に一定に保ち、時刻t3〜
t6の間は電圧V2に一定に保つ。V1、V2は30〜1
00V程度の電圧である。
極21とデータ電極22への印加電圧の組み合わせによ
り、画素のトランジスタB32がオン状態になった画素
では、制御電極51とエミッタチップ542の間にV1
またはV2なる電圧がかかる。これにより、エミッタチ
ップ542先端から電子が真空中に放出され、螢光体5
26に衝突して発光する。この場合も、適切な階調表示
が得られることは、前の例での説明から明らかである。
て、輝度変調素子41にエレクトロ・ルミネッセンスを
用いた例を図13を用いて説明する。スイッチ素子アレ
イ30上のスイッチ素子電極35の間に電極間絶縁層5
55をAl2O3等で形成し、表面を平坦化する。次に下
部絶縁層551を電子ビーム蒸着法などで形成する。下
部絶縁層551は、膜厚50nm程度のAl2O3と膜厚
50nm程度のY2O3を積層した構造などを用いる。そ
の上に発光層552として、ZnS:Mnなどを0.5
〜1μm程度の膜厚で、熱蒸着法などで形成する。その
上にさらに上部絶縁層553として、下部絶縁層551
と同様なY2O3/Al2O3/Y2O3等で形成した後、制
御電極51をITOなどの透明導電膜で画像表示装置全
面に形成する。すなわち、図2の回路構成に相当する。
最後に、膜厚500nm程度のAl2O3などで画像表示
装置全体を覆い、保護膜554とする。保護層554を
形成することにより、発光層への水分の侵入を防ぎ、発
光層の経時劣化を防ぐことができ、長寿命化を達成でき
る。
おりである。ただし、この例の場合、加速電極525に
対応する電極はないので、加速電極駆動回路225は不
要である。また、制御電極51は全画素共通なので、制
御電極駆動回路251も1個でよい。各電極への印加電
圧波形を図25に示した。これは、図4に示したよう
な、アドレス期間103と輝度発生期間104とを分離
した構成である。時刻t0〜〜t3の期間がビット0の
サブフィールドのアドレス期間である。この期間で、各
画素のスイッチ素子電極35がアース電位になるかフロ
ーティング電位になるかが選択される。時刻t3〜t4
の期間は輝度発生期間で、アース電位の画素は発光する
し、フローティング電位の画素は発光しない。同様に、
時刻t4〜t7がビット1のサブフィールドのアドレス
期間で、時刻t7〜t8が輝度発生時間である。V1、
V2は50〜200V程度である。
子を用いた実施の形態の第5の例を図14を用いて説明
する。透光性絶縁基板上に薄膜トランジスタを用いて製
作したスイッチ素子アレイ30を用いる。透光性・絶縁
性の面板562にITOなど透明導電性材料を用いて制
御電極51を形成する。図24のように、同一の走査電
極21に結線される画素を、同一の制御電極51で結線
するように形成する。これらのスイッチ素子アレイ30
と面板とを封着して、その間の空間に液晶物質560を
注入する。最後に、これを2枚の偏光板563、564
によって挾み込む。
結線する。ただし、この例では、加速電極525に相当
する電極はないので、加速電極駆動回路225は不要で
ある。各電極への印加電圧波形は、制御電極51への印
加電圧波形以外は、図10に示したものと同じである。
制御電極CT1への印加電圧波形は、時刻t0〜t3ま
では直流電圧V1とし、時刻t3〜t6までは直流電圧
V2とする。また、次のフィールド期間のt0〜t3で
は電圧(−V1)とし、その次のt3〜t6は(−V2)
とする。このように、フィールドごとに液晶物質への印
加電圧の極性を反転させることにより、液晶物質の経時
劣化を防ぎ、長寿命化を図ることができる。
イのように、液晶物質に電界が印加されると、電界強度
に応じて偏光板を含めた透過率が変化する。従って、前
に述べた駆動電圧波形を印加すると、走査電極21とデ
ータ電極22との組み合わせにより画素内トランジスタ
B32がオン状態になった画素では、ストレス電圧V1
に応じた透過率が得られる。従って、V1とV2を適当な
大きさに設定することにより、階調表示ができる。
用いて説明する。この例では、制御電極51をスイッチ
素子アレイ30と同一基板上に設ける。図15に示した
ように、画素内トランジスタB32のソースを制御電極
51に結線する。この構成では、トランジスタB32が
オン状態にある画素では、制御電極51に印加した電圧
が、スイッチ素子電極35に印加されることになる。従
って、ストレス電圧共通電極52に一定の電圧(直流電
圧あるいはパルス電圧)を印加しておけば、制御電極5
1の印加電圧とストレス電圧共通電極52への印加電圧
との差の電圧が輝度変調素子41に印加されるので、こ
れまでに説明してきた例と同様の原理で階調を表示する
ことができる。
の一例を図16、図17を用いて説明する。前によう
に、アドレス期間にも輝度変調素子41を動作させ、輝
度発生のデューティ比を高めようとする場合には、図2
4のように、制御電極51を走査電極21と対応させて
設ける必要がある。この場合、例えば図10の駆動電圧
波形図からもわかるように、制御電極51に印加する電
圧値をV1からV2に切り替える時刻は、制御電極51に
より異なる。従って、走査電極21の本数Nだけの制御
電極駆動回路251が必要になる。また、例えば、8ビ
ット、256階調の表示をする場合には、これらの各駆
動回路が8種の異なった電圧レベルの電圧を発生させな
ければならず、複雑な回路構成の駆動回路が多数必要に
なる。
に示した回路構成である。図10からわかるように、あ
るサブフィールド、例えば、ビットn(bn)の期間内
を見ると、制御電極51に印加する電圧は、そのビット
に対応する電圧Vbnと、その1個前のサブフィールド
に対応する電圧Vbn−1の2種類しかない。この事実
を利用すると、図16に示したように、あるサブフィー
ルドbnでは、Vbn−1とVbnとを発生し、それを
各制御電極51に接続した制御電極駆動回路251内で
切り替えていけばよいことがわかる。
1を実現する回路構成の一例を示したものである。図1
7(a)は、1サブフィールド内で一定電圧(直流電
圧)を印加する場合の回路構成である。電圧Vbn−1
は、トランジスタ611とダイオード612を介して駆
動回路の出力端子に結線される。電圧Vbnは、トラン
ジスタ621とダイオード622を介して駆動回路の出
力端子に結線される。トランジスタ621のゲートの前
段には否定論理回路623を接続する。このようにする
と、信号電圧SIG−b(N)により、トランジスタ6
11と612のいずれかがオン状態になるので、図16
の251の回路が実現できる。
御電極51にパルス電圧を印加する場合の回路構成であ
る。図17(a)の回路の出力を電源とする、プッシュ
・プルー型のパルス発生回路を設けてある。発生すべき
パルス電圧の周期、パルス幅に相当する信号電圧SIG
−stを、p型トランジスタ631とn型トランジスタ
632のゲートに印加すると、所望の電圧振幅を有する
パルス電圧波形を得ることができる。このようにして、
図16、図17の回路構成を用いると、各制御電極51
ごとに結線する制御電極駆動回路251の回路構成をき
わめて簡略化することが可能になり、大幅なコストダウ
ンを実現できる。
せる場合、図17(b)の回路構成の代わりに、各制御
電極51に接続する制御電極駆動回路251にアナログ
・スイッチを用いてもよい。この場合、Vbn−1、V
bnとして、所望のパルス電圧を用いる。
て、輝度変調素子として液晶物質を用いた例を図18、
図19、図20、図21、図22を用いて説明する。図
18は、この例でのスイッチ素子アレイ30の回路構成
を示す。走査電極21に正電圧を印加すると、トランジ
スタA31がオン状態になり、データ電極22に印加し
た電圧が保持容量33にたまる。この電圧は、トランジ
スタA31がオフになっても保持される。この保持容量
33に保持された電圧がスイッチ素子電極35に現れる
ため、ストレス電圧共通電極52の印加電圧との差の電
圧が輝度変調素子41(この例では液晶物質)に印加さ
れる。液晶物質を輝度変調素子41に用いた場合は、ス
イッチ素子電極35からストレス電圧共通電極52に流
れる電流は極めて小さいので、このような1トランジス
タ構成でも十分電圧が保持される。
アレイ30の1画素の構造を示したものである。図19
が平面レイアウト図、図20が断面構造図である。Si
O2層362の上にp型シリコン単結晶層363を形成
したSOI基板を用いる。ゲート酸化膜365を形成
し、トランジスタA31のゲート311をn+型シリコ
ンで形成する。トランジスタA31のソース312、ド
レイン313としてn+型シリコン領域をイオン打ち込
みなどの方法で形成する。さらに、アース電極23をA
lなどの材料で形成する。さらにパシペーション膜36
6で覆う。スイッチ素子電極35をAlなどの材料で形
成する。スイッチ素子電極35は、スルーホールを通し
てトランジスタA31のドレイン313と接続する。図
20には示していないが、隣り合う画素のトランジスタ
Aとは、フィールド酸化膜によって素子分離を行う。
子アレイ30を用いた画像表示装置の断面図である。透
光性かつ絶縁性の面板562の表面に透明導電膜のIT
Oなどを成膜し、ストレス電圧共通電極52とする。こ
の面板とスイッチ素子アレイ30とを接着して、隙間に
液晶物質560を注入する。液晶物質としては、ゲスト
ホスト型液晶分子を用いる。このようにすると、偏光板
を使用することなく輝度変調を行える。また、この例で
は、反射型液晶ディスプレイとして動作させる。
回路に結線する。ストレス電圧共通電極52はストレス
電圧駆動回路252に結線する。
ものである。ここでは、説明を簡単にするために、2ビ
ットすなわち4階調の場合を示した。Vst1はストレ
ス電圧共通電極52に印加する電圧波形である。ビット
0のサブフィールドでは、時刻t0〜t1においては、
第1走査電極SC1が正電圧になり、かつデータ電極D
T1〜DT3に電圧V1が印加されるので、液晶物質に
はV1が印加され、対応する輝度が得られる。時刻t1
〜t3の期間も液晶物質にはV1なる電圧が印加され続
けるので、高いデューティ比で輝度発生が行える。時刻
t1〜t3の間に第2、第3の走査電極SC2、SC3
が選択され、その結果、ビット0全体では、図11の左
側のような輝度パターンが得られる。同様にしてビット
1のサブフィールドでは、図11の真中に示した輝度パ
ターンが得られる。ビット1では、データ電極22に印
加する電圧をV2にするが、発生する輝度がビット0の
ときの2倍になるようにV2を設定する。従って、1フ
ィールド全体では、図11の右側に示したように、4階
調のパターンが得られる。
ストレス電圧共通電極52への印加電圧をVst0に設
定する。そしてデータ電極22への印加電圧を、ビット
0では(Vst0−V1)に、ビット1では(Vst0
−V2)に設定する。第3フィールドでは第1フィール
ド同様、V1、V2を印加する。このように液晶物質56
0に印加する電圧の極性をフィールドごとに反転させる
ことにより、液晶物質560の経時劣化を防ぎ、画像表
示装置の長寿命化を達成できる。
に印加する電圧は、ビット0のサブフィールドではすべ
てV1であり、ビット1のサブフィールドではすべてV2
である。従って、データ電極駆動回路222は、図22
に示したように、電圧Vbか0Vかのいずれかを出力す
る回路にし、Vbの大きさをサブフィールドごとに変え
ればよい。従って、従来の電圧変調型の場合のデータ電
極駆動回路と比べて、回路構成が大幅に簡略化され、コ
ストダウンが図れる。
0をSOI基板上に形成したが、p型シリコン基板上に
製作してもよい。また、例えば特公昭61−18755
号公報に記された液晶表示パネルのように、透光性基板
上に薄膜トランジスタを用いて図18の回路を形成し、
TN(ツイスト・ネマチック)液晶と偏光板の組み合わ
せにより透過型の液晶ディスプレイを製作することもで
きる。これらの場合も、図22、図23の構成で階調表
示を実現できる。
設けられたスイッチ素子の非飽和領域でも特性を揃える
ことなく、表示装置全面にわたって均一な階調表示を得
ることができる。また、各画素内のスイッチ素子での電
力消費を低減することがでる。また、従来の電圧変調法
の場合と比べて、データ電極の駆動回路構成を大幅に簡
略化することができる。
の時分割階調表示法の場合と比べて、アドレス時間が大
幅に長くなり、各画素内スイッチ素子のスイッチ速度に
対する要求が大幅に緩和されるため、従来法では実現困
難であった、多数の走査線を有して、しかも多階調表示
を行うことが可能になった。
各制御電極ごとに結線される多数の駆動回路の回路構成
を大幅に簡略化でき、大幅な低コスト化ができた。
法の一例を示した図である。
した図である。
の一例を示した図である。
法の他の例を示した図である。
ッチ素子の構造を示した平面レイアウト図である。
ッチ素子の構造を示した断面図である。
子アレイの構成を示した図である。
子の構造を示した図である。
線図である。
の印加電圧波形を示した図である。
る階調を示した図である。
素子の構造を示した図である。
素子の構造を示した図である。
素子の構造を示した図である。
素子の構造を示した図である。
駆動回路の構成を示した図である。
駆動回路の構成を示した図である。
素子アレイの回路構成を示した図である。
イッチ素子の構造を示した平面レイアウト図である。
イッチ素子の構造を示した断面構造図である。
素子の構造を示した図である。
結線図である。
の印加電圧波形を示した図である。
示した図である。
の印加電圧波形を示した図である。
Claims (7)
- 【請求項1】互いに平行な複数本の走査電極群と、それ
と直交する複数本のデータ電極群と、両電極群の交点の
画素ひとつひとつに設けられたスイッチング素子と、該
スイッチング素子に接続された、当該素子に印加される
ストレス電圧実効値により輝度変調できる輝度変調素子
とから構成され、かつ1フィールド期間内を複数個のサ
ブフィールド期間に分割し、サブフィールド期間の1個
または複数個の期間に画素を点灯させることにより輝度
調整が行われる画像表示装置において、前記ストレス電
圧実効値を前記サブフィールド期間に応じて変化させる
駆動手段を有することを特徴とする画像表示装置。 - 【請求項2】請求項1に記載の画像表示装置において、
前記駆動手段が、各サブフィールド期間における輝度と
時間の積の積分値が2のn乗(n=1、2、……Nb)
に比例するような値になるように、前記ストレス電圧実
効値を設定するものであることを特徴とする画像表示装
置。 - 【請求項3】請求項1または2に記載の画像表示装置に
おいて、前記輝度変調素子にストレス電圧を印加する制
御電極が、前記走査電極と平行に設けられ、かつ各制御
電極ごとに制御電極駆動回路が接続されたことを特徴と
する画像表示装置。 - 【請求項4】請求項3に記載の画像表示装置において、
前記制御電極駆動回路を、2種のストレス電圧を切り替
える回路で構成したことを特徴とする画像表示装置。 - 【請求項5】請求項1または2に記載の画像表示装置に
おいて、前記輝度変調素子として、金属−絶縁体−金属
型陰極と螢光体、フィールド・エミッション・アレイと
螢光体、およびエレクトロ・ルミネッセンス素子のうち
から選ばれたものを用いたことを特徴とする画像表示装
置。 - 【請求項6】請求項1または2に記載の画像表示装置に
おいて、前記輝度変調素子として、液晶素子を用いたこ
とを特徴とする画像表示装置。 - 【請求項7】請求項1または2に記載の画像表示装置に
おいて、前記データ電極への印加電圧により前記ストレ
ス電圧実効値を変化させ、かつ、該データ電極の駆動回
路の出力電圧を設定する電源を共通とし、該電源の電圧
を前記サブフィールドごとに変化させることを特徴とす
る画像表示装置。
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