JPH09107675A

JPH09107675A - 電源装置

Info

Publication number: JPH09107675A
Application number: JP26151195A
Authority: JP
Inventors: Noritaka Murata; 典隆村田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-10-09
Filing date: 1995-10-09
Publication date: 1997-04-22

Abstract

(57)【要約】【課題】電力変換効率を向上させる。【解決手段】負荷電流検出回路１０の負荷電流信号入
力端子１１に入力されるＭＯＳＦＥＴＱ１のドレイン電
流に基づく電流を大きさを示す負荷電流信号を遅延回路
により遅延させる。負荷電流信号と遅延させた負荷電流
信号との信号レベルを比較回路により比較する。電圧調
整回路２０は、負荷電流信号のレベル方が遅延させた負
荷電流信号よりも小さいとき、補助電源回路１より出力
される補助電源から、出力電圧のレベルが小さくなるよ
うに、また、負荷電流信号のレベル方が遅延させた負荷
電流信号よりも大きいとき、補助電源回路１より出力さ
れる補助電源から、出力電圧のレベルが大きくなるよう
に制御して、出力電圧を制御回路２に出力する。制御回
路２は、電圧調整回路２０により調整された出力電圧が
パルスの高電圧となるパルスをＭＯＳＦＥＴＱ１のゲー
トに出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源装置に関し、
特に電源装置の各動作条件において、電力変換効率が最
も高くなるように、補助電源回路の電源電圧に基づい
て、電源装置の出力電圧を制御するためのパルスのレベ
ルを可変にさせる電源装置に関するものである。

【０００２】

【従来の技術】電源装置において補助電源回路は、電源
装置の出力電圧を安定にするために安定化回路などで基
準電圧を供給するために設けられる。図２は、従来の電
源装置の構成図である。図２に示すように、パルス幅を
制御して出力電圧を一定にする安定化回路としての制御
回路２や図示しない保護回路などに電力は、補助電源回
路１により供給されている。この補助電源回路１は、電
源装置の電力変換回路に設けられる主トランスＴ１に付
加した補助巻線Ｎ３の両端の電圧をダイオードＤ１とキ
ャパシタＣ１で整流することによって、補助電源電圧を
得ている。その結果、制御回路２などの補助電源電圧Ｖ
_CCは、Ｖ₁÷Ｎ１×Ｎ３（Ｖ₁は入力電圧、Ｎ１は１次
巻線、Ｎ３は補助巻線）となり、ほぼ安定化された大き
さとなる。

【０００３】制御回路２は、負荷回路３への出力電圧に
基づいて、出力電圧が所望の電圧になるように、電界効
果トランシジスタ（以下、ＭＯＳＦＥＴと記す）Ｑ１の
ゲートに与えるパルスのパルス幅を制御する。この時、
ＭＯＳＦＥＴＱ１の駆動電圧Ｖ_gsは、高電位時にはほぼ
補助電源電圧Ｖ_CCである。ＭＯＳＦＥＴＱ１は、制御回
路２よりパルスが与えられ、オン・オフ動作する。これ
により、入力電圧Ｖ１は、電力変換回路のトランスＴ１
の１次巻線に矩形波状の電圧となる。この矩形波状の電
圧は、トランスＴ１の２次巻線Ｎ２に伝達される。２次
巻線Ｎ２の伝達された電圧は、ダイオードＤ１とＤ２の
整流回路で整流され、インダクタＬ１とキャパシタＣ１
で平滑化されて、直流電圧に変換されて、負荷回路３に
出力される。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
電源装置には、次のような課題があった。ＭＯＳＦＥＴ
Ｑ１の駆動電力Ｐd は、次式（１）によって求まる。Ｐd ＝Ｃ_iss×Ｖ_gs ²×ｆ（Ｗ）・・・（１）ただし、Ｃ_iss：ＭＯＳＦＥＴＱ１の入力容量Ｖ_gs：ＭＯＳＦＥＴＱ１の駆動電圧ｆ：ＭＯＳＦＥＴＱ１の動作周波数式（１）から分かるように、従来の補助電源回路を用い
ると常に一定の電圧で駆動しているため、ＭＯＳＦＥＴ
Ｑ１の駆動電力Ｐd も常に一定となり、電源電流の大き
さに依存しない。その結果、大きな入力容量のＭＯＳＦ
ＥＴ１を高い周波数で動作させるような駆動電力が極め
て大きい場合は、軽負荷時における駆動電力の損失比率
（軽負荷時においては、駆動電力Ｐd はより小さくて済
むが、このように大きな一定の駆動電力の場合には、余
計な駆動電力はロスになる）を異常に高めることによ
り、効率の低下を招くという問題点があった。また、Ｍ
ＯＳＦＥＴＱ１の損失には、導通損失とスイッチング損
失とがある。これらは駆動電圧Ｖ_gsに依存する面があ
る。たとえば、駆動電圧Ｖ_gsが高いとＭＯＳＦＥＴＱ１
のオン抵抗が小さくなって導通損失は小さくなり、逆に
駆動電圧Ｖ_gsが低いとＭＯＳＦＥＴＱ１のオン抵抗が大
きくなって導通損失は大きくなる。そのため、従来の補
助電源回路を用いると駆動電圧Ｖ_gsが一定のため、導通
損失とスイッチング損失を最小にすることができないと
いう問題点があった。

【０００５】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、電圧源となる補助電源回路と、電圧
変換回路の出力電圧に基づいて、パルス幅を制御して、
パルスを出力する制御回路と、前記パルスに基づいて、
オン・オフ動作するトランジスタと、前記トランシジタ
がオン・オフ動作することにより、直流の入力電圧を直
流の出力電圧に変換する前記電力変換回路とを備えた電
源装置において、以下の回路を設けている。すなわち、
前記トランジスタに流れる電流に基づく電流を入力し
て、その入力電流の大きさを検出して、現在の入力電流
の大きさと一定の過去の入力電流の大きさとを比較する
電流検出回路と、前記現在の入力電流が前記一定の過去
の入力電流よりも小さいとき、前記補助電源の電圧源に
基づいて、出力する電圧をさらに減少させ、前記現在の
入力電流が一定の過去の入力電流よりも大きいとき、出
力する電圧を増加させるように調整する電圧調整回路と
を設けている。そして、前記制御回路は、前記パルスの
電圧レベルを、前記電圧調整回路の出力電圧に基づき設
定するようにしている。従って、前記課題を解決できる
のである。

【０００６】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示す電源装置の構成
図であり、図２中の要素に共通する要素には共通の符号
を付してある。本第１の実施形態の電源装置が従来の電
源装置と異なる点は、ＭＯＳＦＥＴＱ１の流れるドレイ
ン電流に基づく電流を入力して、その電流の大きさを検
出して、現在の電流の大きさと遅延回路により遅延させ
た電流とを比較する負荷電流検出回路２０と、現在の電
流の方が遅延回路により遅延された電流より小さいけれ
ば、出力電圧を低くして、現在の電流の方が遅延回路に
より遅延された電流より大きければ、出力電圧を高くす
る電圧調整回路３０とを設けて、制御回路２は、電圧調
整回路３０の出力電圧をパルスの電圧としたことであ
る。図１に示すように、本第１の実施形態の電源回路
は、補助電源回路１、制御回路２、負荷電流検出回路１
０、負荷電流信号入力端子１１、電源Ｖ１、キャパシタ
Ｃ１、１次巻線Ｎ１，２次巻線Ｎ２のトランスＴ１、ダ
イオードＤ１、Ｄ２、インダクタＬ１、キャパシタＣ
１、及び負荷回路３により構成されている。電圧源Ｖ１
のマイナス端子はＧＮＤに接続され、電圧源Ｖ１のプラ
ス端子は、キャパシタＣ１の一方の端子が接続されてい
る。キャパシタＣ１の他方の端子は、ＧＮＤに接続され
ている。

【０００７】電源源Ｖ１のプラス端子とキャパシタＣ１
の接続点は、主トランスＴ１の１次巻線Ｎ１の正極に接
続され、１次巻線Ｎ１の負極はＭＯＳＦＥＴＱ１のドレ
インが接続されている。ＭＯＳＦＥＴＱ１のソースはＧ
ＮＤに接続されている。主トランスＴ１の２次巻線Ｎ２
の正極はダイオードＤ１のアノードが接続され、ダイオ
ードＤ１のカソードは、ダイオードＤ２のカソードが接
続されている。主トランスＴ１の２次巻線Ｎ２の負極
は、ダイオードＤ２のアノードに接続されている。ダイ
オードＤ１のカソードは、インダクタＬ１の一方の端子
に接続され、インダクタＬ１の他方の端子は、キャパシ
タＣ２の一方の端子に接続されている。負荷回路３の一
方の端子は、インダクタＬ１の他方の端子に接続されて
いる。負荷回路３の他方の端子は、主トランスＴ１の２
次巻線Ｎ２の負極に接続されている。キャパシタＣ２の
他方の端子は、主トランスＴ１の２次巻線Ｎ２の負極に
接続されている。負荷電流信号入力端子１１は、負荷電
流検出回路１０が接続されている。負荷電流検出回路１
０、及び補助電源回路１の出力側は、電圧調整回路２０
が接続されている。電圧調整回路２０の出力側は、制御
回路２が接続されている。制御回路２の出力側は、ＭＯ
ＳＦＥＴＱ１のゲートが接続されている。

【０００８】図３は、図１中の負荷電流検出回路の構成
図である。図３に示すように、この負荷電流検出回路１
０は、遅延回路１２と比較回路１３により構成されてい
る。遅延回路１２は、負荷電流信号入力端子１１が接続
されている。比較回路１３の入力側は、負荷電流信号入
力端子１１、及び遅延回路１２の出力側が接続され、比
較回路１３の出力側は、出力端子１４が接続されてい
る。以下、図１の動作の説明をする。電源装置の起動
時、制御回路２の電源電圧Ｖ_CCは、補助電源回路１の電
源電圧に等しくなる。この電源電圧Ｖ_CCは、ＭＯＳＦＥ
ＴＱ１に駆動電圧Ｖ_gsとして与えられる。電圧Ｖ１は、
この駆動電圧Ｖ_gsにより、トランスＴ１の１次巻線Ｎ１
で矩形波状の電圧となる。この矩形波状の電圧は、２次
巻線Ｎ２に伝達されて、ダイオードＤ１、Ｄ２で整流さ
れ、インダクタＬ１とキャパシタＣ１で平滑化され、負
荷回路３に出力電圧が与えられる。この電源装置の起動
時は、ＭＯＳＦＥＴＱ１に与えられる駆動電圧Ｖ_gsは、
負荷回路３に一定の電力を供給するには、大きすぎて、
駆動ロスが発生する。ところで、ＭＯＳＦＥＴＱ１のゲ
ートに一定の周波数のパルスが印加される時、ＭＯＳＦ
ＥＴＱ１のドレイン電流は、伝達コンダクタンスと駆動
電圧Ｖ_gsとの積になる。伝達コンダクタンスは、駆動電
圧Ｖ_gsが小さくなるにつれて、大きくなるものである。
したがって、駆動電圧Ｖ_gsを起動時に大きくしておき、
徐々に小さくしていくと、ＭＯＳＦＥＴＱ１のドレイン
電流は、徐々に下がっていくが、伝達コンダクタンスも
徐々に大きくなるため、一旦、最小電流となった後、徐
々に増加していく。

【０００９】このドレイン電流が最小となる駆動電圧Ｖ
_gsは、駆動電力の損失比率（駆動電圧Ｖ_gsを小さくする
と駆動ロスが少なくなる）の観点と導通損失（駆動電圧
Ｖ_gsを小さくするオン抵抗が大きくなり導通損失が大き
くなる）の観点から最も変換効率の良い電圧であるとい
える。そこで、ドレイン電流が最小電流となる駆動電圧
Ｖ_gsをＭＯＳＦＥＴＱ１与えるべく、負荷電流検出回路
１０及び電圧調整回路２０は、以下のように動作する。
負荷電流検出回路１０中の遅延回路１２は、負荷電流信
号入力端子１１より入力されるドレイン電流に基づく電
流の大きさを示す負荷電流信号を遅延させる。そして、
比較回路１３は、負荷電流信号と遅延回路１２より遅延
させた負荷電流信号との信号レベルを比較する。電圧調
整回路２０は、負荷電流検出回路１０の比較結果から、
現在の負荷電流信号電流のレベルが遅延させた負荷電流
信号のレベルよりも低ければ、出力電圧が低くなるよう
に調整する。一方、現在の負荷電流信号のレベルが遅延
させた負荷電流信号のレベルの方よりも高ければ、出力
電圧が高くなるように調整する。電源装置の起動時に
は、制御回路２の電源電圧Ｖ_CCが小さくなるように制御
する。

【００１０】制御回路２の電源電圧Ｖ_CCが徐々に小さく
なり、駆動電圧Ｖ_gsが小さくなるにつれて、ドレイン電
流が小さくなり、負荷電流信号のレベルが小さくなって
ゆく。そして、ＭＯＳＦＥＴＱ１からのドレイン電流が
最小となるような最適な値を過ぎると、今度は、負荷電
流信号のレベルが徐々に増加するため、遅延回路１３か
らの負荷電流信号のレベルの方が低くなる。電圧調整回
路２０は、補助電源回路１からの補助電源を元に、出力
電圧を徐々に高くしてゆく。そして、制御回路２の電源
電圧Ｖ_CCは徐々に高くなり、ドレイン電流が徐々に大き
くなり、負荷電流検出信号のレベルは徐々に大きくなる
が、再び、遅延回路１３の出力電圧の方が高くなり、制
御回路２の電源電圧Ｖ_CCは、下がってゆく。以上の動作
を繰り返すことにより、制御回路２の電源電圧Ｖ_CCは、
入力電流が最小となる最適電圧に落ち着くが、電源装置
の入力電圧Ｖ１、出力電圧はともに安定されており、Ｍ
ＯＳＦＥＴＱ１の出力電流は負荷回路３に応じただけ必
要となる。そのため、負荷電流検出信号のレべルが最小
となるときが最も電力変換効率が高いときになる。以上
説明したように、第１の実施形態によれば、負荷回路３
の負荷電流を検出する負荷電流検出回路１０、負荷電流
に応じて、電圧を調整する電圧調整回路２０を設けたの
で、ＭＯＳＦＥＴや制御回路２に使用する部品の特性の
バラツキに起因する効率特性のバラツキを低く抑えるこ
とができ、常に高い電源装置の効率を得ることができ
る。

【００１１】第２の実施形態図４は、本発明の第２の実施形態を示す電源装置の具体
的な回路構成を示す構成図である。図４に示すように、
本第２の実施形態の電源回路は、補助電源回路１、制御
回路２、負荷電流検出回路３０、電圧調整回路４０、電
源Ｖ１、キャパシタＣ１、１次巻線Ｎ１，２次巻線Ｎ２
のトランスＴ１、ダイオードＤ１、Ｄ２、インダクタＬ
１、キャパシタＣ１、及び負荷回路３により構成されて
いる。補助電源回路１は、ダイオードＤ３、補助巻線Ｎ
３、キャパシタＣ３より構成されている。補助巻線Ｎ３
は主トランスＴ１に設けられている。この補助巻線Ｎ３
の正極は、ダイオードＤ４のアノードが接続され、負極
は、電圧源Ｖ１のマイナス端子が接続されている。ダイ
オードＤ４の出力側は、キャパシタＣ３の一方の端子が
接続され、キャパシタＣ３の他方の端子は、ＧＮＤに接
続されている。ダイオードＤ４のカソードは、電圧調整
回路４０が接続されている。負荷電流検出回路３０は、
抵抗Ｒ３１、インダクタＬ３１、キャパシタＣ３１、及
び比較器ＩＣ３１により構成されている。抵抗Ｒ３１は
ＭＯＳＦＥＴＱ１のソースとキャパシタＣ１との接続点
と電圧源Ｖ１のマイナス端子との間に接続されている。
ＭＯＳＦＥＴＱ１のソースとキャパシタＣ１との接続点
は、インダクタＬ３１の一方の端子、及び比較器ＩＣ３
１のプラス側端子が接続されている。インダクタＬ３１
の他方の端子は、比較器ＩＣ３１のマイナス側端子、キ
ャパシタＣ３１の一方の端子、抵抗Ｒ３２の一方の端子
が接続されている。キャパシタＣ３１と抵抗３２の他方
の端子は、電極Ｖ１のマイナス側が接続されている。比
較器ＩＣ３１の出力側は、電圧調整回路４０が接続され
ている。インダクタＬ３１、抵抗Ｒ３２、及びキャパシ
タＣ３１は、遅延回路を構成している。

【００１２】電圧調整回路４０は、バイポーラトランジ
スタＱ４１、抵抗Ｒ４０、Ｒ４１、ＭＯＳＦＥＴＱ４
２、キャパシタＣ４１，Ｃ４２、ダイオードＤ４１、イ
ンダクタＬ４１、三角波電圧源ＶＯＳＣ、比較器ＩＣ４
１により構成されている。パイポーラトランジスタＱ４
１のベースは、負荷電流検出回路３０中の比較器３１の
出力側が接続されている。抵抗Ｒ４１の一方の端子は、
補助電源回路２中のダイオードＤ４の出力側が接続さ
れ、他方の端子は、抵抗Ｒ４２の一方の端子、キャパシ
タＣ４２の一方の端子、及び比較器ＩＣ４１のプラス側
入力端子が接続されている。抵抗Ｒ４２の他方の端子
は、バイポーラトランジスタＱ４２のコレクタが接続さ
れている。バイポーラトランシスタＱ４２のエミッタは
電源Ｖ１のマイナス側が接続されている。キャパシタＣ
４１の他方の端子は、電源Ｖ１のマイナス側が接続され
ている。比較器ＩＣ４１のマイナス側入力端子は、三角
波生成回路ＶＯＳＣの出力側が接続され、三角波電圧源
ＶＯＳＣの入力側は、電圧源Ｖ１のマイナス側が接続さ
れている。

【００１３】比較器ＩＣ４１の出力側は、ＭＯＳＦＥＴ
Ｑ４２のゲートが接続されている。ＭＯＳＦＥＴＱ４２
のソースは、補助電源回路１中のダイオードＤ４のアノ
ードが接続されている。ＭＯＳＦＥＴＱ４２のドレイン
はインダクタＬ４１の一方の端子、及びダイオードＤ４
１のカソードが接続されている。ダイオードＤ４１のア
ノードは、ＧＮＤに接続されている。インダクタＬ４１
の他方の端子は、キャパシタＣ４２の一方の端子、及び
制御回路２が接続されている。キャパシタＣ４２の他方
の端子は、ＧＮＤに接続されている。インダクタＬ４
１、及びキャパシタＣ４２は、平滑回路である。制御回
路１の基準端子は、キャパシタＣ１とＭＯＳＦＥＴＱ１
のソースとの接続点が接続されている。制御回路１の出
力側は、ＭＯＳＦＥＴＱ１のゲートが接続されている。
電圧源Ｖ１のマイナス端子はＧＮＤに接続され、電圧源
Ｖ１のプラス端子は、キャパシタＣ１の一方の端子が接
続されている。キャパシタＣ１の他方の端子は、ＧＮＤ
に接続されている。電源源Ｖ１のプラス端子とキャパシ
タＣ１の接続点は、主トランスＴ１の１次巻線Ｎ１の正
極に接続され、１次巻線Ｎ１の負極はＭＯＳＦＥＴＱ１
のドレインが接続されている。

【００１４】ＭＯＳＦＥＴＱ１のソースは制御回路１の
基準端子、キャパシタＣ１の他方の端子が接続されてい
る。主トランスＴ１の２次巻線Ｎ２の正極はダイオード
Ｄ１のアノードが接続され、ダイオードＤ１のカソード
は、ダイオードＤ２のカソードが接続されている。主ト
ランスＴ１の２次巻線Ｎ２の負極は、ダイオードＤ２の
アノードに接続されている。ダイオードＤ１のカソード
は、インダクタＬ１の一方の端子に接続され、インダク
タＬ１の他方の端子は、キャパシタＣ２の一方の端子に
接続されている。負荷回路３の一方の端子は、インダク
タＬ１の他方の端子に接続されている。負荷回路３の他
方の端子は、主トランスＴ１の２次巻線Ｎ２の負極に接
続されている。キャパシタＣ２の他方の端子は、主トラ
ンスＴ１の２次巻線Ｎ２の負極に接続されている。Ａは
ＭＯＳＦＥＴＱ１のソースとキャパシタＣ１の接続点の
電圧、Ｂは比較器ＩＣ３１のマイナス側入力端子の電
圧、Ｃは比較器ＩＣ３１の出力電圧、Ｄは比較器ＩＣ４
１のプラス側入力端子の電圧、Ｅは比較器ＩＣ４１のマ
イナス側入力端子の電圧、Ｆは比較器ＩＣ４１の出力電
圧、ＧはＭＯＳＦＥＴＱ４２のドレインの電圧、Ｈはイ
ンダクタＬ４１の出力電圧である。

【００１５】図５は、図４の動作波形図である。以下、
図５を参照しつつ、図４の動作の説明をする。制御回路
２により与えられる矩形波の駆動電圧Ｖ_gsによって、Ｍ
ＯＳＦＥＴＱ１がオン・オフ動作をする。ＭＯＳＦＥＴ
Ｑ１がオン・オフすることによって、トランスＴ１の１
次巻線Ｎ１に矩形波電圧が発生する。図４中のキャパシ
タＣ１は電源Ｖ１からの電流を充電して、過電流が流れ
ることを抑制する。トランスＴ１の１次巻線Ｎ１の矩形
波電圧はトランスＴ１の２次巻線Ｎ２に伝達される。こ
の伝達された矩形波電圧は、ダイオードＤ１、Ｄ２によ
り整流されて、インダクタＬ１とキャパシタＣ２の平滑
回路によって平滑化され、負荷回路３に直流電圧が供給
される。負荷回路３に直流電圧が供給されると、その負
荷抵抗に応じた負荷電流が流れる。この時の負荷電流
は、１次巻線Ｎ１の電流に比例する。１次巻線Ｎ１に流
れる電流は、ドレイン電流としてＭＯＳＦＥＴＱ１を流
れて、負荷電流検出回路３１中の抵抗Ｒ３１の入力電流
となる。抵抗Ｒ４１の両端には、その入力電流に比例し
た電圧Ａが得られる。

【００１６】ここで、電圧Ａは、滑らかな波形となって
いるのは、キャパシタＣ１はＭＯＳＦＥＴＱ１がオンし
ている時は、ドレイン電流を充電して、ＭＯＳＦＥＴＱ
１がオフしている時は、抵抗Ｒ４１に放電するからであ
る。この電圧Ａは、比較器ＩＣ３１のプラス入力端子に
入力される。また、電圧Ａは、インダクタＬ３１、抵抗
Ｒ３２、及びキャパシタＣ３１で構成される遅延回路に
も入力される。この結果、遅延回路の出力には電圧Ａよ
り位相の遅れた電圧Ｂが得られ、この電圧Ｂは比較器Ｉ
Ｃ３１のマイナス入力端子に入力される。比較器ＩＣ３
１は、電圧Ａと電圧Ｂを比較して、電圧Ａが電圧Ｂより
大きいときは、高電位を出力信号Ｃとし、電圧Ａが電圧
Ｂよりも小さいときは、低電位を出力信号Ｃとする。比
較器ＩＣ３１の出力信号Ｃが高電位のときは、トランジ
スタＱ４１が導通状態になることから、キャパシタＣ４
１は抵抗Ｒ４２との時定数τ1 によって放電する。その
結果、比較器ＩＣ４１のプラス側入力端子の電圧Ｅが徐
々（ｅ^-t／τ ¹に比例）に小さくなる。比較器ＩＣ３１
の出力信号Ｃが低電位のときは、トランジスタＱ４１が
非導通状態になることから、キャパシタＣ４１は抵抗Ｒ
４１との時定数τ2 によって充電する。その結果、比較
器ＩＣ４１のプラス側入力端子の電圧Ｅが徐々に大きく
なる。

【００１７】比較器ＩＣ４１は、キャパシタＣ４１の充
電電圧Ｄが三角波電圧源ＶＯＳＣの電圧Ｅよりも大きい
ときに、ＭＯＳＦＥＴＱ４２が導通状態になるように高
電位を出力信号Ｆとして、キャパシタＣ４１の充電電圧
Ｄが三角波電圧源ＶＯＳＣの電圧Ｅよりも小さいとき
に、ＭＯＳＦＥＴＱ４２が非導通状態になるように低電
位を出力信号Ｆとする。この結果、電圧Ａが電圧Ｂより
も大きいときは、比較器ＩＣ４１の出力信号Ｆが高電圧
となる期間が長くなり、電圧Ａが電圧Ｂよりも小さいと
きは、比較器ＩＣ４１の出力信号Ｆが高電圧となる期間
が短くなる。電圧Ｆによって、ＭＯＳＦＥＴＱ４１はス
イッチングを行い、トランスＴ１の補助巻線Ｎ３に得ら
れた電圧をチョッピングして、矩形波電圧Ｇを得る。そ
して、電圧Ｇを平滑することにより、制御回路２の電源
電圧Ｖ_CCとして、電圧Ｆが得られる。この電圧ＦがＭＯ
ＳＦＥＴＱ１のゲートに駆動電圧Ｖ_gsとして与えられ
て、駆動電圧Ｖ_gsにしたがって、ＭＯＳＦＥＴＱ１はス
イッチング動作をして、トランスＴ１の１次巻線Ｎ１の
矩形波電圧を発生して、その矩形波電圧を２次巻線Ｎ２
に伝達する。そして、ダイオードＤ１、Ｄ２で整流し、
インダクタＬ１、キャパシタＣ２で平滑化して、負荷回
路３に直流電圧を供給する。

【００１８】ところで、電源装置の起動時、制御回路２
の電源電圧Ｖ_CCは、ほぼトランスＴ１の補助巻線Ｎ３に
得られた電圧となる。キャパシタＣ４１が抵抗Ｒ４１に
よって徐々に充電されると、ＭＯＳＦＥＴＱ４２の導通
期間が徐々に短くなる。つまり、制御回路２の電源電圧
Ｖ_CCは徐々に低くなる。このとき、抵抗Ｒ３１の印加電
圧Ａと遅延回路の出力電圧Ｂの関係は、遅延回路の出力
電圧Ｂが抵抗Ｒ３１の印加電圧Ａより高くなる。よっ
て、比較器ＩＣ３１の出力Ｃは低電圧となり、トランジ
スタＱ４１は非導通状態となる。制御回路２の電源電圧
Ｖ_CCが、上述した、ＭＯＳＦＥＴＱ１からの入力電流が
最小となるような最適な値を過ぎると、今度は、入力電
流が徐々に増加するため、抵抗Ｒ３１の印加電圧Ａと遅
延回路の出力電圧Ｂの関係は、抵抗Ｒ３１の印加電圧Ａ
が遅延回路の出力電圧よりも高くなる。よって、比較器
ＩＣ３１の出力Ｃは、高電位となり、トランジスタＱ４
１は導通状態となる。その結果、キャパシタＣ４１と抵
抗Ｒ４２との時定数によって放電され、比較器ＩＣ３１
はＭＯＳＦＥＴＱ４２の導通期間が長くなるような電圧
を出力する。

【００１９】そして、制御回路２の電源電圧Ｖ_CCは徐々
に高くなり、入力電流も大きくなり、抵抗Ｒ３１の印加
電圧Ａは徐々（ｅ^-t／τ1に比例）に大きくなるが、再
び、遅延回路の出力電圧Ｂが抵抗Ｒ３１の印加電圧Ａよ
り高くなり、比較器ＩＣ３１の出力Ｃは低電圧となり、
ＭＯＳＦＥＴＱ４２は非導通状態となって、制御回路２
の電源電圧Ｖ_CCは、下がってゆく。以上の動作を繰り返
すことにより、制御回路２の電源電圧Ｖ_CCは、入力電流
が最小となる最適電圧に落ち着くが、電源装置の入力電
圧Ｖ１、出力電圧はともに安定されており、ＭＯＳＦＥ
ＴＱ１の出力電流は負荷回路３に応じただけ必要とな
る。そのため、入力電流が最小となるときが最も電力変
換効率が高いときになる。以上説明したように、第２の
実施形態によれば、電源装置の動作状態に応じて入力電
流が最小となるように制御回路２の電源電圧を変化させ
るため、ＭＯＳＦＥＴや制御回路２に使用する部品の特
性バラツキに起因する効率特性のバラツキを低く抑える
ことができ、常に高い電源装置の効率を得ることができ
る。

【００２０】第３の実施形態図６は、本発明の第３の実施形態を示す電源装置の具体
的な回路構成を示す構成図であり、図４中の要素に共通
する要素には共通の符号を付してある。本第３の実施形
態の電源装置が第２の実施形態の電源装置と異なる点
は、負荷電流検出回路５０を回路構成を変更したことで
ある。図６に示すように、本第３の実施形態の電源回路
は、補助電源回路１、制御回路２、負荷電流検出回路５
０、電圧調整回路４０、電源Ｖ１、キャパシタＣ１、１
次巻線Ｎ１，２次巻線Ｎ２のトランスＴ１、ダイオード
Ｄ１、Ｄ２、インダクタＬ１、キャパシタＣ２、及び負
荷回路３により構成されている。補助電源回路１は、ダ
イオードＤ３、補助巻線Ｎ３、キャパシタＣ３より構成
されている。補助巻線Ｎ３は主トランスＴ１に設けられ
ている。この補助巻線Ｎ３の正極は、ダイオードＤ４の
アノードが接続され、負極は、電圧源Ｖ１のマイナス端
子が接続されている。ダイオードＤ４の出力側は、キャ
パシタＣ３の一方の端子が接続され、キャパシタＣ３の
他方の端子は、ＧＮＤに接続されている。ダイオードＤ
４のカソードは、電圧調整回路４０が接続されている。
負荷電流検出回路５０は、抵抗Ｒ５１、ダイオードＤ５
１、キャパシタＣ５１、抵抗Ｒ５２、インダクタＬ３
１、キャパシタＣ３１、及び比較器ＩＣ３１により構成
されている。

【００２１】抵抗Ｒ３１はＭＯＳＦＥＴＱ１のソースと
電源Ｖ１のマイナス側との間に接続されている。ＭＯＳ
ＦＥＴＱ１のソースは、ダイオードＤ５１のアノードが
接続され、ダイオードＤ５１のカソードは、キャパシタ
Ｃ５１及び抵抗Ｒ５２の一方の端子と、インダクＬ３１
の一方の端子が接続されている。キャパシタＣ５１は抵
抗Ｒ５１により決まる時定数により充放電して、インダ
クタＬ３１及び比較器ＩＣ３１のプラス入力端子への入
力信号を平滑化するためのものである。インダクタＬ３
１の他方の端子は、比較器ＩＣ３１のマイナス側端子、
キャパシタＣ３１の一方の端子、抵抗Ｒ３２の一方の端
子が接続されている。キャパシタＣ３１と抵抗３２の他
方の端子は、電極Ｖ１のマイナス側が接続されている。
比較器ＩＣ３１の出力側は、電圧調整回路４０が接続さ
れている。インダクタＬ３１、抵抗Ｒ３２、及びキャパ
シタＣ３１は、遅延回路を構成している。電圧調整回路
４０は、バイポーラトランジスタＱ４１、抵抗Ｒ４０、
Ｒ４１、ＭＯＳＦＥＴＱ４２、キャパシタＣ４１，Ｃ４
２、ダイオードＤ４１、インダクタＬ４１、三角波電圧
源ＶＯＳＣ、比較器ＩＣ４１により構成されている。

【００２２】パイポーラトランジスタＱ４１のベース
は、負荷電流検出回路３０中の比較器３１の出力側が接
続されている。抵抗Ｒ４１の一方の端子は、補助電源回
路２中のダイオードＤ４の出力側が接続され、他方の端
子は、抵抗Ｒ４２の一方の端子、キャパシタＣ４２の一
方の端子、及び比較器ＩＣ４１のプラス側入力端子が接
続されている。抵抗Ｒ４２の他方の端子は、バイポーラ
トランジスタＱ４２のコレクタが接続されている。バイ
ポーラトランシスタＱ４２のエミッタは電源Ｖ１のマイ
ナス側が接続されている。キャパシタＣ４１の他方の端
子は、電源Ｖ１のマイナス側が接続されている。比較器
ＩＣ４１のマイナス側入力端子は、三角波生成回路ＶＯ
ＳＣの出力側が接続され、三角波電圧源ＶＯＳＣの入力
側は、電圧源Ｖ１のマイナス側が接続されている。比較
器ＩＣ４１の出力側は、ＭＯＳＦＥＴＱ４２のゲートが
接続されている。ＭＯＳＦＥＴＱ４２のソースは、補助
電源回路１中のダイオードＤ４のアノードが接続されて
いる。ＭＯＳＦＥＴＱ４２のドレインはインダクタＬ４
１の一方の端子、及びダイオードＤ４１のカソードが接
続されている。ダイオードＤ４１のアノードは、ＧＮＤ
に接続されている。インダクタＬ４１の他方の端子は、
キャパシタＣ４２の一方の端子、及び制御回路２が接続
されている。キャパシタＣ４２の他方の端子は、ＧＮＤ
に接続されている。インダクタＬ４１、及びキャパシタ
Ｃ４２は、平滑回路である。

【００２３】制御回路１の基準端子は、キャパシタＣ１
とＭＯＳＦＥＴＱ１のソースとの接続点が接続されてい
る。制御回路１の出力側は、ＭＯＳＦＥＴＱ１のゲート
が接続されている。電圧源Ｖ１のマイナス端子はＧＮＤ
に接続され、電圧源Ｖ１のプラス端子は、キャパシタＣ
１の一方の端子が接続されている。キャパシタＣ１の他
方の端子は、ＧＮＤに接続されている。電源源Ｖ１のプ
ラス端子とキャパシタＣ１の接続点は、主トランスＴ１
の１次巻線Ｎ１の正極に接続され、１次巻線Ｎ１の負極
はＭＯＳＦＥＴＱ１のドレインが接続されている。ＭＯ
ＳＦＥＴＱ１のソースは制御回路１の基準端子、キャパ
シタＣ１の他方の端子が接続されている。主トランスＴ
１の２次巻線Ｎ２の正極はダイオードＤ１のアノードが
接続され、ダイオードＤ１のカソードは、ダイオードＤ
２のカソードが接続されている。主トランスＴ１の２次
巻線Ｎ２の負極は、ダイオードＤ２のアノードに接続さ
れている。ダイオードＤ１のカソードは、インダクタＬ
１の一方の端子に接続され、インダクタＬ１の他方の端
子は、キャパシタＣ２の一方の端子に接続されている。

【００２４】負荷回路３の一方の端子は、インダクタＬ
１の他方の端子に接続されている。負荷回路３の他方の
端子は、主トランスＴ１の２次巻線Ｎ２の負極に接続さ
れている。キャパシタＣ２の他方の端子は、主トランス
Ｔ１の２次巻線Ｎ２の負極に接続されている。ＡはＭＯ
ＳＦＥＴＱ１のソースの電圧、Ｂは抵抗Ｒ５２の印加電
圧、Ｃは比較器ＩＣ３１のマイナス側入力端子の電圧、
Ｄは比較器ＩＣ３１の出力電圧、Ｅは比較器ＩＣ４１の
プラス側入力端子の電圧、Ｆは比較器ＩＣ４１のマイナ
ス側入力端子の電圧、Ｇは比較器ＩＣ４１の出力電圧、
ＨはＭＯＳＦＥＴＱ４２のドレインの電圧、Ｉはインダ
クタＬ４１の出力電圧である。図７は、図６の動作波形
図である。以下、図７を参照しつつ、図６の動作の説明
をする。抵抗Ｒ５１の両端にはＭＯＳＦＥＴＱ１のドレ
イン電流（ドレイン電流は、インダクタＬ１、及び１次
巻線Ｎ１に蓄積されたエネルギーにより傾きを持つ）に
比例した電圧Ａが印加される。ダイオードＤ５１は、Ｍ
ＯＳＦＥＴＱ１が導通状態になると、順バイアスされて
導通状態となり、電圧Ａは、キャパシタＣ５１と抵抗Ｒ
５２との時定数によって、キャパシタＣ５１を充電し
て、ドレイン電流に比例した電圧Ｂとなり、比較器ＩＣ
３１のプラス入力端子に入力される。一方、ＭＯＳＦＥ
ＴＱ１が非導通状態になると、ドレイン電流が流れなく
なりり、ダイオードＤ５１は逆バイアスされて、非導通
状態になり、キャパシタＣ５１がＧＮＤに放電するのを
阻止する。キャパシタＣ５１に充電された電荷により、
電圧Ｂは平滑化される。

【００２５】また、電圧Ｂは、インダクタＬ３１、抵抗
Ｒ３２、及びキャパシタＣ３１で構成される遅延回路に
も入力される。この結果、遅延回路の出力には電圧Ａよ
り位相の遅れた電圧Ｃが得られ、この電圧Ｃは比較器Ｉ
Ｃ３１のマイナス入力端子に入力される。比較器ＩＣ３
１は、電圧Ｂと電圧Ｃを比較して、電圧Ｂが電圧Ｃより
大きいときは、高電位を出力信号Ｄとし、電圧Ｂが電圧
Ｃよりも小さいときは、低電位を出力信号Ｄとする。こ
れにより、出力信号Ｄが高電位のときは、電圧Ｂが減少
しつつ、つまり入力電流が減少しつつあることが分か
り、出力信号Ｄが低電位のときは、電圧Ｂが増加してい
ること、つまり入力電流が増加していることが分かる。
比較器ＩＣ３１の出力信号Ｄが高電位のときは、トラン
ジスタＱ４１が導通状態になることから、キャパシタＣ
４１は抵抗Ｒ４２との時定数τ1 によって放電する。比
較器ＩＣ３１の出力信号Ｄが低電位のときは、トランジ
スタＱ４１が非導通状態になることから、キャパシタＣ
４１は抵抗Ｒ４１との時定数τ2 によって充電する。

【００２６】比較器ＩＣ４１は、キャパシタＣ４１の充
電電圧Ｅが三角波電圧源ＶＯＳＣの電圧Ｆよりも大きい
ときに、ＭＯＳＦＥＴＱ４２が導通状態になるように高
電位を出力信号Ｇとして、キャパシタＣ４１の充電電圧
Ｅが三角波電圧源ＶＯＳＣの電圧Ｆよりも小さいとき
に、ＭＯＳＦＥＴＱ４２が非導通状態になるように低電
位を出力信号Ｇとする。この結果、電圧Ｂが電圧Ｃより
も大きいときは、比較器ＩＣ４１の出力信号Ｈが高電圧
となる期間が長くなり、電圧Ｂが電圧Ｃよりも小さいと
きは、比較器ＩＣ４１の出力信号Ｇが高電圧となる期間
が短くなる。電圧Ｇによって、ＭＯＳＦＥＴＱ４１はス
イッチングを行い、トランスＴ１の補助巻線Ｎ３に得ら
れた電圧をチョッピングして、矩形波電圧Ｈを得る。そ
して、電圧Ｈを平滑することにより、制御回路２の電源
電圧Ｖ_CCとして、電圧Ｉが得られる。この電圧ＩがＭＯ
ＳＦＥＴＱ１のゲートに駆動電圧Ｖ_gsとして与えられ
て、駆動電圧Ｖ_gsにしたがって、ＭＯＳＦＥＴＱ１はス
イッチング動作をして、トランスＴ１の１次巻線Ｎ１の
矩形波電圧を発生して、その矩形波電圧を２次巻線Ｎ２
に伝達する。そして、ダイオードＤ１、Ｄ２で整流し、
インダクタＬ１、キャパシタＣ２で平滑化して、負荷回
路３に直流電圧を供給する。

【００２７】ところで、電源装置の起動時、制御回路２
の電源電圧Ｖ_CCは、ほぼトランスＴ１の補助巻線Ｎ３に
得られた電圧となる。キャパシタＣ４１が抵抗Ｒ４１に
よって徐々に充電されると、ＭＯＳＦＥＴＱ４２の導通
期間が徐々に短くなる。つまり、制御回路２の電源電圧
Ｖ_CCは徐々に低くなる。このとき、抵抗Ｒ５２の印加電
圧Ｂと遅延回路の出力電圧Ｃの関係は、遅延回路の出力
電圧Ｃが抵抗Ｒ３１の印加電圧Ｂより高くなる。よっ
て、比較器ＩＣ３１の出力Ｄは低電圧となり、トランジ
スタＱ４１は非導通状態となる。制御回路２の電源電圧
Ｖ_CCが、上述した、ＭＯＳＦＥＴＱ１のオン抵抗と駆動
ロスとのバランスによって決まる入力電流が最小となる
ような最適な値を過ぎると、今度は、入力電流が徐々に
増加するため、抵抗Ｒ５２の印加電圧Ｂと遅延回路の出
力電圧Ｃの関係は、抵抗Ｒ５２の印加電圧Ｂが遅延回路
の出力電圧よりも高くなる。よって、比較器ＩＣ３１の
出力Ｄは、高電位となり、トランジスタＱ４１は導通状
態となる。その結果、キャパシタＣ４１と抵抗Ｒ４２と
の時定数τ1 によって放電され、比較器ＩＣ３１はＭＯ
ＳＦＥＴＱ４２の導通期間が長くなるような電圧を出力
する。そして、制御回路２の電源電圧Ｖ_CCは徐々に高く
なり、ドレイン電流も大きくなり、抵抗Ｒ５２の印加電
圧Ｂは徐々（ｅ^-t／τ1に比例）に大きくなるが、再
び、遅延回路の出力電圧Ｃが抵抗Ｒ３１の印加電圧Ｂよ
り高くなり、比較器ＩＣ３１の出力Ｄは低電圧となり、
トランジスタＱ４１は非導通状態となって、制御回路２
の電源電圧Ｖ_CCは、下がってゆく。

【００２８】以上の動作を繰り返すことにより、制御回
路２の電源電圧Ｖ_CCは、入力電流が最小となる最適電圧
に落ち着くが、電源装置の入力電圧Ｖ１、出力電圧はと
もに安定されており、ＭＯＳＦＥＴＱ１の出力電流は負
荷回路３に応じただけ必要となる。そのため、入力電流
が最小となるときが最も電力変換効率が高いときにな
る。以上説明したように、第３の実施形態によれば、第
１の実施形態と同様の利点がある上に、ＭＯＳＦＥＴＱ
１のドレイン電流を検出しているため、ドレイン電流が
最小となるように制御しているので、過電流保護回路の
機能を持たせることも容易に行える。なお、本発明は、
上記実施形態に限定されず種々の変形が可能である。そ
の変形例としては、例えば次のようなものがある。

【００２９】（１）電源装置の主スイッチを制御する
回路に適用したが、これに限るものではなく、各種保護
回路や同期整流のスイッチを制御（駆動）する回路など
にも適用できる。（２）１石フォーワード型の電源装置に限るものでは
なく、ハーフブリッジ型やフルブリッジ型にも適用でき
る。（３）降圧型に限るものではなく、昇圧型や昇降圧型
にも、適用では、絶縁、非絶縁にもこだわらない。（４）第２の実施形態では、ＭＯＳＦＥＴＱ１のドレ
イン電流の検出に抵抗Ｒ５１を用いたが、抵抗Ｒ５１の
代わりに、両端をダイオードＤ５１とＧＮＤに接続した
カレントトランスを用いることもできる。

【００３０】

【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば、トランジスタの出力電流に基づく電流
を入力して、その入力電流の大きさを検出して、入力電
流の大きさと一定の過去の入力電流の大きさとを比較し
て、その比較結果に基づいて、トランジスタを駆動する
パルスの電圧レベルを調整するようにしたので、電力変
換効率を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の電源装置の構成図で
ある。

【図２】従来の電源装置の構成図である。

【図３】図１中の負荷電流検出回路の構成図である。

【図４】本発明の第２の実施形態の電源装置の構成図で
ある。

【図５】図４の動作波形図である。

【図６】本発明の第３の実施形態の電源装置の構成図で
ある。

【図７】図６の動作波形図である。

【符号の説明】

１補助電源回路２制御回路３負荷回路１０，３０負荷電流検出回路２０，４０電圧調整回路

Claims

【特許請求の範囲】

【請求項１】電圧源となる補助電源回路と、電圧変換回路の出力電圧に基づいて、パルス幅を制御し
て、パルスを出力する制御回路と、前記パルスに基づいて、オン・オフ動作するトランジス
タと、前記トランシジタがオン・オフ動作することにより、直
流の入力電圧を直流の出力電圧に変換する前記電力変換
回路とを、備えた電源装置において、前記トランジスタに流れる電流に基づく電流を入力し
て、その入力電流の大きさを検出して、現在の入力電流
の大きさと一定の過去の入力電流の大きさとを比較する
電流検出回路と、前記現在の入力電流が前記一定の過去の入力電流よりも
小さいとき、前記補助電源の電圧源に基づいて、出力す
る電圧をさらに減少させ、前記現在の入力電流が一定の
過去の入力電流よりも大きいとき、出力する電圧を増加
させるように調整する電圧調整回路とを設け、前記制御回路は、前記パルスの電圧レベルを、前記電圧調整回路の出力電
圧に基づき設定するようにしたことを特徴とする電源装
置。
【請求項２】前記電力変換回路は、前記トランジスタの出力電流を充電し、前記トランジス
タがオフした時に、負荷抵抗に放電するキャパシタを備
え、前記負荷電流検出回路は、前記トランジスタの出力電流を入力して、その出力電流
に対応する電圧を両端に発生し、前記トランジスタがオ
フした時、前記キャパシタから放電される前記負荷抵抗
と、前記負荷抵抗に発生した電圧を入力して、遅延させる遅
延回路と、前記遅延回路の前記負荷抵抗に発生した電圧と前記負荷
抵抗から直接出力される電圧とを比較する比較回路と
を、備えたことを特徴とする請求項１記載の電源装置。
【請求項３】前記負荷電流検出回路は、前記トランジスタの出力電流を入力して、その出力電流
に対応する電圧を両端に発生する第１の負荷抵抗と、前記負荷抵抗に発生した電圧を入力するダイオードと、前記ダイオードの出力を入力するキャパシタ、及び第２
の負荷抵抗と、前記キャパシタと前記第２の負荷抵抗の接続点の信号を
入力する遅延回路と、前記遅延回路の出力信号と前記キャパシタと第２の負荷
抵抗の接続点の信号のレベルを比較する比較回路とを、備えたことを特徴とする請求項１記載の電源装置。