JPH09107065A - 半導体装置 - Google Patents
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- JPH09107065A JPH09107065A JP8072777A JP7277796A JPH09107065A JP H09107065 A JPH09107065 A JP H09107065A JP 8072777 A JP8072777 A JP 8072777A JP 7277796 A JP7277796 A JP 7277796A JP H09107065 A JPH09107065 A JP H09107065A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の実装密度を高める。
【解決手段】 搭載基板にメモリチップを搭載した半導
体装置において、メモリチップを複数個積層したメモリ
チップの組を、搭載基板の一方の面と他方の面の両面に
夫々複数組搭載し、前記搭載基板の一方の面に搭載され
ているメモリチップは、バンプ電極の形成されている面
が搭載基板と対面し、前記搭載基板の他方の面に搭載さ
れているメモリチップは、バンプ電極の形成されていな
い面が搭載基板と対面し、リードの一端を前記メモリチ
ップのバンプ電極に直接接続させ、前記リードの他端を
搭載基板に形成された配線に導通させて構成した。
体装置において、メモリチップを複数個積層したメモリ
チップの組を、搭載基板の一方の面と他方の面の両面に
夫々複数組搭載し、前記搭載基板の一方の面に搭載され
ているメモリチップは、バンプ電極の形成されている面
が搭載基板と対面し、前記搭載基板の他方の面に搭載さ
れているメモリチップは、バンプ電極の形成されていな
い面が搭載基板と対面し、リードの一端を前記メモリチ
ップのバンプ電極に直接接続させ、前記リードの他端を
搭載基板に形成された配線に導通させて構成した。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、半導体チップを搭載基板に複数個
搭載してモジュール化した半導体装置に関するものであ
る。 【０００２】 【従来の技術】パッケージに封止した半導体チップを、
搭載基板（モジュール基板）に複数個搭載して構成した
実装密度の高い半導体装置が、日経マグロウヒル社発
行、日経エレクトロニクス別冊、ｎｏ．２「マイクロデ
バイセズ」ｐ１５０に示されている。 【０００３】 【発明が解決しようとする課題】本発明者は、前記半導
体装置を検討した結果、次の問題点を見出した。 【０００４】前記パッケージは、それ自体の大きさを縮
小することに限界があるため、モジュール基板上の半導
体チップの実装密度を高めることが難しい。 【０００５】本発明の目的は、半導体装置の実装密度を
高めることにある。 【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。 【０００７】 【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 【０００８】すなわち、半導体チップのバンプ電極をリ
ードに接続し、該リードを有する半導体チップを複数
個、モジュール基板の配線に接続して半導体装置を構成
する。 【０００９】上述した手段によれば、半導体チップがパ
ッケージで封止されていないので、モジュール基板上の
半導体チップの実装密度を高めることができる。 【００１０】以下、本発明の実施の形態を図面を用いて
説明する。 【００１１】 【発明の実施の形態】先ず、本発明の前提となる技術で
ある前記半導体装置のモジュール基板への実装技術につ
いて説明する。 【００１２】（実装技術１）図１は、半導体装置のモジ
ュール基板実装状態を示す平面図、図２は、図１に示す
半導体装置の正面図、図３は、図１に示す半導体装置を
拡大して示す側面図である。 【００１３】図１乃至図３において、１は積層セラミッ
クによってセラミック層と配線層とを複数層積層して構
成したモジュール基板であり、この表面及び裏面のそれ
ぞれに８個の半導体チップ４Ａ，４Ｂ及び８個の半導体
チップ４Ｃ，４Ｄを搭載している。半導体チップ４Ａ，
４Ｂ，４Ｃ，４Ｄは、例えば、スタティクＲＡＭが構成
されたものであり、セラミックや樹脂等からなるパッケ
ージによって封止されておらず、半導体素子や配線が形
成されている面をシリコーンゴム７又はレジン７でモー
ルドした構造となっている。 【００１４】半導体チップ４Ａ，４Ｂ，４Ｃ，４Ｄのそ
れぞれには、半田や金等からなるバンプ電極６が設けら
れており、このバンプ電極６にリード５Ａ，５Ｂ，５
Ｃ，５Ｄが、それぞれＴＡＢ（Tape Automated Bondin
g）によって接続されている。 【００１５】表面については、半導体チップ４Ａは、半
導体チップ４Ｂの上に積層され、それぞれのリード５Ａ
とリード５Ｂにおいて、同一機能を有するものを相互
に、例えば半田で接続している。例えば、半導体チップ
４Ａにアドレス信号を入力するためのリード５Ａは、半
導体チップ４Ｂにアドレス信号を入力するためのリード
５Ｂに接続され、同様に、半導体チップ４Ａのデータの
入出力を行うためのリード５Ａは、半導体チップ４Ｂの
データの入出力を行うためのリード５Ｂに接続されてい
る。モジュール基板１と隣接した半導体チップ４Ｂのそ
れぞれのリード５Ｂは、モジュール基板１内の配線（図
示せず）を通してデコーダ３及びモジュール基板１のリ
ード２に接続されている。 【００１６】これに対して、機能の異なるもの例えば、
半導体チップ４Ａにチップセレクト信号を入力するため
のリード５Ａ1は、半導体チップ４Ｂにチップセレクト
信号を入力するためのリード５Ｂ1に接続されずに、デ
コーダ３のリード３Ａに接続している。また、リード５
Ｂ1は、前記リード５Ａ1が接続しているリード３Ａと異
なるリード３Ａに接続している。デコーダ３によって８
個の半導体チップ４Ａ，４Ｂの中から１つの半導体チッ
プ４Ａ又は４Ｂを選択する構成となっている。 【００１７】裏面についても同様であり、半導体チップ
４Ｄは、半導体チップ４Ｃの上に積層され、それぞれの
リード５Ｄとリード５Ｃにおいて、同一機能を有するも
のを相互に、半田等で接続している。例えば、半導体チ
ップ４Ｄにアドレス信号を入力するためのリード５Ｄ
は、半導体チップ４Ｃにアドレス信号を入力するための
リード５Ｃに接続され、同様に、半導体チップ４Ｄのデ
ータの入出力を行うためのリード５Ｄは、半導体チップ
４Ｃのデータの入出力を行うためのリード５Ｃに接続さ
れている。モジュール基板１と隣接した半導体チップ４
Ｃのそれぞれのリード５Ｃは、モジュール基板１内の配
線（図示せず）によってデコーダ３及びモジュール基板
１のリード２に接続されている。 【００１８】これに対して、機能の異なるもの例えば、
半導体チップ４Ｄにチップセレクト信号を入力するため
のリード５Ｄ1は、半導体チップ４Ｃにチップセレクト
信号を入力するためのリード５Ｃ1とは接続されずに、
デコーダ３のリード３Ａに接続している。また、リード
５Ｃ1は、前記リード５Ｄ1が接続しているリード３Ａと
異なるリード３Ａに接続され、デコーダ３によって８個
の半導体チップ４Ｄ，４Ｃの中から１つの半導体チップ
４Ｄ又は４Ｃを選択する構成となっている。 【００１９】以上の如く、パッケージで封止していない
半導体チップ４Ａ，４Ｂ，４Ｃ，４Ｄを、それぞれＴＡ
Ｂでリード５Ａ，５Ｂ，５Ｃ，５Ｄに接続し、モジュー
ル基板１に搭載することにより、実装面積が減少し、モ
ジュール基板１に多くの半導体チップ４Ａ，４Ｂ，４
Ｃ，４Ｄを搭載できる。すなわち、半導体装置の実装密
度を高くすることができる。 【００２０】また、半導体チップ４Ａ，４Ｂ及び半導体
チップ４Ｃ，４Ｄをそれぞれ積層することにより、同サ
イズのモジュール基板１に、より多くの半導体チップ４
Ａ，４Ｂ，４Ｃ，４Ｄを搭載することができる。 【００２１】次に、前述した実装状態の変形例を説明す
る。 【００２２】図４は、この変形例の実装状態を部分的に
示す斜視図である。 【００２３】この変形例では前記の構成に加えて、半導
体チップ４Ａの上にさらに半導体チップ４Ｅを搭載して
いる。５Ｅは半導体チップ４Ｅのリードであり、同一機
能を有するリード５Ａに接続されている。 【００２４】これに対して、機能の異なるもの例えば、
半導体チップ４Ｅにチップセレクト信号を入力するため
のリード５Ｅ1は、リード５Ａ1，５Ｂ1と接続されず
に、リード５Ａ1，５Ｂ1が接続されているデコーダ３の
リード３Ａと異なるリード３Ａに接続されている。モジ
ュール基板１の裏面においても同様に、半導体チップ４
Ｄの上にさらに半導体チップを搭載して、３個を積層し
た構造となつている。 【００２５】（実装技術２）図５は、他の実装状態を示
す側面図である。 【００２６】図５において、１Ａはモジュール基板１の
表面の接続端子であり、１Ｂは裏面の接続端子である。
この実装状態では、モジュール基板１の表面に半導体チ
ップ４Ｂ，４Ａ，４Ｅの３個を積層して１組とし、これ
を４組配置している。裏面も同様に、半導体チップ４
Ｃ，４Ｄ，４Ｆの３個を積層して１組とし、これを４組
配置している。 【００２７】本実装状態では、半導体チップ４Ｂ，４
Ａ，４Ｅ，４Ｃ，４Ｄ，４Ｆのそれぞれの主面、すなわ
ちリード５Ａ，５Ｂ，５Ｅ，５Ｃ，５Ｄ，５Ｆが接続さ
れている面をモジュール基板１と対面させることによ
り、リード５Ａ，５Ｂ，５Ｅ，５Ｃ，５Ｄ，５Ｆの長さ
を短くすることができる。 【００２８】（実装技術３）図６は、他の実装状態を部
分的に示す正面図、図７は、図６に示す実装状態の側面
図である。 【００２９】この実装状態では、モジュール基板１の表
面に搭載される半導体チップ４Ａは、その裏面をモジュ
ール基板１と対面させ、モジュール基板１の裏面に搭載
されている半導体チップ４Ｃは、その主面をモジュール
基板１と対面させてある。 【００３０】これによって、モジュール基板１の両面に
半導体チップ４Ａ，４Ｂを実装した際に、半導体チップ
４Ｂのリード５Ｂと、半導体チップ４Ｃのリード５Ｃと
で同一機能のものが対面することとなり、これら同一機
能のリード５Ｂとリード５Ｃとを、モジュール基板１の
貫通配線（スルーホール配線）８のみによって接続する
ことができる。 【００３１】例えば、半導体チップ４Ｂにアドレス信号
を入力するリード５Ｂは、貫通配線８によって、同じく
半導体チップ４Ｃにアドレス信号を入力させるためのリ
ード５Ｃと接続されている。同様に、半導体チップ４Ｂ
のデータの入出力端子であるリード５Ｂは、貫通配線８
によって、半導体チップ４Ｃのデータの入出力端子であ
るリード５Ｃと接続されている。 【００３２】これに対して、機能の異なるもの例えば、
半導体チップ４Ｂのチップセレクト信号を入力するため
のリード５Ｂ1と、半導体チップ４Ｃのチップセレクト
信号を入力するためのリード５Ｃ1とは貫通配線８によ
って接続されずそれぞれ個別の配線によって異なるデコ
ーダ３に接続されている。即ち、リード５Ｂ1はモジュ
ール基板１の表面に設けたデコーダ３に接続され、リー
ド５Ｃ1はモジュール基板１の裏面のデコーダ３に接続
されている。 【００３３】ここで、本実装状態におけるモジュール基
板１は、例えばガラスエポキシ等の樹脂からなる単層構
造となっており、内部には貫通配線８以外の配線が設け
られていない。半導体チップ４Ｂ、４Ｃとリード２との
間を接続する配線あるいはデコーダ３（図６、図７には
図示していない）と半導体チップ４Ｂ、４Ｃとの間を接
続する配線等はモジュール基板１の表面及び裏面に設け
られている。貫通配線８は、モジュール基板１に例えば
ドリル等によって設けた貫通孔に、蒸着や無電解メッキ
等で例えば銅層を形成したものである。 【００３４】以上のように、同一機能のリード５Ｂと５
Ｃを貫通配線８で接続することにより、モジュール基板
１内に貫通配線８以外の配線を設けない単層構造とする
ことが可能となり、モジュール基板１の信頼性を高める
ことができる。 【００３５】また、同一機能のリード５Ｂと５Ｃを貫通
配線８で接続したことにより、モジュール基板１の表面
及び裏面に設けられる配線の本数を低減することができ
る。 【００３６】なお、モジュール基板１及び貫通配線８
は、積層セラミックによって形成してもよい。この場合
は、半導体チップ４Ｂ、４Ｃとリード２とを接続する配
線、半導体チップ４Ｂ、４Ｃとデコーダ３を接続する配
線等がモジュール基板１内に埋め込まれる。しかし、そ
れらの配線の本数は、貫通配線８によって接続すること
により、異なる機能を有するもの、例えばモジュール基
板１の表面の半導体チップ４Ｂをリード２、デコーダ３
に接続する配線等を設けるのみでよいので、埋め込まれ
る配線の本数が大幅に減少し、モジュール基板１の信頼
性を高くすることができる。 【００３７】（実施の形態）前記本発明の前提となる技
術に基づき考えられた本発明の実施の形態について、以
下説明する。 【００３８】図８は、本発明の実施の形態に用いられる
２個の半導体チップを示す平面図、図９は、図８に示し
た２個の半導体チップをリードに接続した状態を、Ｉ方
向から示す縦断面図であり、図１０は、II方向から示す
縦断面図である。 【００３９】本発明の実施の形態に用いられる半導体チ
ップ４Ａではバンプ電極６Ａの配置を、左上隅から順
次、バンプ電極６Ａ2…６ＡN-1、６ＡN、６ＡN+1…６Ａ
N+Mの如く配置し、半導体チップ４Ｂではバンプ電極６
Ｂの配置を、右上隅から順次、バンプ電極６Ｂ2…６Ｂ
N-1、６ＢN…６ＢN+1、６ＢN+Mの如く配置し、バンプ電
極６Ａ、６Ｂを対称的に配置している。ここで、添字が
同じものは同一機能のバンプ電極となっている。 【００４０】この配置によって、半導体チップ４Ｂの主
面と半導体チップ４Ａの主面とを対面させたときに、半
導体チップ４Ｂのバンプ電極６Ｂ2…６ＢN-1、６ＢN…
６ＢN +1、６ＢN+Mが、それぞれ同一機能を有する半導体
チップ４Ａのバンプ電極６Ａ2…６ＡN-1、６ＡN、６Ａ
N+1…６ＡN+Mと対面することとなる。これらの対称的に
配置されたバンプ電極６Ａ、６Ｂは、それぞれ同一のリ
ード５に接続している。 【００４１】これに対して機能の異なるもの例えば、半
導体チップ４Ａのチップセレクト信号を入力するための
バンプ電極６Ａ1と、半導体チップ４Ｂのチップセレク
ト信号を入力するためのバンプ電極６Ｂ1は配置をずら
すことによって、別々のリード５に接続されている。 【００４２】９は絶縁材であり、バンプ電極６Ａ1が接
続しているリード５を半導体チップ４Ｂから絶縁し、ま
たバンプ電極６Ｂ1が接続しているリード５を半導体チ
ップ４Ａから絶縁している。なお、リード５は、半導体
チップ４Ａと４Ｂを向かい合わせてリード５に接続した
あとに、適宜の形状に成型する。そして、半導体チップ
４Ａと４Ｂを１組として、モジュール基板１の表面及び
裏面にそれぞれ複数組配置する。 【００４３】以上のように、バンプ電極６Ａと６Ｂの配
置を対称にして、同一のリード５に接続したことによ
り、モジュール基板１上における半導体チップ４Ａ、４
Ｂの実装密度を２倍にすることができる。 【００４４】以下に、バンプ電極６Ａ及び６Ｂの全てを
対面させて配置する構成を示す。 【００４５】図１１は、この実施の形態に用いられる２
個の半導体チップを示す平面図、図１２は、図１１に示
した２個の半導体チップをリードに接続した状態を、Ｉ
方向から示す縦断面図である。 【００４６】この場合には、半導体チップ４Ａ，４Ｂの
機能の異なるバンプ電極６Ａ1とバンプ電極６Ｂ1とを対
称位置に配置し、半導体チップ４Ｂの主面と半導体チッ
プ４Ａの主面とを対面させたときに、バンプ電極６
Ａ1、６Ｂ1が対面することとなる。この場合には、バン
プ電極６Ａ1が接続しているリード５と、バンプ電極６
Ｂ1が接続しているリード５との間に絶縁材９を設け
て、それぞれを分離絶縁している。 【００４７】また、本実施の形態では、前述した前提技
術のように、実装基板１の長手方向に複数組実装した
り、実装基板１を貫通する配線を用いたりする方法を適
用してもよい。 【００４８】以上、本発明を実施の形態にもとづき具体
的に説明したが、本発明は、前記実施の形態に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることは言うまでもない。 【００４９】 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 【００５０】パッケージで封止していない半導体チップ
を、それぞれＴＡＢでリードに接続し、モジュール基板
に搭載することにより、実装面積が減少し、モジュール
基板に多くの半導体チップを搭載できる。 【００５１】また、半導体チップをそれぞれ積層するこ
とにより、同サイズのモジュール基板に、より多くの半
導体チップを搭載することができる。 【００５２】従って、半導体装置の実装密度を高くする
ことができる。
るものであり、特に、半導体チップを搭載基板に複数個
搭載してモジュール化した半導体装置に関するものであ
る。 【０００２】 【従来の技術】パッケージに封止した半導体チップを、
搭載基板（モジュール基板）に複数個搭載して構成した
実装密度の高い半導体装置が、日経マグロウヒル社発
行、日経エレクトロニクス別冊、ｎｏ．２「マイクロデ
バイセズ」ｐ１５０に示されている。 【０００３】 【発明が解決しようとする課題】本発明者は、前記半導
体装置を検討した結果、次の問題点を見出した。 【０００４】前記パッケージは、それ自体の大きさを縮
小することに限界があるため、モジュール基板上の半導
体チップの実装密度を高めることが難しい。 【０００５】本発明の目的は、半導体装置の実装密度を
高めることにある。 【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。 【０００７】 【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 【０００８】すなわち、半導体チップのバンプ電極をリ
ードに接続し、該リードを有する半導体チップを複数
個、モジュール基板の配線に接続して半導体装置を構成
する。 【０００９】上述した手段によれば、半導体チップがパ
ッケージで封止されていないので、モジュール基板上の
半導体チップの実装密度を高めることができる。 【００１０】以下、本発明の実施の形態を図面を用いて
説明する。 【００１１】 【発明の実施の形態】先ず、本発明の前提となる技術で
ある前記半導体装置のモジュール基板への実装技術につ
いて説明する。 【００１２】（実装技術１）図１は、半導体装置のモジ
ュール基板実装状態を示す平面図、図２は、図１に示す
半導体装置の正面図、図３は、図１に示す半導体装置を
拡大して示す側面図である。 【００１３】図１乃至図３において、１は積層セラミッ
クによってセラミック層と配線層とを複数層積層して構
成したモジュール基板であり、この表面及び裏面のそれ
ぞれに８個の半導体チップ４Ａ，４Ｂ及び８個の半導体
チップ４Ｃ，４Ｄを搭載している。半導体チップ４Ａ，
４Ｂ，４Ｃ，４Ｄは、例えば、スタティクＲＡＭが構成
されたものであり、セラミックや樹脂等からなるパッケ
ージによって封止されておらず、半導体素子や配線が形
成されている面をシリコーンゴム７又はレジン７でモー
ルドした構造となっている。 【００１４】半導体チップ４Ａ，４Ｂ，４Ｃ，４Ｄのそ
れぞれには、半田や金等からなるバンプ電極６が設けら
れており、このバンプ電極６にリード５Ａ，５Ｂ，５
Ｃ，５Ｄが、それぞれＴＡＢ（Tape Automated Bondin
g）によって接続されている。 【００１５】表面については、半導体チップ４Ａは、半
導体チップ４Ｂの上に積層され、それぞれのリード５Ａ
とリード５Ｂにおいて、同一機能を有するものを相互
に、例えば半田で接続している。例えば、半導体チップ
４Ａにアドレス信号を入力するためのリード５Ａは、半
導体チップ４Ｂにアドレス信号を入力するためのリード
５Ｂに接続され、同様に、半導体チップ４Ａのデータの
入出力を行うためのリード５Ａは、半導体チップ４Ｂの
データの入出力を行うためのリード５Ｂに接続されてい
る。モジュール基板１と隣接した半導体チップ４Ｂのそ
れぞれのリード５Ｂは、モジュール基板１内の配線（図
示せず）を通してデコーダ３及びモジュール基板１のリ
ード２に接続されている。 【００１６】これに対して、機能の異なるもの例えば、
半導体チップ４Ａにチップセレクト信号を入力するため
のリード５Ａ1は、半導体チップ４Ｂにチップセレクト
信号を入力するためのリード５Ｂ1に接続されずに、デ
コーダ３のリード３Ａに接続している。また、リード５
Ｂ1は、前記リード５Ａ1が接続しているリード３Ａと異
なるリード３Ａに接続している。デコーダ３によって８
個の半導体チップ４Ａ，４Ｂの中から１つの半導体チッ
プ４Ａ又は４Ｂを選択する構成となっている。 【００１７】裏面についても同様であり、半導体チップ
４Ｄは、半導体チップ４Ｃの上に積層され、それぞれの
リード５Ｄとリード５Ｃにおいて、同一機能を有するも
のを相互に、半田等で接続している。例えば、半導体チ
ップ４Ｄにアドレス信号を入力するためのリード５Ｄ
は、半導体チップ４Ｃにアドレス信号を入力するための
リード５Ｃに接続され、同様に、半導体チップ４Ｄのデ
ータの入出力を行うためのリード５Ｄは、半導体チップ
４Ｃのデータの入出力を行うためのリード５Ｃに接続さ
れている。モジュール基板１と隣接した半導体チップ４
Ｃのそれぞれのリード５Ｃは、モジュール基板１内の配
線（図示せず）によってデコーダ３及びモジュール基板
１のリード２に接続されている。 【００１８】これに対して、機能の異なるもの例えば、
半導体チップ４Ｄにチップセレクト信号を入力するため
のリード５Ｄ1は、半導体チップ４Ｃにチップセレクト
信号を入力するためのリード５Ｃ1とは接続されずに、
デコーダ３のリード３Ａに接続している。また、リード
５Ｃ1は、前記リード５Ｄ1が接続しているリード３Ａと
異なるリード３Ａに接続され、デコーダ３によって８個
の半導体チップ４Ｄ，４Ｃの中から１つの半導体チップ
４Ｄ又は４Ｃを選択する構成となっている。 【００１９】以上の如く、パッケージで封止していない
半導体チップ４Ａ，４Ｂ，４Ｃ，４Ｄを、それぞれＴＡ
Ｂでリード５Ａ，５Ｂ，５Ｃ，５Ｄに接続し、モジュー
ル基板１に搭載することにより、実装面積が減少し、モ
ジュール基板１に多くの半導体チップ４Ａ，４Ｂ，４
Ｃ，４Ｄを搭載できる。すなわち、半導体装置の実装密
度を高くすることができる。 【００２０】また、半導体チップ４Ａ，４Ｂ及び半導体
チップ４Ｃ，４Ｄをそれぞれ積層することにより、同サ
イズのモジュール基板１に、より多くの半導体チップ４
Ａ，４Ｂ，４Ｃ，４Ｄを搭載することができる。 【００２１】次に、前述した実装状態の変形例を説明す
る。 【００２２】図４は、この変形例の実装状態を部分的に
示す斜視図である。 【００２３】この変形例では前記の構成に加えて、半導
体チップ４Ａの上にさらに半導体チップ４Ｅを搭載して
いる。５Ｅは半導体チップ４Ｅのリードであり、同一機
能を有するリード５Ａに接続されている。 【００２４】これに対して、機能の異なるもの例えば、
半導体チップ４Ｅにチップセレクト信号を入力するため
のリード５Ｅ1は、リード５Ａ1，５Ｂ1と接続されず
に、リード５Ａ1，５Ｂ1が接続されているデコーダ３の
リード３Ａと異なるリード３Ａに接続されている。モジ
ュール基板１の裏面においても同様に、半導体チップ４
Ｄの上にさらに半導体チップを搭載して、３個を積層し
た構造となつている。 【００２５】（実装技術２）図５は、他の実装状態を示
す側面図である。 【００２６】図５において、１Ａはモジュール基板１の
表面の接続端子であり、１Ｂは裏面の接続端子である。
この実装状態では、モジュール基板１の表面に半導体チ
ップ４Ｂ，４Ａ，４Ｅの３個を積層して１組とし、これ
を４組配置している。裏面も同様に、半導体チップ４
Ｃ，４Ｄ，４Ｆの３個を積層して１組とし、これを４組
配置している。 【００２７】本実装状態では、半導体チップ４Ｂ，４
Ａ，４Ｅ，４Ｃ，４Ｄ，４Ｆのそれぞれの主面、すなわ
ちリード５Ａ，５Ｂ，５Ｅ，５Ｃ，５Ｄ，５Ｆが接続さ
れている面をモジュール基板１と対面させることによ
り、リード５Ａ，５Ｂ，５Ｅ，５Ｃ，５Ｄ，５Ｆの長さ
を短くすることができる。 【００２８】（実装技術３）図６は、他の実装状態を部
分的に示す正面図、図７は、図６に示す実装状態の側面
図である。 【００２９】この実装状態では、モジュール基板１の表
面に搭載される半導体チップ４Ａは、その裏面をモジュ
ール基板１と対面させ、モジュール基板１の裏面に搭載
されている半導体チップ４Ｃは、その主面をモジュール
基板１と対面させてある。 【００３０】これによって、モジュール基板１の両面に
半導体チップ４Ａ，４Ｂを実装した際に、半導体チップ
４Ｂのリード５Ｂと、半導体チップ４Ｃのリード５Ｃと
で同一機能のものが対面することとなり、これら同一機
能のリード５Ｂとリード５Ｃとを、モジュール基板１の
貫通配線（スルーホール配線）８のみによって接続する
ことができる。 【００３１】例えば、半導体チップ４Ｂにアドレス信号
を入力するリード５Ｂは、貫通配線８によって、同じく
半導体チップ４Ｃにアドレス信号を入力させるためのリ
ード５Ｃと接続されている。同様に、半導体チップ４Ｂ
のデータの入出力端子であるリード５Ｂは、貫通配線８
によって、半導体チップ４Ｃのデータの入出力端子であ
るリード５Ｃと接続されている。 【００３２】これに対して、機能の異なるもの例えば、
半導体チップ４Ｂのチップセレクト信号を入力するため
のリード５Ｂ1と、半導体チップ４Ｃのチップセレクト
信号を入力するためのリード５Ｃ1とは貫通配線８によ
って接続されずそれぞれ個別の配線によって異なるデコ
ーダ３に接続されている。即ち、リード５Ｂ1はモジュ
ール基板１の表面に設けたデコーダ３に接続され、リー
ド５Ｃ1はモジュール基板１の裏面のデコーダ３に接続
されている。 【００３３】ここで、本実装状態におけるモジュール基
板１は、例えばガラスエポキシ等の樹脂からなる単層構
造となっており、内部には貫通配線８以外の配線が設け
られていない。半導体チップ４Ｂ、４Ｃとリード２との
間を接続する配線あるいはデコーダ３（図６、図７には
図示していない）と半導体チップ４Ｂ、４Ｃとの間を接
続する配線等はモジュール基板１の表面及び裏面に設け
られている。貫通配線８は、モジュール基板１に例えば
ドリル等によって設けた貫通孔に、蒸着や無電解メッキ
等で例えば銅層を形成したものである。 【００３４】以上のように、同一機能のリード５Ｂと５
Ｃを貫通配線８で接続することにより、モジュール基板
１内に貫通配線８以外の配線を設けない単層構造とする
ことが可能となり、モジュール基板１の信頼性を高める
ことができる。 【００３５】また、同一機能のリード５Ｂと５Ｃを貫通
配線８で接続したことにより、モジュール基板１の表面
及び裏面に設けられる配線の本数を低減することができ
る。 【００３６】なお、モジュール基板１及び貫通配線８
は、積層セラミックによって形成してもよい。この場合
は、半導体チップ４Ｂ、４Ｃとリード２とを接続する配
線、半導体チップ４Ｂ、４Ｃとデコーダ３を接続する配
線等がモジュール基板１内に埋め込まれる。しかし、そ
れらの配線の本数は、貫通配線８によって接続すること
により、異なる機能を有するもの、例えばモジュール基
板１の表面の半導体チップ４Ｂをリード２、デコーダ３
に接続する配線等を設けるのみでよいので、埋め込まれ
る配線の本数が大幅に減少し、モジュール基板１の信頼
性を高くすることができる。 【００３７】（実施の形態）前記本発明の前提となる技
術に基づき考えられた本発明の実施の形態について、以
下説明する。 【００３８】図８は、本発明の実施の形態に用いられる
２個の半導体チップを示す平面図、図９は、図８に示し
た２個の半導体チップをリードに接続した状態を、Ｉ方
向から示す縦断面図であり、図１０は、II方向から示す
縦断面図である。 【００３９】本発明の実施の形態に用いられる半導体チ
ップ４Ａではバンプ電極６Ａの配置を、左上隅から順
次、バンプ電極６Ａ2…６ＡN-1、６ＡN、６ＡN+1…６Ａ
N+Mの如く配置し、半導体チップ４Ｂではバンプ電極６
Ｂの配置を、右上隅から順次、バンプ電極６Ｂ2…６Ｂ
N-1、６ＢN…６ＢN+1、６ＢN+Mの如く配置し、バンプ電
極６Ａ、６Ｂを対称的に配置している。ここで、添字が
同じものは同一機能のバンプ電極となっている。 【００４０】この配置によって、半導体チップ４Ｂの主
面と半導体チップ４Ａの主面とを対面させたときに、半
導体チップ４Ｂのバンプ電極６Ｂ2…６ＢN-1、６ＢN…
６ＢN +1、６ＢN+Mが、それぞれ同一機能を有する半導体
チップ４Ａのバンプ電極６Ａ2…６ＡN-1、６ＡN、６Ａ
N+1…６ＡN+Mと対面することとなる。これらの対称的に
配置されたバンプ電極６Ａ、６Ｂは、それぞれ同一のリ
ード５に接続している。 【００４１】これに対して機能の異なるもの例えば、半
導体チップ４Ａのチップセレクト信号を入力するための
バンプ電極６Ａ1と、半導体チップ４Ｂのチップセレク
ト信号を入力するためのバンプ電極６Ｂ1は配置をずら
すことによって、別々のリード５に接続されている。 【００４２】９は絶縁材であり、バンプ電極６Ａ1が接
続しているリード５を半導体チップ４Ｂから絶縁し、ま
たバンプ電極６Ｂ1が接続しているリード５を半導体チ
ップ４Ａから絶縁している。なお、リード５は、半導体
チップ４Ａと４Ｂを向かい合わせてリード５に接続した
あとに、適宜の形状に成型する。そして、半導体チップ
４Ａと４Ｂを１組として、モジュール基板１の表面及び
裏面にそれぞれ複数組配置する。 【００４３】以上のように、バンプ電極６Ａと６Ｂの配
置を対称にして、同一のリード５に接続したことによ
り、モジュール基板１上における半導体チップ４Ａ、４
Ｂの実装密度を２倍にすることができる。 【００４４】以下に、バンプ電極６Ａ及び６Ｂの全てを
対面させて配置する構成を示す。 【００４５】図１１は、この実施の形態に用いられる２
個の半導体チップを示す平面図、図１２は、図１１に示
した２個の半導体チップをリードに接続した状態を、Ｉ
方向から示す縦断面図である。 【００４６】この場合には、半導体チップ４Ａ，４Ｂの
機能の異なるバンプ電極６Ａ1とバンプ電極６Ｂ1とを対
称位置に配置し、半導体チップ４Ｂの主面と半導体チッ
プ４Ａの主面とを対面させたときに、バンプ電極６
Ａ1、６Ｂ1が対面することとなる。この場合には、バン
プ電極６Ａ1が接続しているリード５と、バンプ電極６
Ｂ1が接続しているリード５との間に絶縁材９を設け
て、それぞれを分離絶縁している。 【００４７】また、本実施の形態では、前述した前提技
術のように、実装基板１の長手方向に複数組実装した
り、実装基板１を貫通する配線を用いたりする方法を適
用してもよい。 【００４８】以上、本発明を実施の形態にもとづき具体
的に説明したが、本発明は、前記実施の形態に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることは言うまでもない。 【００４９】 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 【００５０】パッケージで封止していない半導体チップ
を、それぞれＴＡＢでリードに接続し、モジュール基板
に搭載することにより、実装面積が減少し、モジュール
基板に多くの半導体チップを搭載できる。 【００５１】また、半導体チップをそれぞれ積層するこ
とにより、同サイズのモジュール基板に、より多くの半
導体チップを搭載することができる。 【００５２】従って、半導体装置の実装密度を高くする
ことができる。
【図面の簡単な説明】
【図１】半導体装置のモジュール基板実装状態を示す平
面図である。 【図２】図１に示す半導体装置の正面図である。 【図３】図１に示す半導体装置を拡大して示す側面図で
ある。 【図４】この変形例の実装状態を部分的に示す斜視図で
ある。 【図５】他の実装状態を示す側面図である。 【図６】他の実装状態を部分的に示す正面図である。 【図７】図６に示す実装状態の側面図である。 【図８】本発明の実施の形態に用いられる２個の半導体
チップを示す平面図である。 【図９】図８に示した２個の半導体チップをリードに接
続した状態を、Ｉ方向から示す縦断面図である。 【図１０】図８に示した２個の半導体チップをリードに
接続した状態を、II方向から示す縦断面図である。 【図１１】この実施の形態に用いられる２個の半導体チ
ップを示す平面図である。 【図１２】図１１に示した２個の半導体チップをリード
に接続した状態を、Ｉ方向から示す縦断面図である。 【符号の説明】 １…モジュール基板、２，３Ａ，５Ａ，５Ｂ，５Ｃ，５
Ｄ，５Ｅ，５Ｆ…リード、３…デコーダ、４Ａ，４Ｂ，
４Ｃ，４Ｄ…半導体チップ、６Ａ，６Ｂ…バンプ電極、
７…シリコーンゴム又はレジン、８…貫通配線、９…絶
縁材。
面図である。 【図２】図１に示す半導体装置の正面図である。 【図３】図１に示す半導体装置を拡大して示す側面図で
ある。 【図４】この変形例の実装状態を部分的に示す斜視図で
ある。 【図５】他の実装状態を示す側面図である。 【図６】他の実装状態を部分的に示す正面図である。 【図７】図６に示す実装状態の側面図である。 【図８】本発明の実施の形態に用いられる２個の半導体
チップを示す平面図である。 【図９】図８に示した２個の半導体チップをリードに接
続した状態を、Ｉ方向から示す縦断面図である。 【図１０】図８に示した２個の半導体チップをリードに
接続した状態を、II方向から示す縦断面図である。 【図１１】この実施の形態に用いられる２個の半導体チ
ップを示す平面図である。 【図１２】図１１に示した２個の半導体チップをリード
に接続した状態を、Ｉ方向から示す縦断面図である。 【符号の説明】 １…モジュール基板、２，３Ａ，５Ａ，５Ｂ，５Ｃ，５
Ｄ，５Ｅ，５Ｆ…リード、３…デコーダ、４Ａ，４Ｂ，
４Ｃ，４Ｄ…半導体チップ、６Ａ，６Ｂ…バンプ電極、
７…シリコーンゴム又はレジン、８…貫通配線、９…絶
縁材。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 渡辺 昌行
千葉県茂原市早野3681番地 日立デバイス
エンジニアリング株式会社内
(72)発明者 管野 利夫
東京都小平市上水本町1450番地 株式会社
日立製作所武蔵工場内
(72)発明者 津久井 誠一郎
埼玉県入間郡毛呂山町大字旭台15番地 日
立東部セミコンダクタ株式会社内
(72)発明者 小野 貴司
秋田県南秋田郡天王町字長沼64 アキタ電
子株式会社内
(72)発明者 若島 喜昭
東京都小平市上水本町1450番地 株式会社
日立製作所武蔵工場内
Claims (1)
- 【特許請求の範囲】 １．搭載基板にメモリチップを搭載した半導体装置にお
いて、 メモリチップを複数個積層したメモリチップの組を、搭
載基板の一方の面と他方の面の両面に夫々複数組搭載
し、前記搭載基板の一方の面に搭載されているメモリチ
ップは、バンプ電極の形成されている面が搭載基板と対
面し、前記搭載基板の他方の面に搭載されているメモリ
チップは、バンプ電極の形成されていない面が搭載基板
と対面し、リードの一端を前記メモリチップのバンプ電
極に直接接続させ、前記リードの他端を搭載基板に形成
された配線に導通させて構成したことを特徴とする半導
体装置。 ２．前記メモリチップの素子形成面を被覆したことを特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8072777A JP2706699B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8072777A JP2706699B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体モジュール |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155478A Division JP2603636B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107065A true JPH09107065A (ja) | 1997-04-22 |
| JP2706699B2 JP2706699B2 (ja) | 1998-01-28 |
Family
ID=13499164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8072777A Expired - Lifetime JP2706699B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706699B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670701B2 (en) | 2001-02-01 | 2003-12-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor module and electronic component |
| JP2010074194A (ja) * | 2009-12-28 | 2010-04-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-03-27 JP JP8072777A patent/JP2706699B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670701B2 (en) | 2001-02-01 | 2003-12-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor module and electronic component |
| JP2010074194A (ja) * | 2009-12-28 | 2010-04-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2706699B2 (ja) | 1998-01-28 |
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