JPH0895930A - マルチプロセッサ方式 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＰＵに特に負担を与えることなく、ＭＰＵ
およびＬＰＵとの間で相互監視可能なマルチプロセッサ
方式を得る。 【構成】 ＬＰＵ３７Ａ、３８Ａは、ＷＤＴリセット信
号ＲＷ１、ＲＷ２によりリセットされるＷＤＴ３１、３
２と、ＬＰＵの空き時間に特定アドレスをアクセスして
自己に対するＷＤＴリセット要求信号ＣＲＷ１、ＣＲＷ
２を出力するアドレス検出回路３９、４０と、ＷＤＴリ
セット要求信号を記憶するＷＤＴリセット要求レジスタ
９と、ＷＤＴリセット要求信号出力後の一定時間にＷＤ
Ｔリセット信号が受信されないと自己の処理を中止する
手段とを有し、ＭＰＵ２Ａは、ＷＤＴリセット要求信号
に応答して一定時間内にＷＤＴをリセットするＷＤＴリ
セットレジスタ５と、一定時間にＷＤＴリセット要求信
号が出力されないとＬＰＵをリセットするＬＰＵリセッ
トレジスタ４とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＭＰＵ（メインプロ
セッサユニット）と、このＭＰＵにバス結合された複数
のＬＰＵ（ローカルプロセッサユニット）とにより構成
されて、各ＬＰＵが光センサ等の計測データを高速にＡ
Ｄ変換してほぼ定期的に取り込み、ＭＰＵが各データを
統合するシステムにより構成されたマルチプロセッサ方
式に関し、特にＬＰＵに不要な負荷をかけることなくＭ
ＰＵとＬＰＵとの間で相互監視機能を有する信頼性の高
いマルチプロセッサ方式に関するものである。

【０００２】

【従来の技術】図７はたとえば特開平２−３０８３５８
号公報に示された従来のマルチプロセッサ方式を概略的
に示すブロック図であり、図において、２はＭＰＵ、３
７はＭＰＵ２にバス結合されたＬＰＵ、４４はＬＰＵ３
７からＭＰＵ２に対するＩＤコード通信用のインターフ
ェース、４５はＭＰＵ２からＬＰＵ３７に対するリセッ
トコマンド送信用のインターフェース、４６はＭＰＵ２
側に設けられた異常発生判定用のタイマ、４７はＬＰＵ
３７側に設けられたＩＤコード発生用のタイマである。

【０００３】図７においては、図示を簡略化するため
に、１個のＬＰＵ３７のみを示しているが、ＭＰＵ２に
は、任意数のＬＰＵ３７がバス結合される。このよう
に、ＭＰＵ２およびＬＰＵ３７により構成されたマルチ
プロセッサ方式において、ＬＰＵ３７は、タイマ４７で
設定される一定時間を経過する毎に、自己に割り当てら
れたＩＤコード（ＬＰＵ認識番号）を上位のＭＰＵ２に
通知するインターフェース４４の機能と、ＭＰＵ２よっ
てリセットされるインターフェース４５の機能とを有す
る。

【０００４】次に、図７に示した従来のマルチプロセッ
サ方式によるＬＰＵ３７の異常監視動作について説明す
る。まず、ＬＰＵ３７が正常な場合、ＬＰＵ３７は、Ｉ
Ｄコード発生用のタイマ４７がタイムアウトする毎に、
ＩＤコード通信用のインターフェース４４を介して、予
め設定されたＩＤコードをＭＰＵ２に送信する。

【０００５】一方、ＭＰＵ２は、インターフェース４４
を介してＩＤコードが送信されてくる毎に、タイマ４７
の２倍程度のタイムアウト時間を有するタイマ４６をス
タートさせる。したがって、ＬＰＵ３７からＩＤコード
が送信され続ける間は、タイマ４６が逐次再スタートさ
れるため、タイマ４６がタイムアウトすることはない。

【０００６】しかし、ＬＰＵ３７で異常が発生して、Ｉ
ＤコードがＭＰＵ２に送信されなくなると、ＭＰＵ２側
のタイマ４６がタイムアウトする。これにより、ＭＰＵ
２は、ＬＰＵ３７で異常が発生したことを判別し、リセ
ットコマンド送信用のインターフェース４５を介してＬ
ＰＵ３７を一旦リセットする。このように、ＭＰＵ２
は、ＬＰＵ３７での異常発生を認識してＬＰＵ３７をリ
セットすることで、ＬＰＵ３７のみの再立ち上げを実行
する。

【０００７】

【発明が解決しようとする課題】従来のマルチプロセッ
サ方式は以上のように、ＬＰＵ３７からＭＰＵ２に対し
てＩＤコードの送信が定常的に行われているので、ＬＰ
Ｕ３７の異常監視は可能であるが、ＭＰＵ２からＬＰＵ
３７に対してはリセットコマンドが送信されているのみ
なので、ＭＰＵ２の故障をＬＰＵ３７に通知することは
不可能であり、ＭＰＵ２とＬＰＵ３７との間で相互監視
機能を具備することができないという問題点があった。

【０００８】また、ＬＰＵ３７は、自己の処理が最も忙
しいときにおいても、関係なくＩＤコードを送信し続け
る必要があることから、ＬＰＵ３７が一定時間内にデー
タ入力処理を完了しなければならない場合には、ＩＤ送
信処理を含む処理時間が要求されるので、ＬＰＵ３７が
不要に高速性を要求されるという問題点があった。

【０００９】この発明は上記のような問題点を解決する
ためになされたもので、ＬＰＵに特に負担を与えること
なく、ＭＰＵおよびＬＰＵとの間で相互監視可能な高信
頼性のマルチプロセッサ方式を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明の請求項１に係
るマルチプロセッサ方式は、ＭＰＵと、ＭＰＵにバス結
合された複数のＬＰＵとにより構成され、ＬＰＵは、Ｍ
ＰＵからのＷＤＴリセット信号によりリセットされるＷ
ＤＴと、ＬＰＵの空き時間にＬＰＵから個々に発生する
アドレスを検出し、特定のアドレスをアクセスしたとき
に、自己のＷＤＴに対するＷＤＴリセット要求信号を出
力するアドレス検出回路と、ＷＤＴリセット要求信号を
記憶し、ＭＰＵに対してＷＤＴのリセット要求を行うた
めのＷＤＴリセット要求レジスタと、ＷＤＴリセット要
求信号の出力後に一定時間にわたってＷＤＴリセット信
号が受信されないときに自己の処理を中止する手段とを
有し、ＭＰＵは、ＷＤＴリセット要求信号に応答して一
定時間内にＬＰＵ内のＷＤＴをリセットするためのＷＤ
Ｔリセットレジスタと、一定時間にわたってＷＤＴリセ
ット要求信号が出力されないときにＬＰＵをリセットす
るためのＬＰＵリセットレジスタとを有するものであ
る。

【００１１】また、この発明の請求項２に係るマルチプ
ロセッサ方式は、ＭＰＵと、ＭＰＵにバス結合された複
数のＬＰＵとにより構成され、ＬＰＵは、ＭＰＵからの
割込起動信号を受信して自己に割込みを発生する割込発
生回路と、ＬＰＵの空き時間にＬＰＵから個々に発生す
るアドレスを検出し、特定のアドレスをアクセスしたと
きに、自己のＬＰＵに対する割込要求信号を出力するア
ドレス検出回路と、割込要求信号を記憶し、ＭＰＵに対
して割込要求を行うための割込要求レジスタと、割込要
求信号の出力後に一定時間にわたって割込起動信号が受
信されないときに自己の処理を中止する手段とを有し、
ＭＰＵは、割込要求信号に応答して一定時間内にＬＰＵ
に対して割込起動信号を出力するための割込起動レジス
タと、一定時間にわたって割込要求信号が出力されない
ときにＬＰＵをリセットするためのＬＰＵリセットレジ
スタとを有するものである。

【００１２】また、この発明の請求項３に係るマルチプ
ロセッサ方式は、ＭＰＵと、ＭＰＵにバス結合された複
数のＬＰＵとにより構成され、ＬＰＵにより起動され且
つＭＰＵにより停止されて、一定時間を越えると割込起
動信号を出力するタイマを備え、ＬＰＵは、ＬＰＵの空
き時間にＬＰＵから個々に発生するアドレスを検出し、
特定のアドレスをアクセスしたときに、タイマを起動し
且つ停止要求を行うタイマ停止要求信号を出力するアド
レス検出回路と、タイマ停止要求信号を記憶し、ＭＰＵ
に対してタイマ停止要求を行うためのタイマ停止要求レ
ジスタと、割込起動信号を受信して自己に割込みを発生
する割込発生回路と、割込みが発生したときに自己の処
理を中止する手段とを有し、ＭＰＵは、タイマ停止要求
信号に応答して一定時間内にタイマのカウントを停止さ
せるタイマ停止レジスタと、一定時間にわたってタイマ
停止要求信号が出力されないときにＬＰＵをリセットす
るためのＬＰＵリセットレジスタとを有するものであ
る。

【００１３】また、この発明の請求項４に係るマルチプ
ロセッサ方式は、ＭＰＵと、ＭＰＵにバス結合された複
数のＬＰＵとにより構成され、ＬＰＵは、ＭＰＵからの
応答信号によりセットされるＦ／Ｆと、ＬＰＵの空き時
間にＬＰＵから個々に発生するアドレスを検出し、特定
のアドレスをアクセスしたときに、自己のＦ／Ｆをセッ
トさせるための応答要求信号を出力するアドレス検出回
路と、応答要求信号を記憶し、ＭＰＵに対してＦ／Ｆを
セットさせるための応答要求を行う応答要求レジスタ
と、応答要求信号の出力後に一定時間にわたって応答信
号が受信されないときに自己の処理を中止する手段とを
有し、ＭＰＵは、応答要求信号に応答して一定時間内に
ＬＰＵに対して応答信号を出力するための応答レジスタ
と、一定時間にわたって応答要求信号が出力されないと
きにＬＰＵをリセットするためのＬＰＵリセットレジス
タとを有するものである。

【００１４】

【作用】この発明の請求項１においては、ＬＰＵは、一
定時間内で自己の処理の空いているときに特定のアドレ
スをアクセスし、ＭＰＵに対してＷＤＴリセット要求信
号を発生する。ＭＰＵは、ＬＰＵからのＷＤＴリセット
要求信号を監視し、一定時間内にＷＤＴリセット要求信
号が発生したか否かをチェックし、ＷＤＴリセット要求
信号が発生した時点でＬＰＵに対してＷＤＴリセット起
動をかける。また、ＬＰＵは、一定時間内にＭＰＵから
のＷＤＴリセット信号が受信されたか否かを監視し、Ｍ
ＰＵの正常または異常を判定する。

【００１５】また、この発明の請求項２においては、Ｌ
ＰＵは、一定時間内で自己の処理の空いているときに特
定のアドレスをアクセスし、ＭＰＵに対して割込要求信
号を発生する。ＭＰＵは、ＬＰＵからの割込要求信号を
監視し、一定時間内に割込要求信号が発生したか否かを
チェックし、割込要求信号が発生した時点でＬＰＵに対
して割込起動をかける。また、ＬＰＵは、一定時間内に
ＭＰＵからの割込起動信号が受信されたか否かを割込機
能により監視し、ＭＰＵの正常または異常を判定する。

【００１６】また、この発明の請求項３においては、Ｌ
ＰＵは、一定時間内で自己の処理の空いているときに特
定のアドレスをアクセスし、各ＬＰＵ対応のタイマを起
動させるとともに、タイマ停止要求レジスタにタイマ停
止要求信号をセットする。タイマ停止要求レジスタは、
タイマ停止要求信号およびそのアドレスを記憶し、ＭＰ
Ｕに対してタイマ停止を要求する。ＭＰＵは、タイマ停
止要求レジスタを監視し、一定時間内にタイマ停止要求
信号が発生したか否かをチェックし、タイマ停止要求信
号が発生した時点でタイマ停止を行う。また、ＬＰＵ
は、タイマが割込起動信号を出力した場合、割込回路に
よりＭＰＵの異常を検出する。

【００１７】また、この発明の請求項４においては、Ｌ
ＰＵは、一定時間内で自己の処理の空いているときに特
定のアドレスをアクセスし、ＭＰＵに対して応答要求信
号を出力する。ＭＰＵは、ＬＰＵからの応答要求信号を
監視し、一定時間内に応答要求信号が発生したか否かチ
ェックすることにより、ＬＰＵの動作を確認するととも
に、応答要求信号が発生した時点で、ＬＰＵに対して応
答信号を返送することにより、ＭＰＵの動作をＬＰＵに
知らせる。また、ＬＰＵは、自己の応答要求信号を出力
した後に一定時間内にＭＰＵから応答信号が返送された
か否かを監視することにより、ＭＰＵの正常または異常
を判定する。

【００１８】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１はこの発明の実施例１を示すブロック図であ
り、図において、２Ａおよび３７Ａは、それぞれ前述の
ＭＰＵ２およびＬＰＵ３７に対応している。

【００１９】３８ＡはＬＰＵ３７Ａと同様にＭＰＵ２Ａ
にバス接続されたＬＰＵである。なお、図示しないが、
ＬＰＵ３７Ａおよび３８Ａと同様のＬＰＵが任意数だけ
並設されているものとする。ＬＰＵ３７Ａおよび３８Ａ
は、それぞれ、個別のＷＤＴ（ウオッチドッグタイマ回
路）３１および３２と、個別のアドレス検出回路３９お
よび４０とを有している。

【００２０】各アドレス検出回路３９および４０は、自
己の属するＬＰＵ３７Ａおよび３８Ａの処理が一定時間
内であいているときに、ＬＰＵ３７Ａおよび３８Ａから
発生するＩ／Ｏアドレスを検出し、個々のＬＰＵ毎にあ
らかじめ設定された特定のアドレスをアクセスしたとき
に、ＭＰＵ２Ａに対してＷＤＴリセット要求信号ＣＲＷ
１およびＣＲＷ２を発生する。

【００２１】１はＭＰＵ２Ａに対してクロックＣＫを出
力するクロック発生回路である。３はＭＰＵ２Ａと各種
レジスタ（後述する）とを結合するバスであり、ＭＰＵ
２Ａから各種レジスタをアクセスするために用いられ
る。４はＭＰＵ２Ａの制御下でＬＰＵ３７Ａおよび３８
ＡをリセットするためのＬＰＵリセットレジスタであ
り、ＭＰＵ２ＡからのＬＰＵリセット要求を記憶して、
各ＬＰＵ３７Ａおよび３８Ａに対する個別のＬＰＵリセ
ット信号ＲＬ１およびＲＬ２を出力する。

【００２２】５はＭＰＵ２Ａの制御下でＷＤＴ３１およ
び３２をリセットするためのＷＤＴリセットレジスタで
あり、ＭＰＵ２ＡからのＷＤＴリセット要求を記憶し
て、各ＷＤＴ３１および３２に対する個別のＷＤＴリセ
ット信号ＲＷ１およびＲＷ２を出力する。

【００２３】９はＭＰＵ２Ａに対してＷＤＴ３１および
３２のリセット要求を行うためのＷＤＴリセット要求レ
ジスタであり、各アドレス検出回路３９および４０から
のＷＤＴリセット要求信号ＣＲＷ１およびＣＲＷ２を記
憶する。正常な処理時間の２倍に相当する一定時間内
で、ＬＰＵ３７Ａ（または３８Ａ）からＷＤＴリセット
要求レジスタ９に対してＷＤＴリセット要求信号ＣＲＷ
１（またはＣＲＷ２）がセットされない場合、ＭＰＵ２
Ａは、ＬＰＵ３７Ａ（または３８Ａ）に対するリセット
要求を出力するようになっている。

【００２４】ＷＤＴリセット要求レジスタ９は、ＬＰＵ
３７Ａおよび３８Ａに属し、ＬＰＵリセットレジスタ４
およびＷＤＴリセットレジスタ５は、ＭＰＵ２Ａに属し
ているものとする。また、各ＬＰＵ３７Ａおよび３８Ａ
は、ＷＤＴリセット要求信号ＣＲＷ１およびＣＲＷ２の
出力後に一定時間にわたってＷＤＴリセット信号ＲＷ１
およびＲＷ２が受信されないときに自己の処理を中止す
る手段を有している。

【００２５】次に、図２および図３のフローチャートを
参照しながら、図１に示したこの発明の実施例１の動作
について説明する。図２はＬＰＵ３７Ａおよび３８Ａに
よるＷＤＴリセット要求信号ＣＲＷ１およびＣＲＷ２
（以下、総称してＣＲＷという）の送信動作ならびにＭ
ＰＵ２Ａの異常判定動作を示し、図３はＭＰＵ２Ａによ
るＬＰＵリセット信号ＲＬ１およびＲＬ２（以下、総称
してＲＬという）ならびにＷＤＴリセット信号ＲＷ１お
よびＲＷ２（以下、総称してＲＷという）のセット動作
を示す。

【００２６】以下、ＬＰＵ３７Ａおよび３８Ａの動作に
ついて説明する。図２において、まず、各ＬＰＵ３７Ａ
および３８Ａがデータ計測等の処理中でない（すなわ
ち、空き時間）か否かを判定し（ステップＳ１）、空き
時間（すなわち、ＹＥＳ）と判定されれば、アドレス検
出回路３９および４０により、ＬＰＵ３７Ａおよび３８
Ａから発生したアドレスを検出する。

【００２７】アドレス検出回路３９および４０は、予め
設定された特定アドレスをアクセスしたとき（ステップ
Ｓ２）のみ、自己のＬＰＵに対する割込要求に相当する
ＷＤＴリセット要求信号ＣＲＷを発生し、これをＷＤＴ
リセット要求レジスタ９にセットする（ステップＳ
３）。また、ＷＤＴリセット要求信号ＣＲＷは、自己の
属するＬＰＵ３７Ａおよび３８Ａに対しても応答信号と
して入力され、以後の経過時間（後述する）の計測等に
寄与する。

【００２８】また、ＬＰＵ３７Ａおよび３８Ａは、ＷＤ
Ｔリセット要求信号ＣＲＷをレジスタ９にセットした
後、ＭＰＵ２Ａにより実際にＷＤＴリセット信号ＲＷの
起動が行われたか否かを判定する（ステップＳ４）。も
し、ＷＤＴリセット信号ＲＷが受信された（すなわち、
ＹＥＳ）と判定されれば、ＷＤＴ３１または３２をリセ
ットし（ステップＳ５）、リターンする。

【００２９】一方、ステップＳ４において、ＷＤＴリセ
ット信号ＲＷが受信されない（すなわち、ＮＯ）と判定
された場合は、この状態が、正常な処理時間の２倍に相
当する一定時間だけ継続して経過したか否かを判定し
（ステップＳ６）、一定時間が経過した（すなわち、Ｙ
ＥＳ）と判定された時点で、ＭＰＵ２Ａの異常と判定す
る（ステップＳ７）。これにより、ＬＰＵ３７Ａおよび
３８Ａは、ＭＰＵ２Ａが暴走したものと見なし、割込み
が発生して自己の処理を中止する（ステップＳ８）。

【００３０】次に、ＭＰＵ２Ａの動作について説明す
る。図３において、まず、ＭＰＵ２Ａは、バス３を介し
てＷＤＴリセット要求レジスタ９をポーリングし、ＷＤ
Ｔリセット要求信号ＣＲＷがセットされたか否かを判定
する（ステップＳ１１）。

【００３１】もし、ＷＤＴリセット要求信号ＣＲＷがセ
ットされた（すなわち、ＹＥＳ）と判定されれば、これ
に応答して、ＭＰＵ２Ａは、直ちにＷＤＴリセット要求
をＷＤＴリセットレジスタ５にセットし、ＷＤＴリセッ
ト信号ＲＷのセットを完了して（ステップＳ１２）、リ
ターンする。

【００３２】ＷＤＴリセット要求に基づいて、ＷＤＴリ
セットレジスタ５にセットされたＷＤＴリセット信号Ｒ
Ｗは、前述のように、ＬＰＵ３７Ａまたは３８Ａに出力
されて各ＷＤＴ３１または３２をリセットし、一連の正
常処理を完了する。

【００３３】一方、ステップＳ１１において、ＷＤＴリ
セット要求信号ＣＲＷがレジスタ９にセットされない
（すなわち、ＮＯ）と判定された場合は、この状態が、
正常な処理時間の２倍の相当する一定時間だけ継続して
経過したか否かを判定し（ステップＳ１３）、一定時間
が経過した（すなわち、ＹＥＳ）と判定された時点で、
ＬＰＵ３７Ａまたは３８Ａの異常と判定する（ステップ
Ｓ１４）。

【００３４】すなわち、各ＬＰＵ３７Ａまたは３８Ａが
一定時間以上にわたってＷＤＴリセット要求信号ＣＲＷ
を出力せず、ＷＤＴリセット要求信号ＣＲＷをレジスタ
９にセットしない場合、ＭＰＵ２Ａは、ＬＰＵ３７Ａま
たは３８Ａが暴走したものと見なし、ＬＰＵリセットレ
ジスタ４にＬＰＵリセット要求をセットし、ＬＰＵリセ
ット信号ＲＬのセットを完了する（ステップＳ１５）。
これにより、ＬＰＵリセットレジスタ４からＬＰＵリセ
ット信号ＲＬが出力され、異常と見なされたＬＰＵ３７
Ａまたは３８Ａがリセットされる。

【００３５】このように、ＭＰＵ２Ａは、一定時間内に
ＬＰＵ３７Ａおよび３８Ａ側のアドレス検出回路３９お
よび４０からＷＤＴリセット要求信号ＣＲＷが発生した
か否かをチェックすることにより、ＬＰＵ３７Ａおよび
３８Ａが正常動作しているか否かを確認することができ
る。

【００３６】また、ＭＰＵ２Ａは、ＷＤＴリセット要求
信号ＣＲＷに応答してＷＤＴリセット信号ＲＷを起動す
ることにより、自己の動作をＬＰＵ３７Ａおよび３８Ａ
に知らせる。したがって、ＬＰＵ３７Ａおよび３８Ａ
は、自己のＷＤＴリセット要求信号ＣＲＷを出力した
後、一定時間内でＷＤＴ３１および３２が起動されたか
否かをチェックすることにより、ＭＰＵ２Ａの正常また
は異常を判定することができる。

【００３７】実施例２．なお、上記実施例１では、ＷＤ
Ｔ３１または３２の起動の有無に基づいて、ＭＰＵ２Ａ
とＬＰＵ３７Ａおよび３８Ａとの間の相互監視を実行し
たが、ＬＰＵ３７Ａおよび３８Ａに対する割込起動に基
づいて相互監視を実行してもよい。以下、割込起動に基
づいて相互監視を行うようにしたこの発明の実施例２を
図について説明する。

【００３８】図４はこの発明の実施例２を示すブロック
図であり、１、３および４は前述と同様のものである。
また、２Ｂおよび３７Ｂ〜４０Ｂは、それぞれ、ＭＰＵ
２Ａ、ＬＰＵ３７Ａおよび３８Ａ、ならびにアドレス検
出回路３９および４０に対応している。

【００３９】この場合、ＬＰＵ３７Ｂおよび３８Ｂは、
ＭＰＵ２Ｂからの割込起動信号（後述する）を受信して
自己に割込みを発生する個別の割込発生回路３３および
３４を有している。また、アドレス検出回路３９Ｂおよ
び４０Ｂは、特定のアドレスをアクセスしたときに、自
己のＬＰＵ３７Ｂおよび３８Ｂ内の割込発生回路３３お
よび３４に対する割込要求信号ＣＴＬ１およびＣＴＬ２
を出力する。

【００４０】６はＭＰＵ２の制御下でＬＰＵ３７Ｂおよ
び３８Ｂに割込みを発生するための割込起動レジスタで
あり、ＭＰＵ２Ｂからの割込要求を記憶して、ＬＰＵ３
７Ｂおよび３８Ｂ内の割込発生回路３３および３４に対
する個別の割込起動信号ＴＬ１およびＴＬ２を出力す
る。

【００４１】１０はＬＰＵ３７Ｂおよび３８ＢからＭＰ
Ｕ２Ｂに対して割込要求を行うための割込要求レジスタ
であり、アドレス検出回路３７Ｂおよび３８Ｂからの割
込要求信号ＣＴＬ１およびＣＴＬ２を記憶する。割込要
求レジスタ１０は、ＬＰＵ３７Ｂおよび３８Ｂに属し、
割込要求信号ＣＴＬ１およびＣＴＬ２に応答して割込起
動信号ＴＬ１およびＴＬ２を出力する割込起動レジスタ
６は、ＭＰＵ２Ｂに属している。

【００４２】また、各ＬＰＵ３７Ｂおよび３８Ｂは、割
込要求信号ＣＴＬ１およびＣＴＬ２の出力後に一定時間
にわたって割込起動信号ＴＬ１およびＴＬ２が受信され
ないときに自己の処理を中止する手段を有している。

【００４３】次に、図４に示したこの発明の実施例２の
動作について説明する。この場合、割込起動レジスタ６
および割込要求レジスタ１０は、前述のＷＤＴリセット
レジスタ５およびＷＤＴリセット要求レジスタ９に対応
した動作を行うので、フローチャートの参照を省略す
る。

【００４４】まず、アドレス検出回路３９Ｂおよび４０
Ｂは、ＬＰＵ３７Ｂおよび３８Ｂの空き時間に特定のア
ドレスをアクセスすると、割込要求信号ＣＴＬ１および
ＣＴＬ２を出力し、これを割込要求レジスタ１０にセッ
トする。ＭＰＵ２Ｂは、バス３を介して割込要求レジス
タ１０をポーリングし、割込要求信号ＣＴＬ１またはＣ
ＴＬ２がセットされると、割込要求信号ＣＴＬ１または
ＣＴＬ２に応答して、直ちに割込要求を割込起動レジス
タ６にセットする。

【００４５】これにより、割込起動レジスタ６は、割込
発生回路３３または３４に対して割込起動信号ＴＬ１ま
たはＴＬ２を出力する。したがって、ＬＰＵ３７Ｂまた
は３８Ｂ内で割込みが発生し、一連の正常処理が完了す
る。

【００４６】一方、ＬＰＵ３７Ｂおよび３８Ｂのうち、
たとえば、ＬＰＵ３７Ｂに属するアドレス検出回路３９
Ｂから一定時間にわたって割込要求信号ＣＴＬ１が出力
されなかったとする。このとき、割込要求レジスタ１０
がセットされないことから、ＭＰＵ２Ｂは、ＬＰＵ３７
Ｂの暴走と判断し、ＬＰＵリセットレジスタ４にＬＰＵ
３７Ｂに対するリセット要求をセットする。これによ
り、ＬＰＵリセットレジスタ４は、ＬＰＵリセット信号
ＲＬ１を出力してＬＰＵ３７Ｂをリセットする。

【００４７】また、各ＬＰＵ３７Ｂおよび３８Ｂのアド
レス検出回路３９Ｂおよび４０Ｂが割込要求信号ＣＴＬ
１およびＣＴＬ２をレジスタ１０にセットしたにもかか
わらず、一定時間にわたって各ＬＰＵ３７Ｂおよび３８
Ｂに対する割込起動信号ＴＬ１およびＴＬ２が発生しな
かったとする。このとき、ＬＰＵ３７Ｂおよび３８Ｂ
は、ＭＰＵ２Ｂの暴走と判断し、自己の処理を中止す
る。

【００４８】このように、ＭＰＵ２Ｂは、一定時間内に
ＬＰＵ３７Ｂおよび３８Ｂ側のアドレス検出回路３９Ｂ
および４０Ｂから割込要求信号ＣＴＬが発生したか否か
をチェックすることにより、ＬＰＵ３７Ｂおよび３８Ｂ
が正常か否かを確認することができる。

【００４９】また、ＭＰＵ２Ｂは、割込要求信号ＣＴＬ
が発生した時点でＬＰＵ３７Ｂおよび３８Ｂ内の割込発
生回路３３および３４に対して割込起動をかける。した
がって、ＬＰＵ３７Ｂおよび３８Ｂは、一定時間内にＭ
ＰＵ２Ｂから割込起動信号ＴＬが発生したか否かをチェ
ックすることにより、ＭＰＵ２Ｂの割込機能が正常か否
かを判定することができる。

【００５０】実施例３．なお、上記実施例２では、ＬＰ
Ｕ３７Ｂおよび３８Ｂに対する割込起動が行われない場
合にＭＰＵ２Ｂの異常を判断し、ＭＰＵ２ＢとＬＰＵ３
７Ｂおよび３８Ｂとの間で相互監視を実行したが、タイ
マ起動後のタイムアウトパルスにより割込みが行われた
場合にＭＰＵの異常を判断し、ＭＰＵとＬＰＵとの間の
相互監視を実行してもよい。以下、タイマ起動に基づい
て相互監視を行うようにしたこの発明の実施例３を図に
ついて説明する。

【００５１】図５はこの発明の実施例３を示すブロック
図であり、１、３、４、３３および３４は前述と同様の
ものである。また、２Ｃおよび３７Ｃ〜４０Ｃは、それ
ぞれ、ＭＰＵ２Ｂ、ＬＰＵ３７Ｂ、３８Ｂ、アドレス検
出回路３９Ｂおよび４０Ｂに対応している。

【００５２】４３はＬＰＵ３７Ｃおよび３８Ｃにより起
動され且つ一定時間経過前にＭＰＵ２Ｃにより停止され
るタイマであり、正常な処理時間の２倍に相当する一定
時間を越えるとタイムアウトパルスを割込起動信号ＴＬ
１およびＴＬ２として出力する。タイマ４３は、各ＬＰ
Ｕ３７Ｃおよび３８Ｃに対応して動作し、割込起動信号
ＴＬ１およびＴＬ２を個別に出力するようになってい
る。

【００５３】７はＭＰＵ２Ｃの制御下でタイマ４３のカ
ウントを停止させるためのタイマ停止レジスタであり、
タイマ停止要求信号（後述する）に応答したＭＰＵ２Ｃ
からのタイマ停止要求を記憶して、タイマ４３に対する
タイマ停止信号ＳＴ１およびＳＴ２を出力する。

【００５４】この場合、ＬＰＵ３７Ｃおよび３８Ｃに属
するアドレス検出回路３９Ｃおよび４０Ｃは、特定のア
ドレスをアクセスすると、タイマ４３に対して起動およ
び停止を行うためのタイマ停止要求信号ＣＳＴ１および
ＣＳＴ２を出力する。１１はＭＰＵ２Ｃに対してタイマ
停止要求を行うためのタイマ停止要求レジスタであり、
アドレス検出回路３９Ｃおよび４０Ｃからのタイマ停止
要求信号ＣＳＴ１およびＣＳＴ２を記憶する。

【００５５】タイマ停止レジスタ７は、ＭＰＵ２Ｃに属
し、タイマ停止要求レジスタ１１は、ＬＰＵ３７Ｃおよ
び３８Ｃに属している。また、各ＬＰＵ３７Ｃおよび３
８Ｃは、割込発生回路３３および３４により割込みが発
生したときに自己の処理を中止する手段を有している。

【００５６】次に、図５に示したこの発明の実施例３の
動作について説明する。この場合、タイマ停止レジスタ
７およびタイマ４３は、前述の割込起動レジスタ６に対
応した動作を行い、タイマ停止要求レジスタ１１は、前
述の割込要求レジスタ１０に対応した動作を行う。ただ
し、ＬＰＵ３７Ｃおよび３８Ｃは、ＭＰＵ２Ｃの異常判
定ロジックが実施例２の場合とは反転しており、割込発
生回路３３および３４の割込起動時にＭＰＵ２Ｃの異常
を判断する。

【００５７】まず、アドレス検出回路３９Ｃおよび４０
Ｃは、ＬＰＵ３７Ｃおよび３８Ｃの空き時間に特定のア
ドレスをアクセスすると、タイマ停止要求信号ＣＳＴ１
およびＣＳＴ２を出力し、これをタイマ停止要求レジス
タ１１にセットするとともにタイマ４３に入力する。こ
れにより、タイマ停止要求信号ＣＳＴ１およびＣＳＴ２
は、タイマ４３に対する起動信号としても作用し、タイ
マ４３を起動する。

【００５８】ＭＰＵ２Ｃは、バス３を介してタイマ停止
要求レジスタ１１をポーリングし、タイマ停止要求信号
ＣＳＴ１またはＣＳＴ２がセットされると、これに応答
して、直ちにタイマ停止要求をタイマ停止レジスタ７に
セットする。これにより、タイマ停止レジスタ７は、タ
イマ停止信号ＳＴ１またはＳＴ２を出力し、タイマ４３
の動作を停止させる。

【００５９】したがって、ＭＰＵ２Ｃが正常状態におい
ては、タイマ４３から割込起動信号ＴＬ１およびＴＬ２
が出力されることはなく、ＬＰＵ３７Ｃまたは３８Ｃ内
で割込みは発生せずに一連の正常処理が完了する。

【００６０】一方、ＬＰＵ３７Ｃおよび３８Ｃのうち、
たとえば、ＬＰＵ３７Ｃに属するアドレス検出回路３９
Ｃから一定時間にわたってタイマ停止要求信号ＣＳＴ１
が出力されなかったとする。このとき、タイマ停止要求
レジスタ１１がセットされないことから、ＭＰＵ２Ｃ
は、ＬＰＵ３７Ｃの暴走と判断し、ＬＰＵリセットレジ
スタ４にＬＰＵ３７Ｃに対するリセット要求をセットす
る。これにより、ＬＰＵリセットレジスタ４は、ＬＰＵ
リセット信号ＲＬ１を出力してＬＰＵ３７Ｃをリセット
する。

【００６１】また、各ＬＰＵ３７Ｃおよび３８Ｃのアド
レス検出回路３９Ｃおよび４０Ｃが、タイマ４３を起動
して、タイマ停止要求信号ＣＳＴ１およびＣＳＴ２をレ
ジスタ１１にセットしたにもかかわらず、一定時間にわ
たってタイマ停止信号ＳＴ１およびＳＴ２が発生しなか
ったとする。このとき、タイマ４３がタイムアウトパル
スを割込起動信号ＴＬ１およびＴＬ２として出力し、割
込発生回路３３および３４を起動する。したがって、Ｌ
ＰＵ３７Ｃおよび３８Ｃは、ＭＰＵ２Ｃの暴走と判断
し、自己の処理を中止する。

【００６２】このように、ＬＰＵ３７Ｃおよび３８Ｃ
は、一定時間内で自己の処理の空いているときに特定の
アドレスをアクセスすると、タイマ停止要求信号ＣＳＴ
により、各ＬＰＵ毎に対応して起動および停止する機能
を有するタイマ４３を起動させる。同時に、各ＬＰＵ内
のタイマ停止要求レジスタ１１は、タイマ停止要求信号
ＣＳＴとともにそのアドレスを記憶し、ＭＰＵ２Ｃに対
してタイマ停止要求を行う。

【００６３】ＭＰＵ２Ｃは、ＬＰＵ内のタイマ停止要求
レジスタ１１を監視し、一定時間内にタイマ停止要求信
号ＣＳＴが発生されたか否かをチェックしてＬＰＵ３７
Ｃおよび３８Ｃの動作を確認するとともに、タイマ停止
要求信号ＣＳＴが発生した時点で、停止要求をタイマ停
止レジスタ７にセットしてタイマ４３の停止を行う。

【００６４】一方、タイマ停止要求信号ＣＳＴにより起
動されたタイマ４３が、一定時間にわたって停止され
ず、タイムアウトパルスすなわちタイマ停止要求信号Ｔ
Ｌを出力した場合、ＬＰＵ３７Ｃおよび３８Ｃは、割込
発生回路３３および３４により割込みを検出することに
より、ＭＰＵ２Ｃの正常または異常を判定することがで
きる。

【００６５】実施例４．なお、上記実施例３では、タイ
マ起動後の割込みに基づいてＭＰＵ２Ｃの異常を判断
し、ＭＰＵ２ＣとＬＰＵ３７Ｃおよび３８Ｃとの間で相
互監視を実行したが、割込発生回路３３および３４に代
えてＦ／Ｆ（フリップフロップ回路）を用い、Ｆ／Ｆの
状態に基づいて相互監視を実行してもよい。以下、Ｆ／
Ｆの状態に基づいて相互監視を行うようにしたこの発明
の実施例４を図について説明する。

【００６６】図６はこの発明の実施例４を示すブロック
図であり、１、３および４は前述と同様のものである。
また、２Ｄおよび３７Ｄ〜４０Ｄは、それぞれ、ＭＰＵ
２Ｃ、ＬＰＵ３７Ｃ、３８Ｃ、アドレス検出回路３９Ｃ
および４０Ｃに対応している。

【００６７】この場合、ＬＰＵ３７Ｄおよび３８Ｄは、
ＭＰＵ２Ｄからの応答信号（後述する）により個別にセ
ットされるＦ／Ｆ３５および３６を有している。また、
アドレス検出回路３９Ｄおよび４０Ｄは、ＬＰＵ３７Ｄ
および３８Ｄから特定のアドレスをアクセスすると、応
答要求信号ＣＡ１およびＣＡ２を出力するようになって
いる。

【００６８】８はＭＰＵ２Ｄの制御下でＬＰＵ３７Ｄお
よび３８Ｄに対して応答信号Ａ１およびＡ２を出力する
応答レジスタであり、応答要求信号ＣＡ１およびＣＡ２
にしたがう応答要求を記憶し、各Ｆ／Ｆ３５および３６
をセットするための応答信号Ａ１およびＡ２を出力す
る。

【００６９】１２はＭＰＵ２Ｄに対してＦ／Ｆ３５およ
び３６をセットさせるための応答要求を行う応答要求レ
ジスタであり、各アドレス検出回路３９Ｄおよび４０Ｄ
からの応答要求信号ＣＡ１およびＣＡ２を記憶する。

【００７０】応答レジスタ８は、ＭＰＵ２Ｄに属し、応
答要求レジスタ１２は、ＬＰＵ３７Ｄおよび３８Ｄに属
している。また、各ＬＰＵ３７Ｄおよび３８Ｄは、応答
要求信号ＣＡ１およびＣＡ２の出力後に一定時間にわた
って応答信号Ａ１およびＡ２が受信されないときに自己
の処理を中止する手段を有している。

【００７１】次に、図６に示したこの発明の実施例４の
動作について説明する。この場合、Ｆ／Ｆ３５および３
６は、前述の割込発生回路３３および３４に対応した動
作を行い、応答レジスタ８は、前述の割込起動レジスタ
６に対応した動作を行い、応答要求レジスタ１２は、前
述の割込要求レジスタ１０に対応した動作を行う。

【００７２】まず、アドレス検出回路３９Ｄおよび４０
Ｄは、ＬＰＵ３７Ｄおよび３８Ｄの空き時間に特定のア
ドレスをアクセスすると、応答要求信号ＣＡ１およびＣ
Ａ２を出力し、これを応答要求レジスタ１２にセットす
る。ＭＰＵ２Ｄは、バス３を介して応答要求レジスタ１
２をポーリングし、応答要求信号ＣＡ１またはＣＡ２が
セットされると、直ちに応答要求を応答レジスタ８にセ
ットする。

【００７３】これにより、応答レジスタ８は、応答信号
Ａ１またはＡ２を出力し、Ｆ／Ｆ３５および３６をセッ
トする。したがって、ＬＰＵ３７Ｄおよび３８Ｄは、Ｆ
／Ｆ３５および３６のセット状態を読込むことによりＭ
ＰＵ２Ｄからの応答を確認し、一連の正常処理を完了す
る。

【００７４】一方、ＬＰＵ３７Ｄおよび３８Ｄのうち、
たとえば、ＬＰＵ３７Ｄに属するアドレス検出回路３９
Ｄから一定時間にわたって応答要求信号ＣＡ１が出力さ
れなかったとする。このとき、応答要求レジスタ１２が
セットされないことから、ＭＰＵ２Ｄは、ＬＰＵ３７Ｄ
の暴走と判断し、ＬＰＵリセットレジスタ４にＬＰＵ３
７Ｄに対するリセット要求をセットする。これにより、
ＬＰＵリセットレジスタ４は、ＬＰＵリセット信号ＲＬ
１を出力してＬＰＵ３７Ｄをリセットする。

【００７５】また、各ＬＰＵ３７Ｄおよび３８Ｄのアド
レス検出回路３９Ｄおよび４０Ｄが、応答要求信号ＣＡ
１およびＣＡ２をレジスタ１２にセットしたにもかかわ
らず、一定時間にわたって応答信号Ａ１およびＡ２が発
生しなかったとする。このとき、Ｆ／Ｆ３５および３６
がセットされないため、ＬＰＵ３７Ｄおよび３８Ｄは、
ＭＰＵ２Ｄの暴走と判断し、自己の処理を中止する。

【００７６】このように、ＭＰＵ２Ｄは、ＬＰＵ３７Ｄ
および３８Ｄ側のアドレス検出回路３９Ｄおよび４０Ｄ
からの応答要求信号ＣＡ１およびＣＡ２を監視し、一定
時間内に応答要求信号ＣＡ１およびＣＡ２が発生したか
否かをチェックすることにより、ＬＰＵ３７Ｄおよび３
８Ｄの正常動作を確認することができる。

【００７７】また、ＭＰＵ２Ｄは、応答要求信号ＣＡ１
およびＣＡ２が発生した時点で、ＬＰＵ３７Ｄおよび３
８Ｄに対し、応答要求信号ＣＡ１およびＣＡ２に対応し
た応答信号Ａ１およびＡ２を返送することにより、自己
の正常動作をＬＰＵ３７Ｄおよび３８Ｄに知らせる。

【００７８】したがって、ＬＰＵ３７Ｄおよび３８Ｄ
は、自己の応答要求信号ＣＡ１およびＣＡ２を出力した
後、一定時間内にＭＰＵ２Ｄから応答信号Ａ１およびＡ
２が返送されたか否かをチェックすることにより、ＭＰ
Ｕ２Ｄの正常または異常を判定することができる。

【００７９】

【発明の効果】以上のようにこの発明の請求項１によれ
ば、ＭＰＵと、ＭＰＵにバス結合された複数のＬＰＵと
により構成され、ＬＰＵは、ＭＰＵからのＷＤＴリセッ
ト信号によりリセットされるＷＤＴと、ＬＰＵの空き時
間にＬＰＵから個々に発生するアドレスを検出し、特定
のアドレスをアクセスしたときに、自己のＷＤＴに対す
るＷＤＴリセット要求信号を出力するアドレス検出回路
と、ＷＤＴリセット要求信号を記憶し、ＭＰＵに対して
ＷＤＴのリセット要求を行うためのＷＤＴリセット要求
レジスタと、ＷＤＴリセット要求信号の出力後に一定時
間にわたってＷＤＴリセット信号が受信されないときに
自己の処理を中止する手段とを有し、ＭＰＵは、ＷＤＴ
リセット要求信号に応答して一定時間内にＬＰＵ内のＷ
ＤＴをリセットするためのＷＤＴリセットレジスタと、
一定時間にわたってＷＤＴリセット要求信号が出力され
ないときにＬＰＵをリセットするためのＬＰＵリセット
レジスタとを有するようにしたので、ＬＰＵに特に負担
を与えることなく、ＭＰＵおよびＬＰＵとの間で相互監
視可能なマルチプロセッサ方式が得られる効果がある。

【００８０】また、この発明の請求項２によれば、ＭＰ
Ｕと、ＭＰＵにバス結合された複数のＬＰＵとにより構
成され、ＬＰＵは、ＭＰＵからの割込起動信号を受信し
て自己に割込みを発生する割込発生回路と、ＬＰＵの空
き時間にＬＰＵから個々に発生するアドレスを検出し、
特定のアドレスをアクセスしたときに、自己のＬＰＵに
対する割込要求信号を出力するアドレス検出回路と、割
込要求信号を記憶し、ＭＰＵに対して割込要求を行うた
めの割込要求レジスタと、割込要求信号の出力後に一定
時間にわたって割込起動信号が受信されないときに自己
の処理を中止する手段とを有し、ＭＰＵは、割込要求信
号に応答して一定時間内にＬＰＵに対して割込起動信号
を出力するための割込起動レジスタと、一定時間にわた
って割込要求信号が出力されないときにＬＰＵをリセッ
トするためのＬＰＵリセットレジスタとを有するように
したので、ＬＰＵに特に負担を与えることなく、ＭＰＵ
およびＬＰＵとの間で相互監視可能なマルチプロセッサ
方式が得られる効果がある。

【００８１】また、この発明の請求項３によれば、ＭＰ
Ｕと、ＭＰＵにバス結合された複数のＬＰＵとにより構
成され、ＬＰＵにより起動され且つＭＰＵにより停止さ
れて、一定時間を越えると割込起動信号を出力するタイ
マを備え、ＬＰＵは、ＬＰＵの空き時間にＬＰＵから個
々に発生するアドレスを検出し、特定のアドレスをアク
セスしたときに、タイマを起動し且つ停止要求を行うタ
イマ停止要求信号を出力するアドレス検出回路と、タイ
マ停止要求信号を記憶し、ＭＰＵに対してタイマ停止要
求を行うためのタイマ停止要求レジスタと、割込起動信
号を受信して自己に割込みを発生する割込発生回路と、
割込みが発生したときに自己の処理を中止する手段とを
有し、ＭＰＵは、タイマ停止要求信号に応答して一定時
間内にタイマのカウントを停止させるタイマ停止レジス
タと、一定時間にわたってタイマ停止要求信号が出力さ
れないときにＬＰＵをリセットするためのＬＰＵリセッ
トレジスタとを有するようにしたので、ＬＰＵに特に負
担を与えることなく、ＭＰＵおよびＬＰＵとの間で相互
監視可能なマルチプロセッサ方式が得られる効果があ
る。

【００８２】また、この発明の請求項４によれば、ＭＰ
Ｕと、ＭＰＵにバス結合された複数のＬＰＵとにより構
成され、ＬＰＵは、ＭＰＵからの応答信号によりセット
されるＦ／Ｆと、ＬＰＵの空き時間にＬＰＵから個々に
発生するアドレスを検出し、特定のアドレスをアクセス
したときに、自己のＦ／Ｆをセットさせるための応答要
求信号を出力するアドレス検出回路と、応答要求信号を
記憶し、ＭＰＵに対してＦ／Ｆをセットさせるための応
答要求を行う応答要求レジスタと、応答要求信号の出力
後に一定時間にわたって応答信号が受信されないときに
自己の処理を中止する手段とを有し、ＭＰＵは、応答要
求信号に応答して一定時間内にＬＰＵに対して応答信号
を出力するための応答レジスタと、一定時間にわたって
応答要求信号が出力されないときにＬＰＵをリセットす
るためのＬＰＵリセットレジスタとを有するようにした
ので、ＬＰＵに特に負担を与えることなく、ＭＰＵおよ
びＬＰＵとの間で相互監視可能なマルチプロセッサ方式
が得られる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１を示すブロック図であ
る。

【図２】 図１内のＬＰＵの動作を示すフローチャート
である。

【図３】 図１内のＭＰＵの動作を示すフローチャート
である。

【図４】 この発明の実施例２を示すブロック図であ
る。

【図５】 この発明の実施例３を示すブロック図であ
る。

【図６】 この発明の実施例４を示すブロック図であ
る。

【図７】 従来のマルチプロセッサ方式を示すブロック
図である。

【符号の説明】 ２Ａ〜２Ｄ ＭＰＵ、３ バス、４ ＬＰＵリセットレ
ジスタ、５ ＷＤＴリセットレジスタ、６ 割込起動レ
ジスタ、７ タイマ停止レジスタ、８ 応答レジスタ、
９ ＷＤＴリセット要求レジスタ、１０ 割込要求レジ
スタ、１１ タイマ停止要求レジスタ、１２ 応答要求
レジスタ、３１、３２ ＷＤＴ、３３、３４ 割込発生
回路、３５、３６ Ｆ／Ｆ、３７Ａ〜３７Ｄ、３８Ａ〜
３８Ｄ ＬＰＵ、３９、３９Ｂ〜３９Ｄ、４０、４０Ｂ
〜４０Ｄ アドレス検出回路、Ａ１、Ａ２ 応答信号、
ＣＡ１、ＣＡ２ 応答要求信号、ＣＲＷ、ＣＲＷ１、Ｃ
ＲＷ２ ＷＤＴリセット要求信号、ＣＳＴ１、ＣＳＴ２
タイマ停止要求信号、ＣＴＬ１、ＣＴＬ２ 割込要求
信号、ＲＬ、ＲＬ１、ＲＬ２ ＬＰＵリセット信号、Ｒ
Ｗ、ＲＷ１、ＲＷ２ ＷＤＴリセット信号、ＳＴ１、Ｓ
Ｔ２ タイマ停止信号、ＴＬ１、ＴＬ２ 割込起動信
号。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＭＰＵと、前記ＭＰＵにバス結合された
   複数のＬＰＵとにより構成されたマルチプロセッサ方式
   において、 前記ＬＰＵは、 前記ＭＰＵからのＷＤＴリセット信号によりリセットさ
   れるＷＤＴと、 前記ＬＰＵの空き時間に前記ＬＰＵから個々に発生する
   アドレスを検出し、特定のアドレスをアクセスしたとき
   に、自己のＷＤＴに対するＷＤＴリセット要求信号を出
   力するアドレス検出回路と、 前記ＷＤＴリセット要求信号を記憶し、前記ＭＰＵに対
   して前記ＷＤＴのリセット要求を行うためのＷＤＴリセ
   ット要求レジスタと、 前記ＷＤＴリセット要求信号の出力後に一定時間にわた
   って前記ＷＤＴリセット信号が受信されないときに自己
   の処理を中止する手段とを有し、 前記ＭＰＵは、 前記ＷＤＴリセット要求信号に応答して前記一定時間内
   に前記ＬＰＵ内のＷＤＴをリセットするためのＷＤＴリ
   セットレジスタと、 前記一定時間にわたって前記ＷＤＴリセット要求信号が
   出力されないときに前記ＬＰＵをリセットするためのＬ
   ＰＵリセットレジスタとを有することを特徴とするマル
   チプロセッサ方式。
2. 【請求項２】 ＭＰＵと、前記ＭＰＵにバス結合された
   複数のＬＰＵとにより構成されたマルチプロセッサ方式
   において、 前記ＬＰＵは、 前記ＭＰＵからの割込起動信号を受信して自己に割込み
   を発生する割込発生回路と、 前記ＬＰＵの空き時間に前記ＬＰＵから個々に発生する
   アドレスを検出し、特定のアドレスをアクセスしたとき
   に、自己のＬＰＵに対する割込要求信号を出力するアド
   レス検出回路と、 前記割込要求信号を記憶し、前記ＭＰＵに対して割込要
   求を行うための割込要求レジスタと、 前記割込要求信号の出力後に一定時間にわたって前記割
   込起動信号が受信されないときに自己の処理を中止する
   手段とを有し、 前記ＭＰＵは、 前記割込要求信号に応答して前記一定時間内に前記ＬＰ
   Ｕに対して前記割込起動信号を出力するための割込起動
   レジスタと、 前記一定時間にわたって前記割込要求信号が出力されな
   いときに前記ＬＰＵをリセットするためのＬＰＵリセッ
   トレジスタとを有することを特徴とするマルチプロセッ
   サ方式。
3. 【請求項３】 ＭＰＵと、前記ＭＰＵにバス結合された
   複数のＬＰＵとにより構成されたマルチプロセッサ方式
   において、 前記ＬＰＵにより起動され且つ前記ＭＰＵにより停止さ
   れて、一定時間を越えると割込起動信号を出力するタイ
   マを備え、 前記ＬＰＵは、 前記ＬＰＵの空き時間に前記ＬＰＵから個々に発生する
   アドレスを検出し、特定のアドレスをアクセスしたとき
   に、前記タイマを起動し且つ停止要求を行うタイマ停止
   要求信号を出力するアドレス検出回路と、 前記タイマ停止要求信号を記憶し、前記ＭＰＵに対して
   タイマ停止要求を行うためのタイマ停止要求レジスタ
   と、 前記割込起動信号を受信して自己に割込みを発生する割
   込発生回路と、 前記割込みが発生したときに自己の処理を中止する手段
   とを有し、 前記ＭＰＵは、 前記タイマ停止要求信号に応答して前記一定時間内に前
   記タイマのカウントを停止させるタイマ停止レジスタ
   と、 前記一定時間にわたって前記タイマ停止要求信号が出力
   されないときに前記ＬＰＵをリセットするためのＬＰＵ
   リセットレジスタとを有することを特徴とするマルチプ
   ロセッサ方式。
4. 【請求項４】 ＭＰＵと、前記ＭＰＵにバス結合された
   複数のＬＰＵとにより構成されたマルチプロセッサ方式
   において、 前記ＬＰＵは、 前記ＭＰＵからの応答信号によりセットされるＦ／Ｆ
   と、 前記ＬＰＵの空き時間に前記ＬＰＵから個々に発生する
   アドレスを検出し、特定のアドレスをアクセスしたとき
   に、自己のＦ／Ｆをセットさせるための応答要求信号を
   出力するアドレス検出回路と、 前記応答要求信号を記憶し、前記ＭＰＵに対して前記Ｆ
   ／Ｆをセットさせるための応答要求を行う応答要求レジ
   スタと、 前記応答要求信号の出力後に一定時間にわたって前記応
   答信号が受信されないときに自己の処理を中止する手段
   とを有し、 前記ＭＰＵは、 前記応答要求信号に応答して前記一定時間内に前記ＬＰ
   Ｕに対して前記応答信号を出力するための応答レジスタ
   と、 前記一定時間にわたって前記応答要求信号が出力されな
   いときに前記ＬＰＵをリセットするためのＬＰＵリセッ
   トレジスタとを有することを特徴とするマルチプロセッ
   サ方式。