JPH0895861A - キャッシュメモリを有する電子計算機 - Google Patents

Abstract

(57)【要約】 【目的】キャッシュフラッシュ動作中に発生したＭＰＵ
からの処理要求を実行することを可能にする。 【構成】キャッシュメモリ１８ａを管理するステータス
として、有効ビットＶ、ダーティビットＤを用いて管理
を行なうものであって、キャッシュステータスを検査し
て、データが更新されたキャッシュブロックのデータを
メモリエレメント１２に書き戻すキャッシュフラッシュ
を実行すると共に、キャッシュフラッシュ中であること
を表すフラッシュ実行通知ＤＦ、及びＭＰＵ１６ａから
のアクセス要求に応じてキャッシュフラッシュを中断し
ていることを表すフラッシュ中断通知ＡＦを行なうフラ
ッシュオペレーションブロック５８を備え、フラッシュ
実行中にＭＰＵ１６ａによりアクセス要求があった場合
に、キャッシュフラッシュを中断してＭＰＵ１６ａによ
るアクセス処理を実行可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを有
する計算機に関する。

【０００２】

【従来の技術】多重化計算機においては、プログラムの
実行の途中経過（チェックポイント）をメインメモリに
保存しておき、障害が発生したときにチェックポイント
から再実行をはかるチェックポイントリスタート方式を
採用して、システムダウンを回避する構成としたものが
ある。

【０００３】チェックポイントリスタート方式について
は、例えばＵＳＰ４，８１９，１５４号、ＵＳＰ４，６
５４，８１９号、特開昭５９−１６０８９９号、また論
文Philip A. Bernstein, "Sequoia: A Fault-Tolerant
Tightly Coupled Multiprocessor for Transaction Pro
cessing," IEEE Computer, Feb. 1988, pp.37-45. に記
載されている。

【０００４】図６には、チェックポイントリスタート方
式を採用する多重化計算機のシステム構成の一例を示し
ている。図６に示す多重化計算機は、２つのプロセッサ
エレメント（ＰＥ１）１０ａ，（ＰＥ２）１０ｂと、１
つのメモリエレメント（ＭＥ１）１２が、システムバス
１４を介して相互に接続されて構成されている。それぞ
れのプロセッサエレメント（ＰＥ１）１０ａ，（ＰＥ
２）１０ｂは、独立に動作している。各プロセッサエレ
メント（ＰＥ１）１０ａ，（ＰＥ２）１０ｂには、ＭＰ
Ｕ１６ａ，１６ｂ、キャッシュメモリ１８ａ，１８ｂ、
及びキャッシュコントローラ１９ａ，１９ｂが設けられ
ている。キャッシュメモリ１８ａ，１８ｂ内のデータの
管理は、それぞれ専用のハードウェアであるキャッシュ
コントローラ１９ａ，１９ｂによって行なう。また、Ｍ
ＰＵ１６ａ，１６ｂには、複数のレジスタが存在し、図
中Ｒ1 ，…，Ｒn によって示している。

【０００５】また、図７には、チェックポイント方式に
おいて障害が発生した場合の処理の流れを示している。
図７に示す流れに従って、図６に示す多重化計算機の動
作について以下に説明する。

【０００６】チェックポイント処理を行なう時間ｔ
（ｎ）になると、プロセッサエレメント（ＰＥ１）１０
ａのＭＰＵ１８ａは、一時処理を中断し、全てのレジス
タの内容Ｒ1 ，…，Ｒn をメモリエレメント（ＭＥ１）
１２の固定領域Ｃ１に直接書き込む。そして、キャッシ
ュの更新されたデータＤＢ1 ，…，ＤＢk を、メモリエ
レメント（ＭＥ１）１２に書き戻す（図７，Ｐ０）。

【０００７】チェックポイント処理が完了すると、中断
していた処理を再開する。その後、障害Ｘがプロセッサ
エレメント（ＰＥ１）１０ａで発生すると、プロセッサ
エレメント（ＰＥ１）１０ａをシステム構成から切り離
し、プロセッサエレメント（ＰＥ２）１０ｂによって、
プロセッサエレメント（ＰＥ１）１０ａが行なっていた
処理を引き継ぐ。

【０００８】この時、プロセッサエレメント（ＰＥ２）
１２ｂは、チェックポイントｔ（ｎ）で、メモリエレメ
ント（ＭＥ１）１２に保存されたプログラムの状態から
処理を再開する。

【０００９】プロセッサエレメント（ＰＥ２）１０ｂ
は、プロセッサエレメント（ＰＥ１）１０ａが行なって
いた処理をＰ０の時点から再開するので、図７中に示す
Ｐ０からＸまでにプロセッサエレメントＰＥ１が行なっ
ていた処理結果が無効化されなければならない。

【００１０】これは、チェックポイント以外では、更新
されたキャッシュブロックＣＢのデータをメモリエレメ
ント（ＭＥ１）１２に書き戻さないようにして実現す
る。このため、チェックポイント処理を頻繁に行なわな
いように、キャッシュ方式は、例えばｎウェイ・セット
・アソシエイティブ方式をとり、数ＭＢの大容量のキャ
ッシュにするのが一般的である。

【００１１】この種、キャッシュ方式においては、キャ
ッシュブロックのデータをメモリエレメントに書き戻す
必要がある場合には、ＭＰＵに対して割り込みが発生さ
れる。ＭＰＵは、データをメモリエレメントに書き戻す
処理、すなわちフラッシュ動作を実行させるためのフラ
ッシュ特殊命令ＦＣを、キャッシュコントローラに出力
する。

【００１２】キャッシュコントローラは、フラッシュ動
作を開始し、キャッシュメモリに格納されたデータをキ
ャッシュブロック単位で管理するためのキャッシュタグ
（データが有効であることを示す有効ビットＶ、及びデ
ータが書き替えられたことを示すダーティビットＤを含
む）を順次検索する。ここで、書き替えられたデータ、
すなわちダーティビットＤが「１」（書き替えられてい
ることを示す）のブロックがあればメモリエレメントに
書き戻す。この動作を、キャッシュの全領域について実
施する。

【００１３】従来では、前述のようなフラッシュ動作が
実行されている間に、ＭＰＵからのアクセス要求があっ
た場合には、ＭＰＵは、フラッシュ動作が完了するまで
待っていなければならない。すなわち、フラッシュ動作
中に、ＭＰＵからのアクセス要求に応じて、キャッシュ
メモリ中のデータを変更してしまうと、メモリエレメン
トに書き戻したデータとの一貫性が失われてしまうこと
があるためである。

【００１４】

【発明が解決しようとする課題】このように従来の多重
化計算機においては、フラッシュ動作中にはデータの一
貫性を保つために、ＭＰＵからの処理要求があったとし
ても、ＭＰＵを待機させる必要があった。フラッシュ機
構はハードウェアにより実現されているが、キャッシュ
の全ブロックのタグを検索しなければならないので非常
に時間がかかってしまう。従って、フラッシュ動作中に
処理を要求したＭＰＵは、非常に長い時間待機させられ
てしまうことがあった。

【００１５】本発明は前記のような事情を考慮してなさ
れたもので、キャッシュブロックのデータをメインメモ
リに書き戻すフラッシュ動作中に発生したＭＰＵからの
処理要求を実行することが可能な計算機を提供すること
を目的とする。

【００１６】

【課題を解決するための手段及び作用】本発明は、演算
処理を行なう処理手段と、前記処理手段によって用いら
れる複数のキャッシュブロックに分割されたキャッシュ
メモリと、前記キャッシュメモリを制御するキャッシュ
制御手段とを備えたプロセッサエレメントが、前記処理
手段により扱われる命令及びデータを格納するメモリエ
レメントとシステムバスを介して接続された電子計算機
において、前記キャッシュ制御手段は、前記キャッシュ
メモリを管理するステータスとして、キャッシュブロッ
クに有効なデータがあることを示す有効ビットＶ、キャ
ッシュブロックに格納されているデータが更新されてい
ることを表すダーティビットＤを用いて管理を行なうも
のであって、前記処理手段からの特殊命令に応じて、全
キャッシュブロックに関する前記キャッシュステータス
を検査して、データが更新されたキャッシュブロックの
データを前記メモリエレメントに書き戻すキャッシュフ
ラッシュを実行すると共に、キャッシュフラッシュ中で
あることを表すフラッシュ実行通知、及び前記処理手段
からのアクセス要求によってキャッシュフラッシュを中
断していることを表すフラッシュ中断通知を行なうフラ
ッシュ手段を備え、前記フラッシュ手段は、前記フラッ
シュ実行通知がフラッシュ実行中を示す際に前記処理手
段によりアクセス要求があった場合に、キャッシュフラ
ッシュを中断してフラッシュ中断通知を行ない、前記処
理手段によるアクセス処理を実行可能にすることを特徴
とする。

【００１７】これにより、フラッシュ実行中であって
も、処理手段（ＭＰＵ）からのアクセス要求を優先して
実行させることができるので、処理手段を待ち状態にす
ることが回避される。

【００１８】また、前記キャッシュ制御手段は、新たに
キャッシュブロックの更新されたデータをメモリエレメ
ントに書き戻したことを表すフラッシュ完了ビットＦ
を、さらに前記ステータスとして設けて前記キャッシュ
メモリを管理するもので、前記処理手段からのライトア
クセス要求があった場合に、前記ライトアクセス要求の
対象となるキャッシュブロックに対してライト処理を実
行するライト処理手段と、前記ライト処理手段によるラ
イト処理の対象となるキャッシュブロックが、ダーティ
ブロックであり、前記フラッシュ手段によるフラッシュ
の中断前にキャッシュフラッシュが完了したブロックで
はない場合に、当該キャッシュブロックのデータを前記
メモリエレメントに書き戻し、当該キャッシュブロック
に対応するステータスのフラッシュ完了ビットをフラッ
シュ済みにセットする書き戻し手段と、をさらに具備
し、前記処理手段は、前記書き戻し手段によりフラッシ
ュ済みにセットされていれば、前記メモリエレメントへ
の書き戻しを行なわないことを特徴とする。

【００１９】これにより、キャッシュフラッシュが中断
された際のアクセス要求の対象ブロックが、フラッシュ
中断前にフラッシュが完了しているか否かで、データの
不整合が生じないように管理される。

【００２０】また、前記書き戻し手段は、前記フラッシ
ュ手段によるキャッシュフラッシュの実行中に前記処理
手段からアクセス要求があり、前記キャッシュメモリに
対してキャッシュアロケートを行なう場合に、前記ステ
ータスに基づいて有効でないブロックまたはダーティで
ないブロックを優先的に追い出し、追い出すべきブロッ
クが存在しない場合に、前記処理手段によるアクセス対
象とするブロックがフラッシュの完了したブロック以外
であって、フラッシュ完了ビットＦがフラッシュ済みに
セットされていないキャッシュブロックをメモリエレメ
ントに書き戻すことを特徴とする。

【００２１】これにより、キャッシュオーバフローが発
生する場合には、フラッシュ完了ビットＦを参照して本
来書き戻す必要があるブロックを追い出すことにより、
フラッシュ中断に関係なくデータ整合性が保たれる。

【００２２】さらに前記メモリエレメントが２重化され
た電子計算機であって、前記フラッシュ手段は、第１の
メモリエレメントに対してキャッシュフラッシュを行な
う時は、前記処理手段からの全てのライトアクセス要求
に対して、フラッシュ完了ビットＦをフラッシュ済みに
セットし、第２のメモリエレメントに対するキャッシュ
フラッシュを前記フラッシュ完了ビットＦを含む前記ス
テータスに基づいてキャッシュフラッシュを行なうこと
を特徴とする。

【００２３】これにより、メモリエレメントが２重化さ
れたシステムであっても、各メモリエレメントに対する
キャッシュフラッシュが中断されても、データの整合性
を保ちながら処理手段（ＭＰＵ）のアクセス要求を実行
させることができる。

【００２４】

【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本実施例に係わる多重化計算機における
キャッシュコントローラの詳細な構成を説明するための
ブロック図である。多重化計算機の概略構成は、従来技
術の説明で用いた図６と同じであるものとする。図１で
は１つのプロセッサエレメント（ＰＥ１）１０ａとメモ
リエレメント（ＭＥ１）１２のみを示している。

【００２５】プロセッサエレメント１０ａには、ＭＰＵ
１６ａ、キャッシュメモリ（ＣＭ）１８ａ、及びキャッ
シュコントローラ５１が設けられている。なお、他のプ
ロセッサエレメント（ＰＥ２）１０ｂにもキャッシュコ
ントローラ５１と同様の構成によるキャッシュコントロ
ーラが設けられているものとする。

【００２６】本実施例において、キャッシュメモリ（Ｃ
Ｍ）１８ａは、３２Ｋライン、４ブロック／ライン、３
２バイト／ブロック構成であるものとする。ＭＰＵ１６
ａが出力するＭＰＵアドレスＭＡは、図２に示すよう
に、３２ビットであるものとする。キャッシュメモリ１
８ａ中のキャッシュブロックＣＢは、ＭＰＵアドレスＭ
Ａのビット１８から５（ブロックアドレスＢＡ）でアド
レスされ、キャッシュブロックＣＢ内の各バイトは、Ｍ
ＰＵアドレスＭＡのビット４から０でアドレスされる。
ＭＰＵアドレスＭＡのビット３１から１９（アドレスタ
グＴＡ）は、後述するキャッシュタグによってキャッシ
ュのヒット／ミスを判定するために用いられる。

【００２７】キャッシュコントローラ５１は、キャッシ
ュメモリ１８ａのデータの管理を行なう専用のハードウ
ェアである（詳細については後述する）。なお、本実施
例では、４ウェイ・セット・アソシアティブ方式を用い
ているものとする。

【００２８】図１に示すように、キャッシュコントロー
ラ５１は、タグ（ＴＡＧ）ブロック５２、プロセッサイ
ンタフェース（ＰＩＦ）ブロック５３、リードオペレー
ション（ＲＯＰ）ブロック５４、ライトオペレーション
（ＷＯＰ）ブロック５５、キャッシュアロケート（Ｃ
Ａ）ブロック５６、コピーバック（ＷＢ）ブロック５
７、フラッシュオペレーション（ＦＯＰ）ブロック５
８、システムバスインタフェース（ＳＩＦ）ブロック５
９、及びマルチプレクサ（ＭＵＸ）６０によって構成さ
れている。

【００２９】ＴＡＧブロック５２は、キャッシュメモリ
１８ａ内のデータを管理するためのキャッシュタグを記
憶しておくものである。キャッシュタグの構成を、図３
に示す。キャッシュタグは、ＭＰＵアドレスＭＡのブロ
ックアドレスＢＡでアドレスされ、一度に１ライン分の
ブロック（４ブロック）が読み出される。１ライン中の
各ブロックのキャッシュタグは、ＴＡＧ0 ，ＴＡＧ1 ，
ＴＡＧ2 ，ＴＡＧ3 で区別される。また、キャッシュタ
グは、アドレスタグＴＡとキャッシュステータスＳＴＡ
Ｔで構成される。アドレスタグＴＡには、ＭＰＵアドレ
スＭＡのビット３１から１９が格納されており、アクセ
スの対象とするデータがキャッシュメモリ１８ａに存在
するか否か（キャッシュのヒット／ミス）の判定に使用
される。キャッシュステータスＳＴＡＴは、ブロックが
有効であることを表す有効ビットＶ（Ｖ＝１で有効を示
す）、ブロックが更新されていることを表すダーティビ
ットＤ（Ｄ＝１でダーティを示す）、先行してキャッシ
ュメモリ１８ａ中のデータのフラッシュが完了したこと
を表すフラッシュビットＦ（Ｆ＝１でフラッシュ完了を
示す）からなる。以下の説明では、単にＴＡＧ，ＴＡ，
ＳＴＡＴと表した場合、キャッシュにヒットしたブロッ
クを示すものとする。ＴＡＧi ，ＴＡi ，ＳＴＡＴi と
表した場合は、１ライン全てのタグを示すものとする
（ｉ＝０，１，２，３）。

【００３０】ＰＩＦブロック５３は、ＭＰＵ１６ａとの
インタフェースを司るもので、ＭＰＵアドレスＭＡ、各
種命令（リードアクセス要求ＲＤ、ライトアクセス要求
ＷＤ、フラッシュ特殊命令ＦＣ等）の入力、及びデータ
の授受を行なう。ＰＩＦブロック５３は、ＭＰＵ１６ａ
からリードアクセス要求（ＲＤ）があるとＲＯＰブロッ
ク５４を起動し、ＭＰＵ１６ａからライトアクセス要求
（ＷＲ）とＷＯＰブロック５５を起動する。また、フラ
ッシュ特殊命令ＦＣがＭＰＵ１６ａから発行されると、
ＰＩＦブロック５３は、ＦＯＰブロック５８を起動し
て、フラッシュ処理を実行させる。また、ＭＰＵ１６ａ
からのアクセス要求があった場合に、この旨を示すＭＰ
Ｕアクセス信号ＤＰ（ＤＰ＝１でアクセス要求有りを示
す）をＦＯＰブロック５８に通知する。すなわち、ＭＰ
Ｕアクセス信号ＤＰにより、ＦＯＰブロック５８による
フラッシュ動作を中断させて、アクセス要求の処理を実
行できるようにする。

【００３１】ＲＯＰブロック５４は、ＰＩＦブロック５
３によって起動され、キャッシュヒット（ＴＡＧブロッ
ク５２からのＨｉｔ＝１の通知）時に、ＴＡＧブロック
５２から得られるタグ（ＴＡ，ＳＴＡＴ）をもとに、キ
ャッシュメモリ１８ａからデータの読み込みを行なう。
キャッシュミス時には、ＣＡブロック５６を起動して、
メモリエレメント１２からデータの読み込みを実行させ
る。

【００３２】ＷＯＰブロック５５は、ＰＩＦブロック５
３によって起動され、キャッシュヒット（ＴＡＧブロッ
ク５２からのＨｉｔ＝１の通知）時にＴＡＧブロック５
２から得られるタグ（ＴＡ，ＳＴＡＴ）をもとに、キャ
ッシュメモリ１８ａに対する書き込みを行なう。キャッ
シュミス時には、ＣＡブロック５６を起動して、メモリ
エレメント１２からデータの読み込みを実行させる。

【００３３】ＣＡブロック５６は、ＲＯＰブロック５
４、及びＷＯＰブロック５５から起動され、キャッシュ
ミス時に、有効なデータをＳＩＦブロック５９を介して
メモリエレメント１２から読み出してキャッシュメモリ
１８ａに書き込む。

【００３４】ＷＢブロック５７は、ＦＯＰブロック５
８、ＷＯＰブロック５５、またはＣＡブロック５７から
起動され、キャッシュメモリ１８ａの書き戻すべきデー
タ（キャッシュステータスＳＴＡＴ（Ｄ）が「１」）を
ＳＩＦブロック５９を介してメモリエレメント１２に書
き戻す（コピーバック）。

【００３５】ＦＯＰブロック５８は、フラッシュ処理を
制御するもので、ＴＡＧブロック５２に格納されたタグ
に基づいて、ＷＢブロック５７を用いてキャッシュメモ
リ１８ａ中の書き戻すべきデータをメモリエレメント１
２にフラッシュするものである。ＦＯＰブロック５８
は、ＭＰＵ１６ａからフラッシュ特殊命令ＦＣが出力さ
れた際に、ＰＩＦブロック５３によって起動され（ＦＣ
通知）、ＭＰＵアドレスＭＡに応じてＴＡＧブロック５
２からキャッシュタグＴＡＧi （ｉ＝０，１，２，３）
を読出して、タグアドレスＴＡ、キャッシュステータス
ＳＴＡＴ（有効ビットＶ、ダーティビットＤ、フラッシ
ュビットＦ）の検査を行なう。また、ＦＯＰブロック５
８は、ＦＣ通知に応じてフラッシュ操作を開始した際に
はフラッシュ実行信号ＤＦ（ＤＦ＝１でフラッシュ実行
中を示す）を、またフラッシュ操作中にＭＰＵ１６ａか
らのアクセス要求（ＭＰＵアクセス信号ＤＰ＝１）に応
じてフラッシュ操作を中断した際にはフラッシュ中断信
号ＡＦ（ＡＦ＝１でフラッシュ中断を示す）を、ＰＩＦ
ブロック５３を介してＲＯＰ５４またはＷＯＰブロック
５５に出力する。なお、ＦＯＰブロック５８には、ＴＡ
Ｇブロック５２の検索すべき位置（ライン）を示す検索
アドレスカウンタ（ＳＡ）５８ａが設けられている。

【００３６】システムバスインタフェース（ＳＩＦ）ブ
ロック５９は、メモリエレメント１２とのインタフェー
スを司るもので、ＲＯＰブロック５４、ＷＯＰブロック
５５、ＣＡブロック５６、ＷＢブロック５７と接続され
ている。

【００３７】マルチプレクサ（ＭＵＸ）６０は、ＭＰＵ
１６ａからのＭＰＵアドレスＭＡ（ブロックアドレスＢ
Ａ）、及びＦＯＰブロック５８からのＭＰＵアドレスＭ
Ａを入力し、択一的にＴＡＧブロック５２に供給するも
のである。通常は、ＭＰＵ１６ａからのＭＰＵアドレス
ＭＡを選択しており、必要に応じてＦＯＰブロック５８
からのＭＰＵアドレスＭＡを選択して供給する。

【００３８】次に、本実施例における計算機システムの
動作について説明する。はじめに、フラッシュ動作につ
いて説明する。まず、ＭＰＵ１６ａからのフラッシュ特
殊命令ＦＣを、キャッシュコントローラ５１は、ＰＩＦ
ブロック５３によって受けとる。ＰＩＦブロック５３
は、ＦＯＰブロック５８を起動し（ＦＣ通知）、フラッ
シュ動作を開始させる。一方で、ＭＰＵ１６ａに対して
は、バストランザクションを完了させる。

【００３９】ＦＯＰブロック５８は、起動されると検索
アドレスカウンタ（ＳＡ）５８ａを「０」にクリアし、
フラッシュ実行信号ＤＦを「１」にセットする。フラッ
シュ実行信号ＤＦは、フラッシュ操作が完了するまで
「１」に保持される。

【００４０】次に、ＦＯＰブロック５８は、ＴＡＧブロ
ック５２から、検索アドレスカウンタ（ＳＡ）５８ａが
指すキャッシュタグＴＡＧi （ｉ＝０，１，２，３）を
読出し、キャッシュステータスの有効ビットＳＴＡＴi
（Ｖ）（ｉ＝０，１，２，３）、及びダーティビットＳ
ＴＡＴi （Ｄ）（ｉ＝０，１，２，３）とフラッシュビ
ットＳＴＡＴi （Ｆ）（ｉ＝０，１，２，３）を検査す
る。

【００４１】ここで、各ブロックのフラッシュビットＦ
が「０」、有効ビットＶが「１」で、かつダーティビッ
トＤが「１」であれば、そのキャッシュブロックＣＢが
更新されているため（ダーティブロック）、ＦＯＰ５８
は、ＷＢブロック５７を起動する。ＷＢブロック５７
は、該当するＴＡＧi （ｉ＝０，１，２，３）に応じ
て、該当するブロックのデータをキャッシュメモリ１８
ａから読出し、ＳＩＦブロック５９を介してメモリエレ
メント１２に書き戻す（コピーバック）。

【００４２】１ライン中の各ブロックについてコピーバ
ックが完了すると、ＦＯＰブロック５８は、検索アドレ
スカウンタ（ＳＡ）５８ａをカウントアップ（＋１）す
る。また、１ライン中の全てのブロックのダーティビッ
トＤが「０」の時は、ＦＯＰブロック５８は、メモリエ
レメント１２に書き戻すべきデータがないので、検索ア
ドレス（ＳＡ）５８ａをカウントアップ（＋１）するだ
けで、次のラインに検索対象を移す。

【００４３】この時、キャッシュステータスＳＴＡＴの
フラッシュ完了ビットＳＴＡＴi （Ｆ）が「１」であれ
ば、すでにそのブロックはメモリエレメントにコピーバ
ックされているので、ダーティビットＤ＝１であっても
コピーバックを行なわずに、フラッシュ完了ビットＳＴ
ＡＴi （Ｆ）を「０」にクリアする。

【００４４】以上の処理をキャッシュの全領域、すなわ
ちＴＡＧブロック５２の全てキャッシュタグを検索し、
各キャッシュブロックについて実施する。ところで、前
述のようなフラッシュ動作の実行中に、ＭＰＵ１６ａか
らのアクセス要求があった場合、あるトランザクション
が完了した切りが良い時点、例えばＦＯＰブロック５８
が検索アドレス（ＳＡ）５８ａをカウントアップ（＋
１）した後で、フラッシュ中断信号ＡＦを「１」にセッ
トしフラッシュ動作を中断する。

【００４５】その後、ＭＰＵ１６ａからのアクセス要求
に対する処理が終了すると（ＤＰ＝０）、フラッシュ中
断信号ＡＦを「０」にクリアしフラッシュ動作を再開す
る。すなわち、本発明のシステムでは、フラッシュ動作
中であってもＭＰＵ１６ａからのアクセス要求（リード
アクセス要求ＲＤ、ライトアクセス要求ＷＤ）がある場
合には、ＭＰＵ１６ａをフラッシュ動作が完了するまで
待機させるのではなく、アクセス要求を優先させて実行
できるようにフラッシュ動作を中断させる。

【００４６】ＭＰＵ１６ａからアクセス要求があると、
ＰＩＦブロック５３は、ＭＰＵアクセス信号ＤＰを
「１」にセットする。この時、フラッシュ実行中（ＤＦ
＝１）であれば、フラッシュ動作が中断されるのを待っ
て（ＡＦ＝１）、要求された処理を起動させる。

【００４７】フラッシュが中断されると（ＡＦ＝１）、
ＭＰＵ１６ａアクセスを行なう。なお、リードアクセス
要求ＲＤ、及びライトアクセス要求ＷＤがあった場合の
それぞれの動作については後述する。

【００４８】ＭＰＵ１６ａアクセスが完了すると、ＭＰ
Ｕ１６ａアクセス信号ＤＰを「０」にクリアし、フラッ
シュ動作が再開される。次に、ＭＰＵ１６ａからリード
アクセス要求ＲＤがあった場合について説明する。

【００４９】ＭＰＵ１６ａからリードアクセス要求ＲＤ
があると、ＰＩＦブロック５３は、ＭＰＵアクセス信号
ＤＰを「１」にセットし、フラッシュ動作の中断をＦＯ
Ｐブロック５８に要求する。

【００５０】ＭＰＵアクセス信号ＤＰによりフラッシュ
動作の中断を要求すると、フラッシュ実行中であれば、
ＦＯＰブロック５８によって、前述したようなフラッシ
ュ中断のための処理が実行されフラッシュ中断信号ＡＦ
が「１」にセットされる。

【００５１】フラッシュ動作が中断または完了すると
（ＡＦ＝１ｏｒＤＦ＝０）、ＦＯＰ５８は、ＴＡＧブロ
ック５２から、検索アドレスカウンタ（ＳＡ）５８ａが
指すキャッシュタグＴＡＧi を読み出す。

【００５２】ここで、キャッシュにヒットした場合（Ｈ
ｉｔ＝１）、ＲＯＰ５４は、ヒットしたＴＡＧ（ＴＡ，
ＳＴＡＴ）に応じて、キャッシュメモリ１８ａからデー
タを読み出してＭＰＵ１６ａへデータを送信する。そし
て、ＲＯＰ５４は、フラッシュ動作が再開できるように
ＭＰＵアクセス信号ＤＰを「０」にセット（ＰＩＦブロ
ック５３を介してＦＯＰブロック５８に通知）する。ま
た、ＦＯＰ５８は、フラッシュ中断信号ＡＦを「０」に
セットする。

【００５３】一方、キャッシュにミスヒットした場合
（Ｈｉｔ＝０）、ＲＯＰ５４は、メモリエレメント１２
からデータを読み込み、キャッシュアロケートするため
にＣＡブロック５６を起動し、ＳＩＦブロック５９を介
してメモリエレメント１２からデータを読み出す。

【００５４】ＣＡブロック５６は、タグブロック５３の
ブロックスアドレスＢＡにより指定されるライン中の全
てのブロックの有効ビットＳＴＡＴi （Ｖ）（ｉ＝０，
１，２，３）と、ダーティビットＳＴＡＴi （Ｄ）（ｉ
＝０，１，２，３）を検査する。

【００５５】１ライン内に有効ビットＳＴＡＴi （Ｖ）
が「１」にセットされていないブロックがあれば、その
ブロックのデータは不要なので、同ブロックに対しキャ
ッシュアロケートを行なう。

【００５６】１ライン内の全てのブロックの有効ビット
ＳＴＡＴi （Ｖ）が「１」にセットされている場合、何
れかのブロックをキャッシュから追い出す必要がある。
通常は、ＭＰＵ１６ａにキャッシュオーバフローを通知
してフラッシュ操作を行なうが、フラッシュ動作中のア
クセス要求に対する処理の場合であれば、次のようにし
て何れかのブロックをキャッシュから追い出す。

【００５７】一般に何れのブロックを追い出すかは、例
えばランダム法やＬＲＵ（Least Recentlt Used ）法な
どに基づいて決定するが、本発明におけるキャッシュ追
い出しの方法は、さらにダーティビットＳＴＡＴi
（Ｄ）が「１」にセットされていない（メモリエレメン
ト１２にデータを書き戻す必要がない）ブロックを優先
的に追い出してキャッシュアロケートを行なう。

【００５８】該当するブロックが存在せず（全てのダー
ティビットＳＴＡＴi （Ｄ）が「１」）、検索アドレス
（ＳＡ）５８ａがブロックアドレスＢＡより小さい（Ｓ
Ａ＜ＢＡ）場合、すなわち図４（ａ）に示すように、対
象とするブロックのフラッシュが完了されておらず、フ
ラッシュビットＳＴＡＴi （Ｆ）が「０」のブロックが
あれば、ＷＢブロック５７は、メモリエレメント１２に
そのブロックのデータを書き戻す（コピーバック）。そ
して、そのキャッシュブロックにキャッシュアロケート
を行なう。

【００５９】これに対して、図４（ｂ）に示すように、
検索アドレスＳＡがブロックアドレスＢＡ以上で（ＳＡ
≧ＢＡ）、１ライン内の全ブロックのダーティビットＳ
ＴＡＴi （Ｄ）が「１」の時、または検索アドレスＳＡ
がブロックアドレスＢＡより小さく（ＳＡ＜ＢＡ、フラ
ッシュが完了していない）、１ライン内の全てのブロッ
クのフラッシュビットＳＴＡＴi （Ｆ）が「１」でか
つ、ダーティビットＳＴＡＴi （Ｄ）が「１」の場合に
は、キャッシュアロケートは失敗となる。

【００６０】この場合、ＭＰＵ１６ａへキャッシュオー
バフローが通知され、現在のフラッシュ動作が完了する
まで、ＭＰＵ１６ａの全ての処理は待たされる。現在の
フラッシュ動作が完了すると、再度フラッシュ命令を実
行する必要がある。

【００６１】キャッシュアロケートが成功すると、ＲＯ
Ｐブロック５４は、ＭＰＵ１６ａが要求したデータをキ
ャッシュメモリ１８ａから読み出して送信する。次に、
ＭＰＵ１６ａからライトアクセス要求ＷＤがあった場合
について説明する。

【００６２】ＭＰＵ１６ａからライトアクセス要求ＷＲ
があると、ＰＩＦブロック５３は、ＭＰＵアクセス信号
ＤＰを「１」にセットし、フラッシュ動作の中断をＦＯ
Ｐブロック５８に要求する。

【００６３】ＭＰＵアクセス信号ＤＰによりフラッシュ
動作の中断を要求すると、フラッシュ実行中であれば、
ＦＯＰブロック５８によって、前述したようなフラッシ
ュ中断のための処理が実行され、フラッシュ中断信号Ａ
Ｆが「１」にセットされる。

【００６４】フラッシュ動作が中断または完了すると
（ＡＦ＝１ｏｒＤＦ＝０）、ＦＯＰ５８は、ＴＡＧブロ
ック５２から、検索アドレスカウンタ（ＳＡ）５８ａが
指すキャッシュタグＴＡＧi を読み出す。

【００６５】ここで、キャッシュにヒットした場合（Ｈ
ｉｔ＝１）でかつ、そのキャッシュステータスのフラッ
シュビットＳＴＡＴ（Ｆ）が「１」なら、ＷＯＰ５５
は、キャッシュメモリ１８ａに対してライトを行なう。
キャッシュヒットでフラッシュが完了したブロック（Ｓ
Ａ≧ＢＡ）に対するライト動作は成功する。

【００６６】キャッシュにヒットした場合（Ｈｉｔ＝
１）でかつ、そのブロックのフラッシュビットＳＴＡＴ
（Ｆ）が「０」でダーティビットＳＴＡＴ（Ｄ）が
「１」の時、検索アドレスＳＡがブロックアドレスＢＡ
より小さい（ＳＡ＜ＢＡ）なら、そのブロックはメイン
メモリへフラッシュされていないので、メモリエレメン
ト（ＭＥ１）１２へそのブロックのデータを書き戻し
（コピーバック）、フラッシュビットＳＴＡＴ（Ｆ）を
「１」にセットする。

【００６７】一方、キャッシュにミスヒットした場合
（Ｈｉｔ＝０）は、ＷＯＰ５５は、キャッシュアロケー
トを行なうため、ＣＡブロック５６を起動し、ＳＩＦブ
ロック５９を介してメモリエレメント１２からデータを
読み出す。

【００６８】ＣＡブロック５６は、前述したリードアク
セス要求ＲＤに対してキャッシュにミスヒットした（Ｈ
ｉｔ＝０）場合と同様にして、キャッシュアロケートを
行なう。

【００６９】キャッシュアロケートが成功すると、ＣＡ
ブロック５６は、ＭＰＵ１６ａからのライトを行ない、
ダーティビットＤと、検索アドレスＳＡがブロックアド
レスＢＡより小さい（ＳＡ＜ＢＡ）なら、キャッシュス
テータスＳＴＡＴのフラッシュビットＦも「１」にセッ
トする。

【００７０】ＭＰＵ１６ａからのライトアクセスが完了
すると、ＰＩＦブロック５３は、ＭＰＵアクセス信号Ｄ
Ｐを「０」にセットし、フラッシュ動作を再開させる。
同時に、ＦＯＰ５８は、再度ＴＡＧブロック５２からキ
ャッシュタグを読み出し、キャッシュステータスＳＴＡ
Ｔを検査する。

【００７１】検索アドレスＳＡがブロックアドレスＢＡ
より小さく（ＳＡ＜ＢＡ）、１ライン全てのキャッシュ
ブロックの有効ビットＳＴＡＴi （Ｖ）とダーティビッ
トＳＴＡＴi （Ｄ）、及びフラッシュ完了ビットＳＴＡ
Ｔi （Ｆ）が全て「１」の時、または検索アドレスＳＡ
がブロックアドレスＢＡ以上（ＳＡ≧ＢＡ）で、１ライ
ン全てのキャッシュブロックの有効ビットＳＴＡＴi
（Ｖ）とダーティビットＳＴＡＴi （Ｄ）が全て「１」
の時は、ＭＰＵ１６ａに対してキャッシュオーバーフロ
ー割り込みを発生させる。

【００７２】このようにして、キャッシュコントローラ
５１は、ＭＰＵ１６ａからのフラッシュ特殊命令ＦＣを
受けると、ＦＯＰブロック５８によってキャッシュタグ
のキャッシュステータスＳＴＡＴを検査して、データが
更新されたブロックについてメモリエレメントに書き戻
す。その際、ＭＰＵ１６ａからリードアクセス要求ＲＤ
あるいはライトアクセス要求ＷＤがあると、キャッシュ
フラッシュ動作を中断して、フラッシュ中断信号ＡＦに
よって通知し、アクセス要求を実行可能な状態にする。
これにより、フラッシュ動作を中断させて、ＭＰＵ１６
ａのアクセス要求を優先させて実行させることができ
る。

【００７３】また、ＭＰＵ１６ａは、キャッシュコント
ローラ５１によるフラッシュ動作が中断されると、リー
ドアクセスまたはライトアクセスを実行する。ライトア
クセスを行なう場合、キャッシュの対象ブロックが既に
ダーティ（Ｄ＝１）で、フラッシュ動作の中断前にフラ
ッシュが完了していなければ（ＳＡ＜ＢＡ）、メモリエ
レメント１８ａに書き戻して、キャッシュステータスの
フラッシュ完了ビットＦを「１」にセットしておく。そ
して、フラッシュ動作を再開した際には、フラッシュ完
了ビットＦが「１」のブロックについてはメモリエレメ
ント１８ａへの書き戻しを行なわないことにより、フラ
ッシュ中断に関係なくデータ整合性を保つことができ
る。

【００７４】また、フラッシュ動作中のＭＰＵ１６ａか
らのアクセス要求によって、キャッシュアロケートが実
行される際に、キャッシュオーバフローが発生する場合
には、追い出すブロックを基本的にはランダム法やＬＲ
Ｕ法などに基づいて決定するが、さらに有効でないブロ
ック（Ｖ＝０）、ダーティでないブロック（Ｄ＝０）を
優先的に追い出し、これらのブロックが存在しなければ
（Ｖ＝１，Ｄ＝１）、フラッシュ動作中断前のフラッシ
ュ動作でフラッシュが完了しておらず、フラッシュ完了
ビットＦが「１」にセットされていなければ、すなわち
本来書き戻す必要があるブロックをメモリエレメント１
２に書き戻してキャッシュアロケートを行なう。これに
より、フラッシュ中断に関係なくデータ整合性を保つこ
とができる。

【００７５】なお、前述した実施例は、図６に示すよう
に、１個のメモリエレメント（ＭＥ１）が設けられた設
けられた構成として説明しているが、図５に示すように
メモリが２重化されている構成の場合には、２度に渡っ
てキャッシュフラッシュ動作を行なう必要（それぞれの
メモリに対するフラッシュ動作）がある。

【００７６】１回目のフラッシュ動作の間にＭＰＵアク
セスがあると、ライトヒットで、キャッシュステータス
が既にダーティ（ＳＴＡＴi （Ｄ）＝１）で、フラッシ
ュビットＳＴＡＴ（Ｆ）が１の時だけ、ＭＰＵ１６ａは
待たされる。それ以外では、ＭＰＵ１６ａは、キャッシ
ュコントローラのフラッシュ動作を中断させて、リード
アクセス要求、ライトアクセス要求を実行することがで
きる。

【００７７】この場合、検索アドレスＳＡと、ＭＰＵ１
６ａからのアクセスのブロックアドレスＢＡの大小関係
に関わらず（キャッシュ動作中断前に書き戻しが完了し
ているか否かに関係なく）、ライト動作には、キャッシ
ュフラッシュビットＳＴＡＴ（Ｆ）を「１」にセットす
る。

【００７８】また、１回目のフラッシュ動作中は、フラ
ッシュビットＳＴＡＴi （Ｆ）はクリアしない。従っ
て、２回目のフラッシュ動作時には、フラッシュビット
ＳＴＡＴi （Ｆ）が「１」にセットされたブロックにつ
いての書き戻しは実行されない。２回目のフラッシュ動
作は、前述した場合と同様の動作をする。

【００７９】このようにして、メモリエレメントが２重
化されたシステムの場合には、フラッシュ動作を、それ
ぞれのメモリエレメントに対して行なう必要があるが、
１つめのメモリエレメントに対するフラッシュ動作中に
ＭＰＵ１６ａからのアクセス要求があってフラッシュ動
作が中断され、ライトアクセスされると、全ての対象ブ
ロックのフラッシュ完了ビットＦを「１」にセットす
る。これにより、１つめのメモリエレメントに対するフ
ラッシュ動作の中断を伴うライトアクセスの結果を、２
つめのメモリエレメントに反映させないようにすること
ができる。１つめのメモリエレメントに対しても、フラ
ッシュ動作中断前にフラッシュが完了しているブロック
（ＳＡ＞ＢＡ）であれば書き込みは影響せず、フラッシ
ュ動作中断前にフラッシュが完了していないブロック
（ＳＡ≦ＢＡ）であってもフラッシュ完了ビットＦを
「１」にセットすることで書き戻されない。ＭＰＵのラ
イトアクセスによって書き込まれたブロックの内容は、
次回のフラッシュ動作によってメモリエレメントに書き
戻される。こうして、メモリエレメントが２重化された
システムであっても、フラッシュ動作を中断させて、Ｍ
ＰＵのアクセス要求を実行させることができる。

【００８０】

【発明の効果】以上詳述したように本発明によれば、フ
ラッシュ動作中にＭＰＵからのアクセス要求があった場
合には、フラッシュ動作を中断させて、ＭＰＵのアクセ
スを優先的に実行させるもので、その際にフラッシュ動
作中断の前後でデータの整合性が保たれるようにコピー
バック、及びキャッシュアロケートを行なうので、ＭＰ
Ｕは待たされることなく処理を進めることができる。

【図面の簡単な説明】

【図１】本発明の実施例に係わる多重化計算機における
キャッシュコントローラの詳細な構成を説明するための
ブロック図。

【図２】本実施例におけるＭＰＵアドレスＭＡを説明す
るための図。

【図３】本実施例におけるキャッシュタグを説明するた
めの図。

【図４】本実施例におけるブロックの追い出しを説明す
るための図。

【図５】本発明の実施例に係わる多重化計算機の他の構
成を示すブロック図。

【図６】多重化計算機の構成の一例を示すブロック図。

【図７】チェックポイント処理を説明するためのシステ
ム構成図。

【符号の説明】

１０ａ…プロセッサエレメント（ＰＥ１）、１２…メモ
リエレメント（ＭＥ１）、１６ａ…ＭＰＵ、１８ａ…キ
ャッシュメモリ（ＣＭ）、５２…タグ（ＴＡＧ）ブロッ
ク、５３…プロセッサインタフェース（ＰＩＦ）ブロッ
ク、５４…リードオペレーション（ＲＯＰ）ブロック、
５５…ライトオペレーション（ＷＯＰ）ブロック、５６
…キャッシュアロケート（ＣＡ）ブロック、５７…コピ
ーバック（ＷＢ）ブロック、５８…フラッシュオペレー
ション（ＦＯＰ）ブロック、５９…システムバスインタ
フェース（ＳＩＦ）ブロック。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 演算処理を行なう処理手段と、前記処理
   手段によって用いられる複数のキャッシュブロックに分
   割されたキャッシュメモリと、前記キャッシュメモリを
   制御するキャッシュ制御手段とを備えたプロセッサエレ
   メントが、前記処理手段により扱われる命令及びデータ
   を格納するメモリエレメントとシステムバスを介して接
   続された電子計算機において、 前記キャッシュ制御手段は、前記キャッシュメモリを管
   理するステータスとして、キャッシュブロックに有効な
   データがあることを示す有効ビットＶ、キャッシュブロ
   ックに格納されているデータが更新されていることを表
   すダーティビットＤを用いて管理を行なうものであっ
   て、 前記処理手段からの特殊命令に応じて、全キャッシュブ
   ロックに関する前記キャッシュステータスを検査して、
   データが更新されたキャッシュブロックのデータを前記
   メモリエレメントに書き戻すキャッシュフラッシュを実
   行すると共に、キャッシュフラッシュ中であることを表
   すフラッシュ実行通知、及び前記処理手段からのアクセ
   ス要求によってキャッシュフラッシュを中断しているこ
   とを表すフラッシュ中断通知を行なうフラッシュ手段を
   備え、 前記フラッシュ手段は、前記フラッシュ実行通知がフラ
   ッシュ実行中を示す際に前記処理手段によりアクセス要
   求があった場合に、キャッシュフラッシュを中断してフ
   ラッシュ中断通知を行ない、前記処理手段によるアクセ
   ス処理を実行可能にすることを特徴とする電子計算機。
2. 【請求項２】 前記キャッシュ制御手段は、 新たにキャッシュブロックの更新されたデータをメモリ
   エレメントに書き戻したことを表すフラッシュ完了ビッ
   トＦを、さらに前記ステータスとして設けて前記キャッ
   シュメモリを管理するもので、 前記処理手段からのライトアクセス要求があった場合
   に、前記ライトアクセス要求の対象となるキャッシュブ
   ロックに対してライト処理を実行するライト処理手段
   と、 前記ライト処理手段によるライト処理の対象となるキャ
   ッシュブロックが、ダーティブロックであり、前記フラ
   ッシュ手段によるフラッシュの中断前にキャッシュフラ
   ッシュが完了したブロックではない場合に、当該キャッ
   シュブロックのデータを前記メモリエレメントに書き戻
   し、当該キャッシュブロックに対応するステータスのフ
   ラッシュ完了ビットをフラッシュ済みにセットする書き
   戻し手段と、 をさらに具備し、 前記処理手段は、前記書き戻し手段によりフラッシュ済
   みにセットされていれば、前記メモリエレメントへの書
   き戻しを行なわないことを特徴とする請求項１記載の電
   子計算機。
3. 【請求項３】 前記書き戻し手段は、 前記フラッシュ手段によるキャッシュフラッシュの実行
   中に前記処理手段からアクセス要求があり、前記キャッ
   シュメモリに対してキャッシュアロケートを行なう場合
   に、前記ステータスに基づいて有効でないブロックまた
   はダーティでないブロックを優先的に追い出し、 追い出すべきブロックが存在しない場合に、前記処理手
   段によるアクセス対象とするブロックがフラッシュの完
   了したブロック以外であって、フラッシュ完了ビットＦ
   がフラッシュ済みにセットされていないキャッシュブロ
   ックをメモリエレメントに書き戻すことを特徴とする請
   求項２記載の電子計算機。
4. 【請求項４】 前記メモリエレメントが２重化された電
   子計算機であって、 前記フラッシュ手段は、 第１のメモリエレメントに対してキャッシュフラッシュ
   を行なう時は、前記処理手段からの全てのライトアクセ
   ス要求に対して、フラッシュ完了ビットＦをフラッシュ
   済みにセットし、 第２のメモリエレメントに対するキャッシュフラッシュ
   を前記フラッシュ完了ビットＦを含む前記ステータスに
   基づいてキャッシュフラッシュを行なうことを特徴とす
   る請求項２または請求項３記載の電子計算機。
5. 【請求項５】 演算処理を行なう処理手段と、前記処理
   手段によって用いられる複数のキャッシュブロックに分
   割されたキャッシュメモリと、前記キャッシュメモリを
   制御するキャッシュ制御手段とを備えたプロセッサエレ
   メントが、前記処理手段により扱われる命令及びデータ
   を格納するメモリエレメントとシステムバスを介して接
   続された電子計算機において、 前記キャッシュ制御手段は、 前記キャッシュメモリを管理するステータスとして、キ
   ャッシュブロックに有効なデータがあることを示す有効
   ビットＶ、キャッシュブロックに格納されているデータ
   が更新されていることを表すダーティビットＤを用いて
   管理を行なうものであって、 前記処理手段からの特殊命令に応じて、全キャッシュブ
   ロックに関する前記キャッシュステータスを検査して、
   データが更新されたキャッシュブロックのデータを前記
   メモリエレメントに書き戻すキャッシュフラッシュを実
   行すると共に、キャッシュフラッシュ中であることを表
   すフラッシュ実行通知を行ない、 キャッシュフラッシュの実行中に前記処理手段によりア
   クセス要求があった場合に、キャッシュフラッシュを中
   断してフラッシュ中断通知を行ない、 前記処理手段によるキャッシュフラッシュ動作中のアク
   セス処理を実行可能にすることを特徴とするキャッシュ
   制御方法。
6. 【請求項６】 前記キャッシュ制御手段は、 新たにキャッシュブロックの更新されたデータをメモリ
   エレメントに書き戻したことを表すフラッシュ完了ビッ
   トＦを、さらに前記ステータスとして設けて前記キャッ
   シュメモリを管理するもので、 キャッシュフラッシュ実行中に前記処理手段によるライ
   トアクセス要求があった場合に、 前記キャッシュメモリの当該キャッシュブロックが、既
   にダーティブロックであり、フラッシュの中断前にキャ
   ッシュフラッシュが完了したブロックである時、 当該キャッシュブロックのデータを前記メモリエレメン
   トに書き戻し、 当該キャッシュブロックに対応するステータスのフラッ
   シュ完了ビットをフラッシュ済みにセットし、 フラッシュ完了ビットＦがフラッシュ済みにセットされ
   ているキャッシュブロックに対しては前記メモリエレメ
   ントへの書き戻しを行なわないことを特徴とする請求項
   ５記載のキャッシュ制御方法。
7. 【請求項７】 キャッシュフラッシュの実行中に前記処
   理手段からアクセス要求があり、前記キャッシュメモリ
   に対してキャッシュアロケートを行なう場合に、前記ス
   テータスに基づいて有効でないブロックまたはダーティ
   でないブロックを優先的に追い出し、 追い出すべきブロックが存在しない場合に、前記処理手
   段によるアクセス対象とするブロックがフラッシュの完
   了したブロック以外であって、フラッシュ完了ビットＦ
   がフラッシュ済みにセットされていないキャッシュブロ
   ックをメモリエレメントに書き戻すことを特徴とする請
   求項６記載のキャッシュ制御方法。
8. 【請求項８】 前記メモリエレメントが２重化された電
   子計算機であって、 第１のメモリエレメントに対してキャッシュフラッシュ
   を行なう時は、前記処理手段からの全てのライトアクセ
   ス要求に対して、フラッシュ完了ビットＦをフラッシュ
   済みにセットし、 第２のメモリエレメントに対するキャッシュフラッシュ
   を前記フラッシュ完了ビットＦを含む前記ステータスに
   基づいてキャッシュフラッシュを行なうことを特徴とす
   る請求項６または請求項７記載のキャッシュ制御方法。