JPH0888524A - 高周波集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 アナログ方式とデジタル方式との各々の場合
に適した動作を行う増幅器を備えた高周波集積回路を得
る。 【構成】 増幅器の最終段のＦＥＴ４のドレイン２をス
イッチ５を介してアナログ方式用出力整合回路１０４の
入力端子とデジタル用出力整合回路１０５の入力端子に
接続し、アナログ方式用出力整合回路１０６とデジタル
方式用出力整合回路との出力をスイッチ６を介して出力
端子７に接続する。 【効果】 増幅器をアナログ方式で動作させる場合はス
イッチで、アナログ方式用の出力整合回路を選択するこ
とにより、アナログ方式に適した動作をさせることがで
きる。デジタル方式で動作させる場合はスイッチで、デ
ジタル方式用の出力整合回路を選択することにより、デ
ジタル方式に適した動作をさせることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は高周波集積回路に関
し、特にアナログ方式とデジタル方式との各々の場合に
適した動作を行うことのできる増幅器を備えた高周波集
積回路の増幅器に関する。

【０００２】

【従来の技術】従来の技術について説明する。従来では
高周波集積回路における高効率増幅器において、デジタ
ル方式用の増幅器とアナログ方式用の増幅器とがある。
その二種類の増幅器の相違点はその増幅器の出力整合回
路にあり、デジタル方式用の増幅器にはデジタル方式用
の出力整合回路が組み込まれ、またアナログ方式用の増
幅器にはアナログ方式用の出力整合回路が組み込まれて
いる。

【０００３】図３は従来の高周波集積回路における高効
率増幅器において、増幅器の中に含まれている出力整合
回路の一般的な回路構成を示す図である。図３中の４は
多段増幅器の最終段であるＦＥＴ、１はＦＥＴ４のゲー
ト、２はＦＥＴ４のドレイン、３はＦＥＴ４のソース、
３１、３２および３３はライン、３４はコンデンサ、７
は出力端子である。またライン３１、ライン３２、ライ
ン３３はＧａＡｓ基板上またはＡｌ2 Ｏ3 基板上にＡｕ
等の材料で形成されるマイクロストリップライン（伝送
線路）である。

【０００４】ＦＥＴ４のゲート１は多段増幅器の前段に
接続され、ソース３はグランドに接続され、ドレイン２
はライン３１の一端とライン３２の一端とに接続されて
いる。ライン３１の他端はコンデンサ３４の一端に接続
されている。コンデンサ３４の他端はグランドに接続さ
れている。ライン３１とコンデンサ３４とで出力整合回
路の基本構成要素であるショートスタブ２００（ショー
トスタブとは、マイクロストリップラインの一端が短絡
しているものをいう）を構成する。ライン３２の他端は
ライン３３の一端と出力端子７とに接続されている。シ
ョートスタブ２００、ライン３２とライン３３とにより
デジタル方式用の出力整合回路２０１を構成する。ショ
ートスタブ２００は出力整合回路の構成要素として基本
波（９００ＭＨｚ）に対してインダクタンスとして作用
し、ライン３２は出力整合回路の構成要素としてインダ
クタンスとして作用し、ライン３３はオープンスタブ
（オープンスタブとは、マイクロストリップラインの一
端が開放しているものをいう）とよばれ出力整合回路の
構成要素として基本波に対して容量として作用する。

【０００５】一般にデジタル方式用の増幅器は出力波形
に歪みが発生するとデータに不正なデータが生じるた
め、その不正なデータを防止する為にデジタル方式用の
増幅器にはその動作範囲内で入力電力と出力電力との線
形性を有することが要求される。従って、デジタル方式
の増幅器は線形性が要求されているため、アナログ方式
用の増幅器と比較すると効率（この説明でいう効率とは
増幅器の消費電力に対する出力電力と入力電力との差を
パーセントで表したものである）が低いという特徴があ
る。この特徴を満たすようにデジタル方式用の出力整合
回路は構成されている。

【０００６】一方、アナログ方式用の増幅器はその動作
範囲内において入力電力と出力電力とに線形性は必要と
されず、デジタル方式用の増幅器と比較すると効率が高
いという特徴がある。この特徴を満たすようにアナログ
方式用の出力整合回路は構成されている。

【０００７】図１の出力整合回路がデジタル方式用であ
る場合は、当然デジタル動作に対しては上述した線形性
を満たす動作をするように構成されており、増幅器は線
形性を満たす動作、すなわちデジタル方式に適した動作
をする。同様に図１の出力整合回路がアナログ方式用の
場合は、当然アナログ動作に対しては上述した効率が高
くなる動作をするように構成されているため、増幅器は
高効率の動作、すなわちアナログ方式に適した動作をす
る。

【０００８】

【発明が解決しようとする課題】しかしながら、デジタ
ル方式の増幅器をアナログ方式で使用する場合は上述の
効率が低下し、またアナログ方式の増幅器をデジタル方
式で使用する場合、上述の線形性を満たさないという問
題点がある。ところが、近年、増幅器に関して、特に、
アナログ・デジタル併用（デュアルモード方式）の携帯
電話の分野において、デジタル方式あるいはアナログ方
式のどちらで使用しても上述した問題が生じない増幅器
が必要となっている。

【０００９】この発明は上記の問題点を解決するために
なされたものであり、デジタル方式で増幅器を使用する
場合はデジタル方式に適した動作をし、アナログ方式で
増幅器を使用する場合はアナログ方式に適した動作をす
る増幅器を備えた高周波集積回路を得ることを目的とす
る。

【００１０】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段において、出力整合回路を有する増幅器を
備えた高周波集積回路であって、前記出力整合回路は、
アナログ方式用の第１の出力整合回路と、デジタル方式
用の第２の出力整合回路と、前記第１の出力整合回路と
前記第２の出力整合回路とのどちらか一方を選択する選
択手段とを備える。

【００１１】本発明の請求項２に係る課題解決手段にお
いて、前記第１の出力整合回路を構成する各構成要素
と、前記第２の出力整合回路を構成する各構成要素のう
ち、入力と出力との関係が同じ構成要素を共通に使用す
る。

【００１２】

【作用】本発明請求項１に係る高周波集積回路は、アナ
ログ方式用の第１の出力整合回路と、デジタル方式用の
第２の出力整合回路と、その２種類の出力整合回路との
どちらか一方を選択する選択手段とを備えることによ
り、選択手段でアナログ方式用の第１の出力整合回路を
選択すれば、増幅器はアナログ動作に適した増幅器にな
り、デジタル方式用の第２の出力整合回路を選択すれ
ば、増幅器はデジタル動作に適した増幅器になる。

【００１３】本発明請求項２に係る高周波集積回路は、
アナログ方式用の第１の出力整合回路を構成する各構成
要素と、デジタル方式用の第２の出力整合回路を構成す
る各構成要素のうち、入力と出力との関係が同じ構成要
素を共通に使用することにより、部品点数を削減するこ
とができる。

【００１４】

【実施例】次に、本発明の第１の実施例について説明す
る。図１は本発明の第１の実施例の高周波集積回路にお
ける増幅器の出力整合回路を示す図である。図１中の４
は多段増幅器の最終段であるＦＥＴ、１はＦＥＴ４のゲ
ート、２はＦＥＴ４のドレイン、３はＦＥＴ４のソー
ス、５、６は選択手段であるスイッチ、７は出力端子、
８、９、１０、１２、１３、１４、１５および１６はラ
イン、１１および１７はコンデンサである。

【００１５】ＦＥＴ４のゲート１は多段増幅器の前段に
接続され、ソース３はグランドに接続され、ドレイン２
はスイッチ５の入力に接続されている。スイッチ５の第
１の出力端子はライン８の一端とライン９の一端とに接
続されている。ライン８の他端はコンデンサ１１の一端
に接続されている。ライン９の他端はライン１０の一端
とスイッチ６の第１の入力端子とに接続されている。コ
ンデンサ１１の他端はグランドに接続されている。

【００１６】スイッチ５の第２の出力端子はライン１２
の一端とライン１３の一端とライン１５の一端とに接続
されている。ライン１２の他端はコンデンサ１７の一端
に接続されている。コンデンサ１７の他端はグランドに
接続されている。ライン１３の他端はライン１５の他端
とライン１４の一端とスイッチ６の第２の入力端子に接
続されている。ライン１４の他端はライン１６の一端に
接続されている。スイッチ６の出力端子は出力端子７に
接続されている。

【００１７】ライン８とコンデンサ１１よりショートス
タブ１００を構成する。ショートスタブ１００、ライン
９およびオープンスタブであるライン１０より増幅器を
アナログ方式で使用する際の第１の出力整合回路である
アナログ方式用出力整合回路１０４を構成する。ショー
トスタブ１００はアナログ方式用出力整合回路１０４の
構成要素として基本波（９００ＭＨｚ）に対してインダ
クタンスとして作用し、ライン９はアナログ方式用出力
整合回路１０４の構成要素としてインダクタンスとして
作用し、ライン１０はオープンスタブとよばれアナログ
方式用出力整合回路１０４の構成要素として基本波に対
して容量として作用する。

【００１８】ライン１２とコンデンサ１７とによりショ
ートスタブ１０１を構成する。ライン１３とライン１５
とによりライン１０２を構成する。ライン１４とライン
１６とによりオープンスタブ１０３を構成する。ショー
トスタブ１０１とライン１０２とオープンスタブ１０３
とにより増幅器をデジタル方式で使用する際の第２の出
力整合回路であるデジタル方式用出力整合回路１０５を
構成する。ショートスタブ１０１はアナログ方式用出力
整合回路１０５の構成要素として基本波（９００ＭＨ
ｚ）に対してインダクタンスとして作用し、ライン１０
２はアナログ方式用出力整合回路１０５の構成要素とし
てインダクタンスとして作用し、オープンスタブ１０３
はアナログ方式用出力整合回路１０５の構成要素として
基本波に対して容量として作用する。

【００１９】アナログ方式用出力整合回路１０４とデジ
タル方式用出力整合回路１０５とにより出力整合回路１
０６を構成する。

【００２０】次に動作について説明する。スイッチ５お
よび６は互いに連動しており、外部からの電圧等で第１
接続状態と第２接続状態とが切り替わる。スイッチ５お
よび６を第１接続状態にすると、ドレイン２がスイッチ
５を介してアナログ方式用出力整合回路１０４の入力端
子であるライン８の一端とライン９の一端に接続され、
アナログ方式用出力整合回路１０４の出力端子であるラ
イン９の他端とライン１０の一端がスイッチ６を介して
出力端子７に接続される。すなわちスイッチ５および６
を第１接続状態にすると出力整合回路１０６はアナログ
方式の出力整合回路として動作する。

【００２１】スイッチ５および６を第２接続状態にする
と、ドレイン２がスイッチ５を介してデジタル方式用出
力整合回路１０５の入力端子であるライン１２の一端と
ライン１３の一端とライン１５の一端に接続され、デジ
タル方式用出力整合回路１０５の出力端子であるライン
１３の他端とライン１５の他端とライン１４の一端がス
イッチ６を介して出力端子７に接続される。すなわちス
イッチ５および６を第２接続状態にすると出力整合回路
１０６はデジタル方式の出力整合回路として動作する。

【００２２】以上のような構成にすることにより、増幅
器をアナログ方式で動作させる場合はスイッチ５および
６を第１接続状態にして、アナログ方式用出力整合回路
１０４を選択し、出力整合回路１０６の動作をアナログ
方式用にすることにより、アナログ方式に適した動作を
させることがでる。一方、デジタル方式で動作させる場
合はスイッチ５および６を第２接続状態にして、デジタ
ル方式用出力整合回路１０５を選択し、出力整合回路１
０６の動作をデジタル方式用にすることにより、デジタ
ル方式に適した動作をさせることができる。

【００２３】次に本発明の第２の実施例について説明す
る。図２は本発明の第２の実施例の高周波集積回路にお
ける増幅器の出力整合回路を示す図である。図２で示す
増幅器の出力整合回路は図１のアナログ方式用出力整合
回路１０４を構成するライン、コンデンサ等の各構成要
素と、デジタル方式用出力整合回路１０５を構成するラ
イン、コンデンサ等の各構成要素のうち、同じ入力信号
を入力すると同じ出力信号が出力される同じ構成要素を
共通に使用した構成となっている。

【００２４】本実施例の構成について説明する。図２中
の１８、１９および２０は選択手段であるスイッチ、１
０７はショートスタブ、１０８はライン、１０９はオー
プンスタブ、１１０は出力整合回路、その他の符号は図
１の符号と対応している。

【００２５】ＦＥＴ４のゲート１は多段増幅器の前段に
接続され、ソース３はグランドに接続され、ドレイン２
はライン１２の一端とライン１３の一端とスイッチ１８
の一端とに接続されている。ライン１２の他端はコンデ
ンサ１７の一端に接続されている。コンデンサ１７の他
端はグランドに接続されている。スイッチ１８の他端は
ライン１５の一端に接続されている。ライン１５の他端
はスイッチ１９の一端に接続されている。ライン１３の
他端はスイッチ１９の他端とライン１４の一端と出力端
子７とに接続されている。ライン１４の他端はスイッチ
２０の一端に接続されている。スイッチ２０の他端はラ
イン１６の一端に接続されている。

【００２６】ライン１２とコンデンサ１７とによりショ
ートスタブ１０７を構成する。ライン１３、１５、スイ
ッチ１８および１９によりライン１０８を構成する。ラ
イン１４、１６およびスイッチ２０によりオープンスタ
ブ１０９を構成する。ショートスタブ１０７とライン１
０８とオープンスタブ１０９とにより出力整合回路１１
０を構成する。

【００２７】ショートスタブ１０７は出力整合回路１１
０の構成要素として基本波（９００ＭＨｚ）に対してイ
ンダクタンスとして作用し、ライン１０８は出力整合回
路１１０の構成要素としてインダクタンスとして作用
し、オープンスタブ１０９は出力整合回路１１０の構成
要素として基本波に対して容量として作用する。

【００２８】図１中のライン８とライン１２との各構成
要素は入力と出力との関係が同じ構成要素であり、コン
デンサ１１とコンデンサ１７も同様に同じ構成要素、ラ
イン９とライン１３も同様に同じ構成要素、ライン１０
とライン１４も同様に同じ構成要素とする。その同じ構
成要素を共通に使えるようにスイッチ１８、１９および
２０を介して接続的にまとめると図２に示す増幅器の出
力整合回路となる。

【００２９】次に動作について説明する。スイッチ２
０、１８、および１９は互いに連動しており、外部から
の電圧等によりＯＮあるいはＯＦＦする。スイッチ１
８、１９、および２０がＯＮになると各スイッチは短絡
状態になる。その場合、接続的に出力整合回路１１０は
図１中のデジタル方式用出力整合回路１０５と同じにな
る。またスイッチ１８、１９および２０をＯＦＦにする
と各スイッチは開放状態になり、その場合、接続的に出
力整合回路１１０は図１中のアナログ方式用出力整合回
路１０４と同じになる。

【００３０】以上のような構成にすることにより、増幅
器をアナログ方式で動作させる場合はスイッチ１８、１
９および２０をＯＦＦにして、出力整合回路１１０の動
作をアナログ方式用にすることにより、アナログ方式に
適した動作をさせることができ、デジタル方式で動作さ
せる場合はスイッチ１８、１９および２０をＯＮにし
て、出力整合回路１１０の動作をデジタル方式用にする
ことにより、デジタル方式に適した動作をさせることが
できる。

【００３１】

【発明の効果】本発明請求項１によると、増幅器をアナ
ログ方式で動作させる場合は選択手段で、アナログ方式
用の第１の出力整合回路を選択することにより、増幅器
はアナログ方式に適した動作をすることができ、デジタ
ル方式で動作させる場合は選択手段で、デジタル方式用
の第２の出力整合回路を選択することにより、増幅器は
デジタル方式に適した動作をすることができるので、デ
ュアルモード方式に適した増幅器を備えた高周波集積回
路が得られるという効果がある。

【００３２】本発明請求項２によると、アナログ方式用
の第１の出力整合回路を構成する各構成要素と、デジタ
ル方式用の第２の出力整合回路を構成する各構成要素の
うち、入力と出力との関係が同じ構成要素を共通に使用
することにより、部品点数を削減することができるとい
う効果がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例の高周波集積回路にお
ける増幅器の出力整合回路を示す図である。

【図２】 本発明の第２の実施例の高周波集積回路にお
ける増幅器の出力整合回路を示す図である。

【図３】 従来の高周波集積回路における増幅器の出力
整合回路の一具体例を示す図である。

【符号の説明】 １ ゲート、２ ドレイン、３ ソース、４ ＦＥＴ、
５，６ スイッチ、７出力端子、８，９，１０，１２，
１３，１４，１５，１６ ライン、１１，１７ コンデ
ンサ、１００，１０１ ショートスタブ、１０２ ライ
ン、１０３オープンスタブ、１０４ アナログ方式用出
力整合回路、１０５ デジタル方式用出力整合回路、１
０６ 出力整合回路、１８，１９，２１ スイッチ １
０７ショートスタブ、１０８ ライン、１０９ オープ
ンスタブ、１１０ 出力整合回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 出力整合回路を有する増幅器を備えた高
   周波集積回路であって、前記出力整合回路は、 アナログ方式用の第１の出力整合回路と、 デジタル方式用の第２の出力整合回路と、 前記第１の出力整合回路と前記第２の出力整合回路との
   どちらか一方を選択する選択手段と、を備える高周波集
   積回路。
2. 【請求項２】 前記第１の出力整合回路を構成する各構
   成要素と、前記第２の出力整合回路を構成する各構成要
   素のうち、入力と出力との関係が同じ構成要素を共通に
   使用する請求項１記載の高周波集積回路。