JPH088741A - Frequency synthesizer - Google Patents
Frequency synthesizerInfo
- Publication number
- JPH088741A JPH088741A JP6133433A JP13343394A JPH088741A JP H088741 A JPH088741 A JP H088741A JP 6133433 A JP6133433 A JP 6133433A JP 13343394 A JP13343394 A JP 13343394A JP H088741 A JPH088741 A JP H088741A
- Authority
- JP
- Japan
- Prior art keywords
- accumulator
- frequency
- output
- stage
- division ratio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、設定可能な出力周波数
間隔よりも基準信号の周波数が高い周波数シンセサイザ
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer in which a reference signal frequency is higher than a settable output frequency interval.
【０００２】[0002]
【従来の技術】従来、基準信号の周波数よりも小さな周
波数間隔で出力信号の周波数を制御するには、通常の周
波数シンセサイザの可変分周器の分周比を時間的に変化
させ、平均値として小数点以下の精度の分周比を実現し
ていた。このとき、単純に周期的に分周比を変化させる
と変化の周期の周波数成分がスプリアスとして出力に生
じる。このスプリアスを低減するために、例えば米国特
許４６０９８８１のように多段に接続したアキュムレー
タを用いる手法があった。2. Description of the Related Art Conventionally, in order to control the frequency of an output signal at a frequency interval smaller than the frequency of a reference signal, the frequency division ratio of a variable frequency divider of a normal frequency synthesizer is temporally changed to obtain an average value. A frequency division ratio with a precision below the decimal point was realized. At this time, if the frequency division ratio is simply changed cyclically, the frequency component of the change cycle is generated as spurious in the output. In order to reduce this spurious, for example, there is a method using accumulators connected in multiple stages as in US Pat. No. 4,609,881.
【０００３】図７にこの従来の基準信号の周波数よりも
小さな周波数間隔で出力信号の周波数を制御する周波数
シンセサイザ装置の構成図を示す。図７において、７０
１は電圧制御発振器、７０２は可変分周器、７０３は位
相比較器、７０４は低域通過フィルタ、７０５は分周比
制御回路である。FIG. 7 shows a block diagram of a frequency synthesizer device for controlling the frequency of an output signal at a frequency interval smaller than the frequency of the conventional reference signal. In FIG. 7, 70
Reference numeral 1 is a voltage controlled oscillator, 702 is a variable frequency divider, 703 is a phase comparator, 704 is a low-pass filter, and 705 is a frequency division ratio control circuit.
【０００４】可変分周器７０２は分周比制御回路７０５
から設定された値に従って電圧制御発振器７０１の出力
信号周波数を分周して出力する。位相比較器７０３は可
変分周器７０２の出力と基準周波数の位相を比較して位
相差を出力する。位相比較器７０３の出力は低域通過フ
ィルタ７０４を介して電圧制御発振器７０１に入力し、
電圧制御発振器７０１の出力信号が基準信号に位相同期
するように周波数を制御する。電圧制御発振器７０１の
出力は出力信号として外部に出力されるとともに、可変
分周器７０２に入力する。The variable frequency divider 702 is a frequency division ratio control circuit 705.
The frequency of the output signal of the voltage controlled oscillator 701 is divided according to the value set by The phase comparator 703 compares the output of the variable frequency divider 702 with the phase of the reference frequency and outputs a phase difference. The output of the phase comparator 703 is input to the voltage controlled oscillator 701 via the low pass filter 704,
The frequency is controlled so that the output signal of the voltage controlled oscillator 701 is phase-locked with the reference signal. The output of the voltage controlled oscillator 701 is output to the outside as an output signal and is also input to the variable frequency divider 702.
【０００５】分周比制御回路７０５はアキュムレータ７
０６、アキュムレータ７０７、アキュムレータ７０８、
アキュムレータ７０９、小数部計算回路７１０、分周比
加算器７１１から構成され、各回路は可変分周器７０２
の出力をクロックとして動作する。The frequency division ratio control circuit 705 is an accumulator 7.
06, accumulator 707, accumulator 708,
The circuit includes an accumulator 709, a fractional part calculation circuit 710, and a frequency division ratio adder 711. Each circuit includes a variable frequency divider 702.
Operates with the output of as a clock.
【０００６】図８はアキュムレータ部の構成を示す。ア
キュムレータ７０６は加算器８０１、レジスタ８０２か
らなる。アキュムレータ７０６はクロックに同期して外
部より設定された小数部データとレジスタ８０２の出力
値を加算器８０１で加算し、レジスタ８０２の値を更新
する。同様に、アキュムレータ７０７は加算器８０３、
レジスタ８０４からなり、クロックに同期してアキュム
レータ７０６の出力値とレジスタ８０４の出力値を加算
器８０３で加算し、レジスタ８０４の値を更新する。ア
キュムレータ７０８及びアキュムレータ７０９はアキュ
ムレータ７０７と同様の構成で動作する。各アキュムレ
ータの中の各加算器はそれぞれ最上位ビットの桁上げ信
号をキャリー信号として出力し、キャリー信号は小数部
計算回路７１０に入力する。FIG. 8 shows the structure of the accumulator section. The accumulator 706 includes an adder 801 and a register 802. The accumulator 706 adds the fractional part data set externally and the output value of the register 802 in an adder 801 in synchronization with the clock, and updates the value of the register 802. Similarly, the accumulator 707 is an adder 803,
It is composed of a register 804, and the output value of the accumulator 706 and the output value of the register 804 are added by an adder 803 in synchronization with the clock, and the value of the register 804 is updated. The accumulator 708 and the accumulator 709 operate in the same configuration as the accumulator 707. Each adder in each accumulator outputs the carry signal of the most significant bit as a carry signal, and the carry signal is input to the fractional part calculation circuit 710.
【０００７】小数部計算回路７１０は各アキュムレータ
から生じたキャリー信号に対し、クロックに同期して以
下のように動作する。アキュムレータ７０６からキャリ
ー信号が入力すると、＋１を発生する。アキュムレータ
７０７からキャリー信号が入力すると、＋１、１クロッ
ク後に−１、を順に発生する。アキュムレータ７０８か
らキャリー信号が入力すると、＋１、１クロック後に−
２、２クロック後に＋１、を順に発生する。アキュムレ
ータ７０９からキャリー信号が入力すると、＋１、１ク
ロック後に−３、２クロック後に＋３、３クロック後に
−１、を順に発生する。このように、各クロックにおい
て、各アキュムレータから生じるキャリー信号によって
発生した値の合計を小数部計算回路７１０は出力する。
分周比加算器７１１は、小数部計算回路７１０の出力と
外部より設定された整数部データの値を加算し、その結
果が分周比制御回路７０５の出力となり、可変分周器７
０２の分周比を設定する。これにより、分周比の変化を
ほぼ毎クロック発生させ、分周比の変化の周波数成分を
高くし、低い周波数成分を低くする。The fractional part calculation circuit 710 operates as follows in synchronization with the clock with respect to the carry signal generated from each accumulator. When the carry signal is input from the accumulator 706, +1 is generated. When the carry signal is input from the accumulator 707, +1 and one clock later, -1, are sequentially generated. When the carry signal is input from the accumulator 708, +1 and 1 clock later,
After 2 or 2 clocks, +1 is sequentially generated. When a carry signal is input from the accumulator 709, +1, 1 clock later, -3, 2 clocks later, +3, and 3 clocks later -1 are sequentially generated. In this way, the fractional part calculation circuit 710 outputs the sum of the values generated by the carry signal generated from each accumulator at each clock.
The frequency division ratio adder 711 adds the output of the fractional part calculation circuit 710 and the value of the integer part data set from outside, and the result becomes the output of the frequency division ratio control circuit 705, and the variable frequency divider 7 is output.
The division ratio of 02 is set. As a result, the change in the frequency division ratio is generated almost every clock, the frequency component of the change in the frequency division ratio is increased, and the low frequency component is decreased.
【０００８】アキュムレータ７０７、アキュムレータ７
０８、アキュムレータ７０９から発生したキャリー信号
によっておこる分周比の変化はそれぞれ時間平均が０に
なるので平均の分周比には影響せず、アキュムレータ７
０６から発生するキャリーのみが平均の分周比に寄与す
る。ここで、整数部データをＭ、小数部データをＫ、ア
キュムレータ７０６のビット数をｎビットとすると、ア
キュムレータ７０６は２nクロックの間にＫ回キャリー
を発生し、Ｋ回分周比を（Ｍ＋１）にするので、平均の
分周比は（Ｍ＋Ｋ／２n）となる。基準信号周波数をｆr
とすると、出力周波数は（ｆr・（Ｍ＋Ｋ／２n））とな
る。分周比の変化の周波数成分はＶＣＯの出力信号にス
プリアスとなって現れる。この従来例では、アキュムレ
ータを４段接続することにより分周比の変化の周波数成
分を大きくし、低い周波数成分を小さくする。これによ
り、出力信号の中心周波数近くのスプリアスを低くして
いる。Accumulator 707, accumulator 7
08, the change of the frequency division ratio caused by the carry signal generated from the accumulator 709 does not affect the average frequency division ratio because the time average becomes 0 respectively.
Only the carry generated from 06 contributes to the average division ratio. Here, if the integer part data is M, the decimal part data is K, and the number of bits of the accumulator 706 is n bits, the accumulator 706 generates K times of carry during 2 n clocks, and the K times division ratio is (M + 1). Therefore, the average frequency division ratio is (M + K / 2 n ). The reference signal frequency is f r
Then, the output frequency is ( fr. (M + K / 2n )). The frequency component of the change in the division ratio appears as spurious in the output signal of the VCO. In this conventional example, by connecting four stages of accumulators, the frequency component of the change in the frequency division ratio is increased and the low frequency component is decreased. This reduces spurious near the center frequency of the output signal.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、可変分周器の変化の周波数成分は（ｆr
・Ｋ／２n／４）という周波数成分を含むために、出力
信号の中心周波数から（ｆr・Ｋ／２n／４）離れるごと
にスプリアスが発生する。このスプリアスは２nをＫで
除算した商が整数となるときに大きく発生するという問
題点を有していた。However, in the above structure, the frequency component of the change of the variable frequency divider is ( fr)
- to include a frequency component of K / 2 n / 4), from the center frequency of the output signal (f r · K / 2 n / 4) spurious is generated each time away. This spurious has a problem that it largely occurs when the quotient of 2 n divided by K becomes an integer.
【００１０】本発明はかかる従来の周波数シンセサイザ
の課題に鑑み、基準信号周波数よりも小さな周波数間隔
で出力信号周波数を制御し、かつ、出力信号のスプリア
スを低減した周波数シンセサイザを提供することを目的
とする。In view of the problems of the conventional frequency synthesizer, it is an object of the present invention to provide a frequency synthesizer that controls the output signal frequency at a frequency interval smaller than the reference signal frequency and reduces spurious of the output signal. To do.
【００１１】[0011]
【課題を解決するための手段】上記問題点を解決するた
めに本発明の周波数シンセサイザは、複数のアキュムレ
ータの少なくとも一つの最下位ビットにクロックごとに
常に１を加算する構成を備えたものである。In order to solve the above problems, the frequency synthesizer of the present invention has a structure in which at least one least significant bit of a plurality of accumulators is always incremented by 1 every clock. .
【００１２】[0012]
【作用】本発明は上記した構成によって、分周比が変化
する周期を変える。これにより、周期的な分周比の変化
による周波数成分を低減し、出力中心周波数の近傍に発
生するスプリアスを低減する。According to the present invention, the period in which the frequency division ratio changes is changed by the above-mentioned structure. As a result, the frequency component due to the periodical change of the frequency division ratio is reduced, and the spurious generated near the output center frequency is reduced.
【００１３】[0013]
【実施例】以下、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１４】図１は本発明の第１の実施例における周波
数シンセサイザの構成図である。図１において、１は電
圧制御発振器、２は可変分周器、３は位相比較器、４は
低域通過フィルタ、５は分周比制御回路である。以下そ
の動作を説明する。FIG. 1 is a block diagram of a frequency synthesizer according to a first embodiment of the present invention. In FIG. 1, 1 is a voltage controlled oscillator, 2 is a variable frequency divider, 3 is a phase comparator, 4 is a low-pass filter, and 5 is a frequency division ratio control circuit. The operation will be described below.
【００１５】可変分周器２は分周比制御回路５から設定
された値に従って電圧制御発振器１の出力信号周波数を
分周して出力する。位相比較器３は可変分周器２の出力
と基準周波数の位相を比較して位相差を出力する。位相
比較器３の出力は低域通過フィルタ４を介して電圧制御
発振器１に入力し、電圧制御発振器１の出力信号が基準
信号に位相同期するように周波数を制御する。電圧制御
発振器１の出力は出力信号として外部に出力されるとと
もに、可変分周器２に入力する。The variable frequency divider 2 frequency-divides the output signal frequency of the voltage-controlled oscillator 1 according to the value set by the frequency division ratio control circuit 5 and outputs it. The phase comparator 3 compares the output of the variable frequency divider 2 with the phase of the reference frequency and outputs a phase difference. The output of the phase comparator 3 is input to the voltage controlled oscillator 1 via the low pass filter 4, and the frequency is controlled so that the output signal of the voltage controlled oscillator 1 is phase-locked with the reference signal. The output of the voltage controlled oscillator 1 is output to the outside as an output signal and is also input to the variable frequency divider 2.
【００１６】分周比制御回路５はアキュムレータ６、ア
キュムレータ７、アキュムレータ８、アキュムレータ
９、小数部計算回路１０、分周比加算器１１から構成さ
れ、各回路は可変分周器２の出力をクロックとして動作
する。The frequency division ratio control circuit 5 comprises an accumulator 6, an accumulator 7, an accumulator 8, an accumulator 9, a fractional part calculation circuit 10 and a frequency division ratio adder 11. Each circuit clocks the output of the variable frequency divider 2. To work as.
【００１７】図２はアキュムレータ部の構成を示す。ア
キュムレータ６は加算器２０１、レジスタ２０２からな
る。アキュムレータ６はクロックに同期して外部より設
定された小数部データとレジスタ２０２の出力値を加算
器２０１で加算し、レジスタ２０２の値を更新する。ア
キュムレータ７は加算器２０３、レジスタ２０４からな
る。アキュムレータ７は、クロックに同期してアキュム
レータ６の出力値とレジスタ２０４の出力値に加えて最
下位ビットに１を加算器２０３で加算し、レジスタ２０
４の値を更新する。アキュムレータ８及びアキュムレー
タ９はアキュムレータ６と同様の構成で動作する。各ア
キュムレータはそれぞれの最上位ビットが同じ桁になる
ように順次接続され、アキュムレータ７のビット数が最
も多い。各アキュムレータの中の各加算器はそれぞれ最
上位ビットの桁上げ信号をキャリー信号として出力し、
キャリー信号は小数部計算回路１０に入力する。各アキ
ュムレータの中の各レジスタは小数部データが新たに設
定されるたびにデータが０に設定される。FIG. 2 shows the structure of the accumulator section. The accumulator 6 includes an adder 201 and a register 202. The accumulator 6 adds the fractional part data set from the outside and the output value of the register 202 in an adder 201 in synchronization with the clock, and updates the value of the register 202. The accumulator 7 includes an adder 203 and a register 204. The accumulator 7 adds 1 to the least significant bit by the adder 203 in addition to the output value of the accumulator 6 and the output value of the register 204 in synchronization with the clock, and the register 20
Update the value of 4. The accumulator 8 and the accumulator 9 operate in the same configuration as the accumulator 6. The accumulators are sequentially connected so that the most significant bits have the same digit, and the accumulator 7 has the largest number of bits. Each adder in each accumulator outputs the carry signal of the most significant bit as a carry signal,
The carry signal is input to the decimal part calculation circuit 10. The data in each register in each accumulator is set to 0 each time the fractional part data is newly set.
【００１８】小数部計算回路１０は、各アキュムレータ
から生じたキャリー信号に対し、クロックに同期して以
下のように動作する。アキュムレータ６からキャリー信
号が入力すると、３クロック後に＋１を発生する。アキ
ュムレータ７からキャリー信号が入力すると、２クロッ
ク後に＋１、３クロック後に−１、を順に発生する。ア
キュムレータ８からキャリー信号が入力すると、１クロ
ック後に＋１、２クロック後に−２、３クロック後に＋
１、を順に発生する。アキュムレータ９からキャリー信
号が入力すると、０クロック後に＋１、１クロック後に
−３、２クロック後に＋３、３クロック後に−１、を順
に発生する。このように、各クロックにおいて、各アキ
ュムレータから生じるキャリー信号によって発生した値
の合計を小数部計算回路１０は出力する。分周比加算器
１１は、小数部計算回路１０の出力と外部より設定され
た整数部データの値を加算し、その結果が分周比制御回
路５の出力となり、可変分周器２の分周比を設定する。
これにより、分周比の変化をほぼ毎クロック発生させ、
分周比の変化の周波数成分を高くし、低い周波数成分を
低くする。The decimal part calculation circuit 10 operates as follows in synchronization with the clock for the carry signal generated from each accumulator. When the carry signal is input from the accumulator 6, +1 is generated after 3 clocks. When the carry signal is input from the accumulator 7, +1 is generated after 2 clocks and −1 after 3 clocks. When the carry signal is input from the accumulator 8, 1 clock later +1, 2 clocks later -2, 3 clocks later +
1 are sequentially generated. When the carry signal is input from the accumulator 9, 0 clock is generated, +1 is generated, 1 clock is generated, -3 is generated, 2 clocks are generated, +3, 3 clocks are generated, and −1 are sequentially generated. In this way, the fractional part calculation circuit 10 outputs the sum of the values generated by the carry signal generated from each accumulator at each clock. The frequency division ratio adder 11 adds the output of the fractional part calculation circuit 10 and the value of the integer part data set from the outside, and the result becomes the output of the frequency division ratio control circuit 5 and the division of the variable frequency divider 2. Set the ratio.
As a result, the change in the division ratio is generated almost every clock,
The frequency component of the change in the division ratio is increased and the low frequency component is decreased.
【００１９】アキュムレータ７、アキュムレータ８、ア
キュムレータ９から発生したキャリー信号によっておこ
る分周比の変化はそれぞれ時間平均が０になるので平均
の分周比には影響せず、アキュムレータ６から発生する
キャリーのみが平均の分周比に寄与する。ここで、整数
部データをＭ、小数部データをＫ、アキュムレータ６の
ビット数をｎビットとすると、アキュムレータ６は２n
クロックの間にＫ回キャリーを発生し、Ｋ回分周比を
（Ｍ＋１）にするので、平均の分周比は（Ｍ＋Ｋ／
２n）となる。基準信号周波数をｆrとすると、出力周波
数は（ｆr・（Ｍ＋Ｋ／２n））となる。The change of the frequency division ratio caused by the carry signal generated from the accumulator 7, the accumulator 8 and the accumulator 9 does not affect the average frequency division ratio because the time average becomes 0 respectively, and only the carry generated from the accumulator 6 is generated. Contributes to the average division ratio. Here, if the integer part data is M, the decimal part data is K, and the number of bits of the accumulator 6 is n bits, the accumulator 6 is 2 n.
Since carry is generated K times during the clock and the K frequency division ratio is set to (M + 1), the average frequency division ratio is (M + K /
2 n ). When the reference signal frequency is f r , the output frequency is (f r · (M + K / 2 n )).
【００２０】一般に、分周比の変化の周波数成分はＶＣ
Ｏの出力信号にスプリアスとなって現れる。アキュムレ
ータを４段接続すれば分周比の変化の周波数成分が大き
くなり、低い周波数成分が小さくなる。よって、出力信
号の中心周波数近くのスプリアスが低くなる。しかし、
アキュムレータを４段接続した構成では、可変分周器の
変化の周波数成分は（ｆr・Ｋ／２n／４）という周波数
成分を含むために、出力信号の中心周波数から（ｆr・
Ｋ／２n／４）離れるごとにスプリアスが発生する。こ
のスプリアスは２nをＫで除算した商が整数となるとき
に大きく発生する。しかし、本実施例の構成によれば、
アキュムレータ７の最下位ビットに常時１を加算するこ
とにより周期的な変化を乱しているため、（ｆr・Ｋ／
２n／４）の周波数成分が発生せず、出力信号の中心周
波数から（ｆr・Ｋ／２n／４）離れた周波数にスプリア
スが発生しない。また、１を加算するのが最もビット数
の多いアキュムレータの最下位ビットであるため、低い
周波数成分の低減効果を損なうことがない。Generally, the frequency component of the change in the division ratio is VC
Appears as spurious in the O output signal. If four stages of accumulators are connected, the frequency component of the change of the frequency division ratio becomes large and the low frequency component becomes small. Therefore, spurious near the center frequency of the output signal becomes low. But,
In the configuration of connecting the accumulator 4 stages, the frequency components of the change in the variable frequency divider is to include a frequency component of (f r · K / 2 n / 4), from the center frequency of the output signal (f r ·
K / 2 n / 4) Spurious is generated at every distance. This spurious occurs greatly when the quotient of 2 n divided by K becomes an integer. However, according to the configuration of this embodiment,
Since the periodic change is disturbed by always adding 1 to the least significant bit of the accumulator 7, (f r · K /
The frequency component of 2 n / 4) does not occur, and spurious does not occur at the frequency ( fr · K / 2 n / 4) away from the center frequency of the output signal. In addition, since 1 is added to the least significant bit of the accumulator having the largest number of bits, the effect of reducing low frequency components is not impaired.
【００２１】以上のように本実施例によれば、アキュム
レータを多段に接続し、最もビット数の多い２段目のア
キュムレータの最下位ビットに毎クロック１を加算する
ことにより、出力信号の中心周波数の近傍のスプリアス
を大幅に改善することができる。As described above, according to this embodiment, the accumulators are connected in multiple stages, and the clock 1 is added to the least significant bit of the accumulator of the second stage having the largest number of bits, so that the center frequency of the output signal is increased. It is possible to greatly improve the spurious near.
【００２２】以下本発明の第２の実施例の周波数シンセ
サイザについて、図面を参照しながら説明する。A frequency synthesizer according to a second embodiment of the present invention will be described below with reference to the drawings.
【００２３】図３は本発明の第２の実施例における周波
数シンセサイザの構成図である。図３は基本的には図１
と同様なので同一箇所には同一の番号を付して説明を省
略する。図３の構成と図１の構成では分周比制御回路に
含まれるアキュムレータの構成が異なる。図３におい
て、１は電圧制御発振器、２は可変分周器、３は位相比
較器、４は低域通過フィルタ、３０５は分周比制御回路
である。FIG. 3 is a block diagram of a frequency synthesizer according to the second embodiment of the present invention. FIG. 3 is basically FIG.
Since it is similar to the above, the same parts are denoted by the same reference numerals and the description thereof will be omitted. The configuration of the accumulator included in the frequency division ratio control circuit is different between the configuration of FIG. 3 and the configuration of FIG. In FIG. 3, 1 is a voltage controlled oscillator, 2 is a variable frequency divider, 3 is a phase comparator, 4 is a low-pass filter, and 305 is a frequency division ratio control circuit.
【００２４】分周比制御回路３０５はアキュムレータ３
０６、アキュムレータ３０７、アキュムレータ３０８、
アキュムレータ３０９、小数部計算回路１０、分周比加
算器１１から構成され、各回路は可変分周器２の出力を
クロックとして動作する。The division ratio control circuit 305 is the accumulator 3
06, accumulator 307, accumulator 308,
It is composed of an accumulator 309, a fractional part calculation circuit 10, and a frequency division ratio adder 11, and each circuit operates using the output of the variable frequency divider 2 as a clock.
【００２５】図４はアキュムレータ部の構成を示す。ア
キュムレータ３０６は加算器４０１、レジスタ４０２か
らなる。アキュムレータ３０６はクロックに同期して外
部より設定される小数部データとレジスタ４０２の出力
値に加えて最下位ビットに１を加算器４０１で加算し、
レジスタ４０２の値を更新する。アキュムレータ３０７
は加算器４０３、レジスタ４０４からなる。アキュムレ
ータ３０７は、クロックに同期してアキュムレータ３０
６の出力値とレジスタ４０４の出力値を加算器４０３で
加算し、レジスタ４０４の値を更新する。アキュムレー
タ３０８及びアキュムレータ３０９はアキュムレータ３
０７と同様の構成で動作する。各アキュムレータはそれ
ぞれの最上位ビットが同じ桁になるように順次接続さ
れ、アキュムレータ３０６のビット数が最も多い。各ア
キュムレータの中の加算器はそれぞれ最上位ビットの桁
上げ信号をキャリー信号として出力し、キャリー信号は
小数部計算回路１０に入力する。各アキュムレータの中
の各レジスタは小数部データが新たに設定されるたびに
データが０に設定される。FIG. 4 shows the structure of the accumulator section. The accumulator 306 includes an adder 401 and a register 402. The accumulator 306 adds 1 to the least significant bit by the adder 401 in addition to the fractional part data set from the outside in synchronization with the clock and the output value of the register 402,
The value of the register 402 is updated. Accumulator 307
Is composed of an adder 403 and a register 404. The accumulator 307 synchronizes with the clock and accumulates the accumulator 30.
The output value of 6 and the output value of the register 404 are added by the adder 403, and the value of the register 404 is updated. The accumulator 308 and the accumulator 309 are the accumulator 3
It operates in the same configuration as 07. The accumulators are sequentially connected so that the most significant bits have the same digit, and the accumulator 306 has the largest number of bits. The adder in each accumulator outputs the carry signal of the most significant bit as a carry signal, and the carry signal is input to the decimal part calculation circuit 10. The data in each register in each accumulator is set to 0 each time the fractional part data is newly set.
【００２６】小数部計算回路１０は各アキュムレータか
ら生じたキャリー信号に対し、クロックに同期して以下
のように動作する。アキュムレータ３０６からキャリー
信号が入力すると、３クロック後に＋１を発生する。ア
キュムレータ３０７からキャリー信号が入力すると、２
クロック後に＋１、３クロック後に−１、を順に発生す
る。アキュムレータ３０８からキャリー信号が入力する
と、１クロック後に＋１、２クロック後に−２、３クロ
ック後に＋１、を順に発生する。アキュムレータ３０９
からキャリー信号が入力すると、０クロック後に＋１、
１クロック後に−３、２クロック後に＋３、３クロック
後に−１、を順に発生する。このように、各クロックに
おいて、各アキュムレータから生じるキャリー信号によ
って発生した値の合計を小数部計算回路１０は出力す
る。分周比加算器１１は、小数部計算回路１０の出力と
外部より設定された整数部データの値を加算し、その結
果が分周比制御回路３０５の出力となり、可変分周器２
の分周比を設定する。これにより、分周比の変化をほぼ
毎クロック発生させ、分周比の変化の周波数成分を高く
し、低い周波数成分を低くする。The decimal part calculation circuit 10 operates as follows in synchronization with the clock for the carry signal generated from each accumulator. When the carry signal is input from the accumulator 306, +1 is generated after 3 clocks. When a carry signal is input from the accumulator 307, 2
+1 is generated after the clock and -1 is generated after the 3rd clock. When the carry signal is input from the accumulator 308, 1 clock later, +1, 2 clocks later, -2, and 3 clocks later are sequentially generated. Accumulator 309
When the carry signal is input from
One clock later, −3, two clocks later, +3, and three clocks later, −1 are sequentially generated. In this way, the fractional part calculation circuit 10 outputs the sum of the values generated by the carry signal generated from each accumulator at each clock. The frequency division ratio adder 11 adds the output of the decimal part calculation circuit 10 and the value of the integer part data set from the outside, and the result becomes the output of the frequency division ratio control circuit 305, and the variable frequency divider 2
Set the division ratio of. As a result, the change in the frequency division ratio is generated almost every clock, the frequency component of the change in the frequency division ratio is increased, and the low frequency component is decreased.
【００２７】アキュムレータ３０７、アキュムレータ３
０８、アキュムレータ３０９から発生したキャリー信号
によっておこる分周比の変化はそれぞれ時間平均が０に
なるので平均の分周比には影響せず、アキュムレータ６
から発生するキャリーのみが平均の分周比に寄与する。
ここで、整数部データをＭ、小数部データをＫ、アキュ
ムレータ３０６のビット数をｎビットとすると、アキュ
ムレータ６はＫに加えて１を加算しているので２nクロ
ックの間に（Ｋ＋１）回キャリーを発生し、（Ｋ＋１）
回分周比を（Ｍ＋１）にするので、平均の分周比は（Ｍ
＋（Ｋ＋１）／２n）となる。基準信号周波数をｆrとす
ると、出力周波数は（ｆr・（Ｍ＋（Ｋ＋１）／２n））
となる。アキュムレータ３０６のビット数は出力周波数
で許容される周波数誤差に対応する分解能を得るのに必
要なビット数よりも多い。Accumulator 307, accumulator 3
08, the change of the frequency division ratio caused by the carry signal generated from the accumulator 309 does not affect the average frequency division ratio because the time average becomes 0 respectively.
Only the carry generated from the above contributes to the average division ratio.
Here, assuming that the integer part data is M, the decimal part data is K, and the number of bits of the accumulator 306 is n bits, the accumulator 6 adds 1 in addition to K, so (K + 1) times during 2 n clocks. Carry occurs, (K + 1)
Since the frequency division ratio is set to (M + 1), the average frequency division ratio is (M
+ (K + 1) / 2 n ). If the reference signal frequency is f r , the output frequency is (f r · (M + (K + 1) / 2 n ))
Becomes The number of bits of the accumulator 306 is larger than the number of bits required to obtain the resolution corresponding to the frequency error allowed at the output frequency.
【００２８】一般に、分周比の変化の周波数成分はＶＣ
Ｏの出力信号にスプリアスとなって現れる。アキュムレ
ータを４段接続することにより分周比の変化の周波数成
分を大きくし、低い周波数成分を小さくすることができ
る。これにより、出力信号の中心周波数近くのスプリア
スを低くできる。このようにアキュムレータを４段接続
した構成では、可変分周器の変化の周波数成分は（ｆr
・Ｋ／２n／４）という周波数成分を含むために、出力
信号の中心周波数から（ｆr・Ｋ／２n／４）離れるごと
にスプリアスが発生する。このスプリアスは２nをＫで
除算した商が整数となるときに大きく発生する。しか
し、本実施例の構成によれば、アキュムレータ３０６の
ビット数を出力周波数で許容される誤差に必要なビット
数よりも多くし、最下位ビットに常時１を加算すること
により分周比の変化の周期が極めて長くなる。中心周波
数に極めて近い周波数では基準信号の位相雑音にスプリ
アスが隠されるために見かけ上スプリアスが発生しな
い。また、中心周波数の誤差は周波数精度の許容範囲よ
りも小さいので問題ない。Generally, the frequency component of the change in the division ratio is VC
Appears as spurious in the O output signal. By connecting the accumulators in four stages, the frequency component of the change in the frequency division ratio can be increased and the low frequency component can be decreased. This can reduce spurious near the center frequency of the output signal. In such a configuration in which the accumulators are connected in four stages, the frequency component of the change of the variable frequency divider is ( fr
- to include a frequency component of K / 2 n / 4), from the center frequency of the output signal (f r · K / 2 n / 4) spurious is generated each time away. This spurious occurs greatly when the quotient of 2 n divided by K becomes an integer. However, according to the configuration of the present embodiment, the number of bits of the accumulator 306 is made larger than the number of bits required for the error allowed in the output frequency, and 1 is always added to the least significant bit to change the division ratio. The cycle becomes extremely long. At a frequency very close to the center frequency, spurious is hidden in the phase noise of the reference signal, so spurious does not appear. Further, there is no problem because the error of the center frequency is smaller than the allowable range of frequency accuracy.
【００２９】以上のように本実施例によれば、アキュム
レータを多段に接続し、１段目のアキュムレータのビッ
ト数を出力周波数で許容される周波数誤差に対応する分
解能を得るのに必要なビット数よりも多くし、１段目の
アキュムレータの最下位ビットに毎クロック１を加算す
ることにより、出力信号の中心周波数の近傍のスプリア
スを大幅に改善することができる。As described above, according to the present embodiment, the accumulators are connected in multiple stages, and the number of bits of the accumulator in the first stage is the number of bits required to obtain the resolution corresponding to the frequency error allowed in the output frequency. More than that, and by adding every clock 1 to the least significant bit of the accumulator in the first stage, the spurious near the center frequency of the output signal can be significantly improved.
【００３０】以下本発明の第３の実施例の周波数シンセ
サイザについて、図面を参照しながら説明する。A frequency synthesizer according to the third embodiment of the present invention will be described below with reference to the drawings.
【００３１】図５は本発明の第３の実施例における周波
数シンセサイザの構成図である。図５は基本的には図１
と同様なので同一箇所には同一の番号を付して説明を省
略する。図５の構成と図１の構成では分周比制御回路の
構成が異なる。図５において、１は電圧制御発振器、２
は可変分周器、３は位相比較器、４は低域通過フィル
タ、５０５は分周比制御回路である。FIG. 5 is a block diagram of a frequency synthesizer in the third embodiment of the present invention. FIG. 5 is basically FIG.
Since it is similar to the above, the same parts are denoted by the same reference numerals and the description thereof will be omitted. The configuration of the frequency division ratio control circuit is different between the configuration of FIG. 5 and the configuration of FIG. In FIG. 5, 1 is a voltage controlled oscillator, 2
Is a variable frequency divider, 3 is a phase comparator, 4 is a low-pass filter, and 505 is a frequency division ratio control circuit.
【００３２】分周比制御回路５０５はアキュムレータ５
０６、アキュムレータ５０７、アキュムレータ５０８、
アキュムレータ５０９、小数部計算回路１０、分周比加
算器１１、データ判定回路５１２から構成され、各回路
は可変分周器２の出力をクロックとして動作する。The division ratio control circuit 505 is the accumulator 5
06, accumulator 507, accumulator 508,
It is composed of an accumulator 509, a fractional part calculation circuit 10, a frequency division ratio adder 11, and a data determination circuit 512, and each circuit operates using the output of the variable frequency divider 2 as a clock.
【００３３】図６は分周比制御回路５０５の主要部の構
成を示す。外部より入力される小数部データはデータ判
定回路５１２を通ってアキュムレータ５０６に入力され
る。データ判定回路５１２は小数部データが０の場合は
判定値出力として０を出力し、小数部データが０以外の
場合は判定値出力を１とする。アキュムレータ５０６は
加算器６０１、レジスタ６０２からなる。アキュムレー
タ５０６はクロックに同期して入力値とレジスタ６０２
の出力値を加算器６０１で加算し、レジスタ６０２の値
を更新する。アキュムレータ５０７は加算器６０３、レ
ジスタ６０４からなる。アキュムレータ５０７は、クロ
ックに同期してアキュムレータ５０６の出力値とレジス
タ６０４の出力値に加えて最下位ビットにデータ判定回
路５１２の判定値出力を加算器６０３で加算し、レジス
タ６０４の値を更新する。アキュムレータ５０８及びア
キュムレータ５０９はアキュムレータ５０６と同様の構
成で動作する。各アキュムレータはそれぞれの最上位ビ
ットが同じ桁になるように順次接続され、アキュムレー
タ５０７のビット数が最も多い。各アキュムレータの中
の加算器はそれぞれ最上位ビットの桁上げ信号をキャリ
ー信号として出力し、キャリー信号は小数部計算回路１
０に入力する。各アキュムレータの中の各レジスタは小
数部データが新たに設定されるたびにデータが０に設定
される。FIG. 6 shows the configuration of the main part of the frequency division ratio control circuit 505. The fractional part data input from the outside is input to the accumulator 506 through the data determination circuit 512. The data determination circuit 512 outputs 0 as the determination value output when the fractional part data is 0, and sets the determination value output to 1 when the fractional part data is other than 0. The accumulator 506 includes an adder 601 and a register 602. Accumulator 506 synchronizes with the input value and register 602 in synchronization with the clock.
The output value of 1 is added by the adder 601 and the value of the register 602 is updated. The accumulator 507 includes an adder 603 and a register 604. The accumulator 507 adds the judgment value output of the data judgment circuit 512 to the least significant bit in addition to the output value of the accumulator 506 and the output value of the register 604 in synchronization with the clock, and updates the value of the register 604. . The accumulator 508 and the accumulator 509 operate in the same configuration as the accumulator 506. The accumulators are sequentially connected such that the most significant bits have the same digit, and the accumulator 507 has the largest number of bits. The adder in each accumulator outputs the carry signal of the most significant bit as a carry signal, and the carry signal is a fractional part calculation circuit 1
Enter 0. The data in each register in each accumulator is set to 0 each time the fractional part data is newly set.
【００３４】小数部計算回路１０は各アキュムレータか
ら生じたキャリー信号に対し、クロックに同期して以下
のように動作する。アキュムレータ５０６からキャリー
信号が入力すると、３クロック後に＋１を発生する。ア
キュムレータ５０７からキャリー信号が入力すると、２
クロック後に＋１、３クロック後に−１、を順に発生す
る。アキュムレータ５０８からキャリー信号が入力する
と、１クロック後に＋１、２クロック後に−２、３クロ
ック後に＋１、を順に発生する。アキュムレータ５０９
からキャリー信号が入力すると、０クロック後に＋１、
１クロック後に−３、２クロック後に＋３、３クロック
後に−１、を順に発生する。このように、各クロックに
おいて、各アキュムレータから生じるキャリー信号によ
って発生した値の合計を小数部計算回路１０は出力す
る。分周比加算器１１は、小数部計算回路１０の出力と
外部より設定された整数部データの値を加算し、その結
果が分周比制御回路５０５の出力となり、可変分周器２
の分周比を設定する。これにより、分周比の変化をほぼ
毎クロック発生させ、分周比の変化の周波数成分を高く
し、低い周波数成分を低くする。The fractional part calculation circuit 10 operates as follows in synchronization with the clock for the carry signal generated from each accumulator. When the carry signal is input from the accumulator 506, +1 is generated after 3 clocks. When a carry signal is input from the accumulator 507, 2
+1 is generated after the clock and -1 is generated after the 3rd clock. When the carry signal is input from the accumulator 508, 1 clock later, +1, 2 clocks later, -2, 3 clocks later, +1 are sequentially generated. Accumulator 509
When the carry signal is input from
One clock later, −3, two clocks later, +3, and three clocks later, −1 are sequentially generated. In this way, the fractional part calculation circuit 10 outputs the sum of the values generated by the carry signal generated from each accumulator at each clock. The frequency division ratio adder 11 adds the output of the fractional part calculation circuit 10 and the value of the integer part data set from the outside, and the result becomes the output of the frequency division ratio control circuit 505, and the variable frequency divider 2
Set the division ratio of. As a result, the change in the frequency division ratio is generated almost every clock, the frequency component of the change in the frequency division ratio is increased, and the low frequency component is decreased.
【００３５】アキュムレータ５０７、アキュムレータ５
０８、アキュムレータ５０９から発生したキャリー信号
によっておこる分周比の変化はそれぞれ時間平均が０に
なるので平均の分周比には影響せず、アキュムレータ５
０６から発生するキャリーのみが平均の分周比に寄与す
る。ここで、整数部データをＭ、小数部データをＫ、ア
キュムレータ５０６のビット数をｎビットとすると、ア
キュムレータ５０６は２nクロックの間にＫ回キャリー
を発生し、Ｋ回分周比を（Ｍ＋１）にするので、平均の
分周比は（Ｍ＋Ｋ／２n）となる。基準信号周波数をｆr
とすると、出力周波数は（ｆr・（Ｍ＋Ｋ／２n））とな
る。Accumulator 507, accumulator 5
08, the change in the frequency division ratio caused by the carry signal generated from the accumulator 509 does not affect the average frequency division ratio because the time average becomes 0 respectively.
Only the carry generated from 06 contributes to the average division ratio. Here, if the integer part data is M, the decimal part data is K, and the number of bits of the accumulator 506 is n bits, the accumulator 506 generates K times of carry during 2 n clocks, and the K times division ratio is (M + 1). Therefore, the average frequency division ratio is (M + K / 2 n ). The reference signal frequency is f r
Then, the output frequency is ( fr. (M + K / 2n )).
【００３６】一般に、分周比の変化の周波数成分はＶＣ
Ｏの出力信号にスプリアスとなって現れる。本実施例で
は、アキュムレータを４段接続することにより分周比の
変化の周波数成分を大きくし、低い周波数成分を小さく
する。これにより、出力信号の中心周波数近くのスプリ
アスを低くしている。また通常、アキュムレータを４段
接続した構成では、可変分周器の変化の周波数成分は
（ｆr・Ｋ／２n／４）という周波数成分を含むために、
出力信号の中心周波数から（ｆr・Ｋ／２n／４）離れる
ごとにスプリアスが発生する。このスプリアスは２n を
Ｋで除算した商が整数となるときに大きく発生する。し
かし、本実施例の構成によれば、アキュムレータ５０７
の最下位ビットに１を加算することにより周期的な変化
を乱しているため、（ｆr・Ｋ／２n／４）の周波数成分
が発生せず、出力信号の中心周波数から（ｆr・Ｋ／２n
／４）離れた周波数にスプリアスが発生しない。このと
き、１を加算するのが最もビット数の多いアキュムレー
タの最下位ビットであるため、低い周波数成分の低減効
果を損なうことがない。また、小数部データが０の場合
はデータ判定回路５１２の判定出力が０となり、すべて
のレジスタの値が０に保たれる。そのため、各アキュム
レータの動作による雑音がなくなり、分周比の変化によ
る雑音もなくなり、より低雑音の出力信号を得ることが
できる。Generally, the frequency component of the change in the division ratio is VC
Appears as spurious in the O output signal. In this embodiment, the frequency components of the change in the frequency division ratio are increased and the low frequency components are decreased by connecting the accumulators in four stages. This reduces spurious near the center frequency of the output signal. In addition, in the configuration in which the accumulators are connected in four stages, the frequency component of the change of the variable frequency divider normally includes the frequency component of ( fr · K / 2n / 4).
Spurious is generated each time away from the center frequency of the output signal (f r · K / 2 n / 4). This spurious occurs greatly when the quotient of 2 n divided by K becomes an integer. However, according to the configuration of this embodiment, the accumulator 507
Since the periodical change is disturbed by adding 1 to the least significant bit of, the frequency component of ( fr · K / 2n / 4) does not occur, and the center frequency of the output signal becomes ( fr・ K / 2 n
/ 4) Spurious does not occur at distant frequencies. At this time, since 1 is added to the least significant bit of the accumulator having the largest number of bits, the effect of reducing low frequency components is not impaired. When the fractional part data is 0, the determination output of the data determination circuit 512 is 0, and the values of all the registers are kept at 0. Therefore, the noise due to the operation of each accumulator is eliminated, the noise due to the change of the frequency division ratio is eliminated, and an output signal with lower noise can be obtained.
【００３７】以上のように本実施例によれば、アキュム
レータを多段に接続し、最もビット数の多いアキュムレ
ータの最下位ビットに毎クロック１を加算することによ
り、出力信号の中心周波数の近傍のスプリアスを大幅に
改善することができる。さらに、小数部データが０の場
合はさらに低雑音の出力信号を得ることができる。As described above, according to the present embodiment, the accumulators are connected in multiple stages, and the clock 1 is added to the least significant bit of the accumulator having the largest number of bits, so that the spurious near the center frequency of the output signal is increased. Can be greatly improved. Furthermore, when the fractional part data is 0, an output signal with even lower noise can be obtained.
【００３８】なお、第１の実施例において、アキュムレ
ータ７のビット数が最も多いとしたが、アキュムレータ
８またはアキュレータ９のビット数が最も多い、あるい
はすべて同じビット数としてもかまわない。また、アキ
ュムレータ８またはアキュムレータ９の最下位ビットに
１を加える構成としてもかまわない。Although the accumulator 7 has the largest number of bits in the first embodiment, the accumulator 8 or the accumulator 9 may have the largest number of bits, or all of them may have the same number of bits. Moreover, the configuration may be such that 1 is added to the least significant bit of the accumulator 8 or the accumulator 9.
【００３９】また、第２の実施例において、アキュムレ
ータ３０６の最下位ビットに１を加算する構成のかわり
に、アキュムレータ３０６では１を加えずに最下位ビッ
トに１を加えた小数部データを入力してもよい。In addition, in the second embodiment, instead of adding 1 to the least significant bit of the accumulator 306, the accumulator 306 inputs the fractional part data in which 1 is added to the least significant bit without adding 1. May be.
【００４０】また、第３の実施例において、アキュムレ
ータ５０７のビット数が最も多いとしたが、アキュムレ
ータ５０８またはアキュレータ５０９のビット数が最も
多い、あるいはすべて同じビット数としてもかまわな
い。また、アキュムレータ５０８またはアキュムレータ
５０９の最下位ビットにデータ判定回路１を加える構成
としてもかまわない。Although the accumulator 507 has the largest number of bits in the third embodiment, the accumulator 508 or the accumulator 509 may have the largest number of bits, or all of them may have the same number of bits. Further, the data determination circuit 1 may be added to the least significant bit of the accumulator 508 or the accumulator 509.
【００４１】[0041]
【発明の効果】以上述べたところから明らかなように、
本発明は、複数のアキュムレータを多段に接続して分周
比をほぼ毎クロック変化させ、複数のアキュムレータの
少なくとも一つにクロックごとに最下位ビットに１を加
算する構成とすることにより、出力信号の中心周波数の
近傍に発生するスプリアスを大きく低減することができ
る。As is apparent from the above description,
According to the present invention, a plurality of accumulators are connected in multiple stages to change the dividing ratio almost every clock, and at least one of the plurality of accumulators is configured to add 1 to the least significant bit for each clock. It is possible to greatly reduce the spurious generated near the center frequency of.
【図１】本発明の第１の実施例における周波数シンセサ
イザの構成図である。FIG. 1 is a configuration diagram of a frequency synthesizer according to a first embodiment of the present invention.
【図２】第１の実施例の周波数シンセサイザのアキュム
レータ部の構成図である。FIG. 2 is a configuration diagram of an accumulator unit of the frequency synthesizer of the first embodiment.
【図３】本発明の第２の実施例における周波数シンセサ
イザの構成図である。FIG. 3 is a configuration diagram of a frequency synthesizer according to a second embodiment of the present invention.
【図４】第２の実施例の周波数シンセサイザのアキュム
レータ部の構成図である。FIG. 4 is a configuration diagram of an accumulator unit of the frequency synthesizer of the second embodiment.
【図５】本発明の第３の実施例における周波数シンセサ
イザの構成図である。FIG. 5 is a configuration diagram of a frequency synthesizer according to a third embodiment of the present invention.
【図６】第３の実施例の周波数シンセサイザのアキュム
レータ部の構成図である。FIG. 6 is a configuration diagram of an accumulator unit of the frequency synthesizer of the third embodiment.
【図７】従来の周波数シンセサイザの構成図である。FIG. 7 is a block diagram of a conventional frequency synthesizer.
【図８】従来の周波数シンセサイザのアキュムレータ部
の構成図である。FIG. 8 is a configuration diagram of an accumulator unit of a conventional frequency synthesizer.
１ 電圧制御発振器 ２ 可変分周器 ３ 位相比較器 ４ 低域通過フィルタ ５ 分周比制御回路 ６ アキュムレータ ７ アキュムレータ ８ アキュムレータ ９ アキュムレータ １０ 小数部計算回路 １１ 分周比加算器 ２０１ 加算器 ２０２ レジスタ ２０３ 加算器 ２０４ レジスタ ３０５ 分周比制御回路 ３０６ アキュムレータ ３０７ アキュムレータ ３０８ アキュムレータ ３０９ アキュムレータ ４０１ 加算器 ４０２ レジスタ ４０３ 加算器 ４０４ レジスタ ５０５ 分周比制御回路 ５０６ アキュムレータ ５０７ アキュムレータ ５０８ アキュムレータ ５０９ アキュムレータ ５１２ データ判定回路 ６０１ 加算器 ６０２ レジスタ ６０３ 加算器 ６０４ レジスタ 1 voltage controlled oscillator 2 variable frequency divider 3 phase comparator 4 low pass filter 5 frequency division ratio control circuit 6 accumulator 7 accumulator 8 accumulator 9 accumulator 10 fractional part calculation circuit 11 frequency division ratio adder 201 adder 202 register 203 addition Unit 204 Register 305 Dividing ratio control circuit 306 Accumulator 307 Accumulator 308 Accumulator 309 Accumulator 401 Adder 402 register 403 Adder 404 register 505 Dividing ratio control circuit 506 Accumulator 507 Accumulator 508 Accumulator 609 Accumulator 60 1 512 Data judgment circuit 603 adder 604 register
Claims (5)
器と可変分周器と位相比較器と低域通過フィルタと前記
可変分周器の分周比を制御する分周比制御回路とを備
え、 前記位相比較器は前記可変分周器の出力信号と基準信号
の位相差を検出し、前記位相比較器の出力信号は前記低
域通過フィルタによって平均化されて前記電圧制御発振
器の出力信号周波数を制御し、 前記分周比制御回路は、複数のアキュムレータと、前記
アキュムレータから発生するキャリー信号を入力とする
小数部計算回路と、分周比加算器とを有し、 前記分周比制御回路は、前記可変分周器の出力をクロッ
クとして動作し、 前記複数のアキュムレータは、それぞれ加算器とレジス
タで構成され、 前記レジスタは、クロックに同期して動作し、ｉ段目の
レジスタの出力はｉ段目の加算器に接続するとともに
（ｉ＋１）段目のアキュムレータに接続し、前記ｉ段目
の加算器は（ｉ−１）段目の出力と前記ｉ段目のレジス
タの出力を加算した値を前記ｉ段目のレジスタに入力
し、１段目の加算器のみ外部より設定される小数部デー
タと１段目のレジスタの出力を加算して前記１段目のレ
ジスタに出力し、 前記加算器はそれぞれの最上位ビットの桁上げ信号をキ
ャリー信号として出力し、 前記複数のアキュムレータはそれぞれの最上位ビットが
同じ桁となるように接続し、 前記複数のアキュムレータの少なくとも一つはクロック
ごとに常に最下位ビットに１を加算する回路を備え、 前記小数部計算回路は、前記複数のアキュムレータのｉ
段目から生じたキャリー信号を（ｉ−１）段目のアキュ
ムレータから生じたキャリー信号よりも１クロック少な
く遅延させ、（１−ｘ）(i-1)の展開式の各項をｘのべ
き乗数の小さい順に並べたときの係数値をクロックごと
に順に求め、各クロックにおいて各段で生じる値の和を
出力し、 前記複数のアキュムレータに含まれるすべてのレジスタ
のデータは小数部データを新たに設定するたびに０に設
定され、 前記分周比加算器は、前記小数部計算回路の出力と整数
部データを加算して前記可変分周器の分周比を設定し、 前記電圧制御発振器の出力信号周波数は、前記可変分周
器の分周比の平均値と基準信号周波数の積に等しいこと
を特徴とする周波数シンセサイザ。1. A voltage-controlled oscillator forming a phase-locked loop, a variable frequency divider, a phase comparator, a low-pass filter, and a frequency division ratio control circuit for controlling the frequency division ratio of the variable frequency divider. The phase comparator detects the phase difference between the output signal of the variable frequency divider and the reference signal, and the output signal of the phase comparator is averaged by the low pass filter to obtain the output signal frequency of the voltage controlled oscillator. The frequency division ratio control circuit includes a plurality of accumulators, a fractional part calculation circuit that receives a carry signal generated from the accumulator, and a frequency division ratio adder, and the frequency division ratio control circuit is , The output of the variable frequency divider is used as a clock, the plurality of accumulators are respectively configured by an adder and a register, the register operates in synchronization with the clock, and the output of the i-th stage register It is connected to the i-th stage adder and is also connected to the (i + 1) th stage accumulator, and the i-th stage adder adds the output of the (i-1) th stage and the output of the i-th stage register. A value is input to the i-th stage register, the fractional part data set only from the outside of the first-stage adder and the output of the first-stage register are added, and the result is output to the first-stage register. The adder outputs a carry signal of each most significant bit as a carry signal, the plurality of accumulators are connected so that each most significant bit has the same digit, and at least one of the plurality of accumulators is provided for each clock. Is always provided with a circuit for adding 1 to the least significant bit, and the fractional part calculation circuit is configured such that i of the plurality of accumulators is i.
The carry signal generated from the stage i is delayed by one clock less than the carry signal generated from the accumulator in the stage (i-1) , and each term of the expansion formula of (1-x) (i-1) is raised to the power of x. The coefficient values when arranged in ascending order of the number are sequentially obtained for each clock, and the sum of the values generated at each stage at each clock is output.The data of all the registers included in the plurality of accumulators has a new decimal part data. The frequency division ratio adder sets the frequency division ratio of the variable frequency divider by adding the output of the fractional part calculation circuit and the integer part data to each other. The frequency synthesizer, wherein the output signal frequency is equal to the product of the average value of the frequency division ratio of the variable frequency divider and the reference signal frequency.
もビット数の多いアキュムレータの最下位ビットにクロ
ックごとに１を加算することを特徴とする請求項１記載
の周波数シンセサイザ。2. The frequency synthesizer according to claim 1, wherein 1 is added for each clock to the least significant bit of the accumulator having the largest number of bits in the second and subsequent stages of the plurality of accumulators.
出力周波数精度を満足するのに必要なビット数よりも多
く、かつ、前記１段目のアキュムレータは複数のアキュ
ムレータのなかで一番ビット数が多く、外部から入力さ
れる小数部データに関わらずクロックごとに前記１段目
のアキュムレータの最下位ビットに１を加算する回路を
備えることを特徴とする請求項１記載の周波数シンセサ
イザ。3. The number of bits of the accumulator in the first stage is
The number of bits is larger than the number of bits required to satisfy the output frequency accuracy, and the accumulator in the first stage has the largest number of bits among a plurality of accumulators, regardless of the fractional data input from the outside. 2. The frequency synthesizer according to claim 1, further comprising a circuit for adding 1 to the least significant bit of the accumulator in the first stage for each.
出力周波数精度を満足するのに必要なビット数よりも多
く、かつ、前記１段目のアキュムレータは複数のアキュ
ムレータのなかで一番ビット数が多く、外部より入力す
る小数部データの最下位ビットを常に１とすることによ
りクロックごとに前記１段目のアキュムレータの最下位
ビットに１を加算することを特徴とする請求項１記載の
周波数シンセサイザ。4. The number of bits of the first stage accumulator is
The number of bits is larger than the number of bits required to satisfy the output frequency accuracy, and the accumulator in the first stage has the largest number of bits among a plurality of accumulators. 2. The frequency synthesizer according to claim 1, wherein 1 is always added to the least significant bit of the accumulator in the first stage by setting it to 1.
も一つのアキュムレータの最下位ビットに１を加算し、
小数部データが０の場合は前記アキュムレータの最下位
ビットに１を加算しないことを特徴とする請求項１記載
の周波数シンセサイザ。5. When the fractional part data is other than 0, 1 is added to the least significant bit of at least one accumulator,
2. The frequency synthesizer according to claim 1, wherein when the fractional part data is 0, 1 is not added to the least significant bit of the accumulator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13343394A JP3218149B2 (en) | 1994-06-15 | 1994-06-15 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13343394A JP3218149B2 (en) | 1994-06-15 | 1994-06-15 | Frequency synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088741A true JPH088741A (en) | 1996-01-12 |
| JP3218149B2 JP3218149B2 (en) | 2001-10-15 |
Family
ID=15104666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13343394A Expired - Fee Related JP3218149B2 (en) | 1994-06-15 | 1994-06-15 | Frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218149B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1148648A1 (en) * | 2000-04-17 | 2001-10-24 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer |
| US6342819B1 (en) | 1999-10-28 | 2002-01-29 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer device and mobile radio device using the same |
| US6847243B2 (en) | 2000-07-21 | 2005-01-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| JP2010251869A (en) * | 2009-04-10 | 2010-11-04 | Fujitsu Ltd | Semiconductor device |
| JP2011080910A (en) * | 2009-10-08 | 2011-04-21 | Seiko Epson Corp | Signal generation circuit, frequency measurement device including the signal generation circuit, and signal generation method |
-
1994
- 1994-06-15 JP JP13343394A patent/JP3218149B2/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342819B1 (en) | 1999-10-28 | 2002-01-29 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer device and mobile radio device using the same |
| EP1148648A1 (en) * | 2000-04-17 | 2001-10-24 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer |
| US6728526B2 (en) | 2000-04-17 | 2004-04-27 | Matsushita Electric Industrial Co., Ltd. | Fractional-N frequency synthesizer with multiple clocks having different timings |
| US6847243B2 (en) | 2000-07-21 | 2005-01-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| US6900680B2 (en) | 2000-07-21 | 2005-05-31 | Nec Electronics Corporation | Clock controlling method and circuit |
| US6965259B2 (en) | 2000-07-21 | 2005-11-15 | Nec Electronics Corporation | Clock controlling method and circuit |
| US7034592B2 (en) | 2000-07-21 | 2006-04-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| JP2010251869A (en) * | 2009-04-10 | 2010-11-04 | Fujitsu Ltd | Semiconductor device |
| JP2011080910A (en) * | 2009-10-08 | 2011-04-21 | Seiko Epson Corp | Signal generation circuit, frequency measurement device including the signal generation circuit, and signal generation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3218149B2 (en) | 2001-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0727877B1 (en) | Fast frequency switching synthesizer | |
| US6570454B2 (en) | Multiple input phase lock loop with hitless reference switching | |
| EP0641082B1 (en) | PLL frequency synthesizer and PLL frequency synthesizing method capable of obtaining high-speed lock-up and highly-reliable oscillation | |
| US7567099B2 (en) | Filterless digital frequency locked loop | |
| US6728526B2 (en) | Fractional-N frequency synthesizer with multiple clocks having different timings | |
| US20060206551A1 (en) | Frequency converter and methods of use thereof | |
| KR100251263B1 (en) | Frequency multiplier | |
| US5351014A (en) | Voltage control oscillator which suppresses phase noise caused by internal noise of the oscillator | |
| US8125253B2 (en) | System and method for dynamically switching between low and high frequency reference clock to PLL and minimizing PLL output frequency changes | |
| KR19990045686A (en) | Phase locked loop circuit | |
| JP3679503B2 (en) | Frequency synthesizer | |
| US6130561A (en) | Method and apparatus for performing fractional division charge compensation in a frequency synthesizer | |
| US5420543A (en) | Method and apparatus for determining a constant gain of a variable oscillator | |
| JP3218149B2 (en) | Frequency synthesizer | |
| JPH1032489A (en) | Digital delay controlled clock generator and delay locked loop using the clock generator | |
| JP3361687B2 (en) | Decimal point frequency synthesizer | |
| JP2004080404A (en) | Semiconductor device | |
| JPS58168333A (en) | Phase comparing system of phase locking loop circuit | |
| JPH0528830Y2 (en) | ||
| JP3144497B2 (en) | Frequency synthesizer | |
| CN117997336A (en) | Phase-locked loop and signal delay processing method | |
| JP2001136064A (en) | Frequency signal generator | |
| JPH05268080A (en) | Pll synthesizer circuit | |
| JPH04207632A (en) | Frequency synthesizer | |
| JPH0669790A (en) | Phase synchronizing oscillator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070803 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080803 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080803 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |