JP3361687B2 - Decimal point frequency synthesizer - Google Patents
Decimal point frequency synthesizerInfo
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- JP3361687B2 JP3361687B2 JP07716796A JP7716796A JP3361687B2 JP 3361687 B2 JP3361687 B2 JP 3361687B2 JP 07716796 A JP07716796 A JP 07716796A JP 7716796 A JP7716796 A JP 7716796A JP 3361687 B2 JP3361687 B2 JP 3361687B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【0001】[0001]
【発明の属する技術分野】この発明は、小数点分周式周
波数シンセサイザに関し、特にフェイズロックループ
(PLL)を用いた小数点分周式周波数シンセサイザに
おける位相誤差補償に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decimal point frequency dividing type frequency synthesizer, and more particularly to phase error compensation in a decimal point frequency dividing type frequency synthesizer using a phase lock loop (PLL).
【0002】[0002]
【従来の技術】図12は従来の小数点分周式周波数シン
セサイザを示している。この小数点分周式周波数シンセ
サイザは、PLLを用いた小数点分周式周波数シンセサ
イザであり、基準周波数信号と帰還周波数信号との位相
差を検出する位相比較器(PC)1と、ローパスフィル
タ(LPF)2と、入力電圧に応じて発振周波数を変化
する電圧制御発振器(VCO)3と、電圧制御発振器3
が出力する出力信号を分周して帰還周波数信号を発生す
る可変分周器4と、可変分周器4による分周数を制御す
る分周数切換回路5とを有している。2. Description of the Related Art FIG. 12 shows a conventional decimal point frequency dividing type frequency synthesizer. The decimal point frequency dividing type frequency synthesizer is a decimal point frequency dividing type frequency synthesizer, and includes a phase comparator (PC) 1 for detecting a phase difference between a reference frequency signal and a feedback frequency signal, and a low pass filter (LPF). 2, a voltage controlled oscillator (VCO) 3 that changes the oscillation frequency according to the input voltage, and a voltage controlled oscillator 3
It has a variable frequency divider 4 for frequency-dividing the output signal outputted by the variable frequency divider 4 to generate a feedback frequency signal, and a frequency division number switching circuit 5 for controlling the frequency division number by the variable frequency divider 4.
【0003】この小数点分周式周波数シンセサイザで
は、位相比較器1によって帰還周波数信号と基準周波数
信号との位相差を検出し、この位相差に応じた信号をロ
ーパスフィルタ2を通して電圧制御発振器3に入力し、
電圧制御発振器3がその入力信号に応じた周波数で発振
する。そして電圧制御発振器3で発振した信号(出力信
号)を可変分周器4で分周し、これを帰還周波数信号と
して位相比較器1に帰することにより、出力周波数を安
定化している。このとき、分周数の設定を分周数切換回
路5で時間軸上に可変することにより、見かけ上、分周
数を小数点以下にまで広げている。In this decimal point frequency dividing type frequency synthesizer, a phase comparator 1 detects a phase difference between a feedback frequency signal and a reference frequency signal, and a signal corresponding to this phase difference is input to a voltage controlled oscillator 3 through a low pass filter 2. Then
The voltage controlled oscillator 3 oscillates at a frequency according to the input signal. The signal oscillated by the voltage controlled oscillator 3 (output signal) is frequency-divided by the variable frequency divider 4 and returned to the phase comparator 1 as a feedback frequency signal to stabilize the output frequency. At this time, the setting of the frequency division number is varied on the time axis by the frequency division number switching circuit 5, so that the frequency division number is apparently expanded to the decimal point.
【0004】ここで、分周数切換回路5による整数部の
分周数をN、小数点以下部の分周数をn、基準周波数を
FR、電圧制御発振器3の出力周波数をFO、帰還周波
数をFVとする。Here, the frequency division number of the frequency division switching circuit 5 is N, the frequency division number after the decimal point is n, the reference frequency is FR, the output frequency of the voltage controlled oscillator 3 is FO, and the feedback frequency is FV.
【0005】基準周波数FRと帰還周波数FVとの差が
ゼロになってループが完全にロックすると、出力周波数
FOは下式により表される。When the difference between the reference frequency FR and the feedback frequency FV becomes zero and the loop is completely locked, the output frequency FO is expressed by the following equation.
【0006】FO=(N+n)・FR
この場合、小数点以下の分周数nは、分子m、分母Mが
それぞれ整数の分数で表現することができる。FO = (N + n) FR In this case, the frequency division number n below the decimal point can be expressed by the fractions in which the numerator m and the denominator M are integers.
【0007】n=m/M
但し、m、Mは共に整数
分母Mを固定し、小数点以下の設定を分子mで行う場
合、周波数分解能は、(1/M)・FRとなり、出力周
波数FOは、(1/M)・FRの周波数ステップで変化
させることができる。N = m / M However, when the integer denominator M of both m and M is fixed and the setting after the decimal point is made by the numerator m, the frequency resolution is (1 / M) · FR and the output frequency FO is , (1 / M) · FR frequency steps.
【0008】[0008]
【発明が解決しようとする課題】従来の小数点分周式周
波数シンセサイザは、上述のように構成され、見かけ
上、周波数を小数点以下で分周しているため、帰還周波
数信号の波形に位相誤差が生じている。The conventional decimal point frequency dividing type frequency synthesizer is configured as described above and apparently divides the frequency below the decimal point, so that there is no phase error in the waveform of the feedback frequency signal. Has occurred.
【0009】図13は、m/M=1/4で、N(整数)
+1/4分周を行う場合の基準周波数信号(FR)と帰
還周波数信号(FV)の波形を示している。In FIG. 13, m / M = 1/4 and N (integer)
The waveforms of the reference frequency signal (FR) and the feedback frequency signal (FV) when performing +1/4 frequency division are shown.
【0010】分周数切換回路5では、N+1/4分周を
実現するために、分周数を4周期1組として、N,N,
N,N+1と変化している。このため帰還周波数信号
(FV)の1〜3周期において、基準周波数信号(F
R)に対して位相誤差e、2e、3eが生じる。In the frequency division number switching circuit 5, in order to realize N + 1/4 frequency division, the frequency division number is set as one set of 4 cycles, and N, N,
It has changed to N, N + 1. Therefore, in the first to third cycles of the feedback frequency signal (FV), the reference frequency signal (F
R) causes phase errors e, 2e, and 3e.
【0011】このことは、後段の電圧制御発振器3にス
プリアスを発生させる要因になるから、周波数合成の精
度維持のために、フィルタなどを用いて半導体集積回路
の外部で、スプリアスを抑制する必要を生じる。これは
電子機器の小型化を阻害することになる。This causes spurious in the voltage controlled oscillator 3 in the subsequent stage. Therefore, in order to maintain the accuracy of frequency synthesis, it is necessary to suppress spurious outside the semiconductor integrated circuit by using a filter or the like. Occurs. This hinders the miniaturization of electronic devices.
【0012】この発明は、上述の如き問題点に着目して
なされたものであり、外部フィルタなどを必要とするこ
となく半導体集積回路内で電圧制御発振器のスプリアス
の発生を抑制し、位相誤差がない所要の周波数合成精度
を維持して小型化できる小数点分周式周波数シンセサイ
ザを得ることを目的としている。The present invention has been made by paying attention to the above-mentioned problems, and suppresses the spurious generation of the voltage controlled oscillator in the semiconductor integrated circuit without the need for an external filter or the like, and the phase error is suppressed. It is an object of the present invention to obtain a decimal point frequency dividing type frequency synthesizer that can be downsized while maintaining the required frequency synthesis accuracy.
【0013】[0013]
【課題を解決するための手段】上記の目的を達成するた
め、この発明による小数点分周式周波数シンセサイザ
は、電圧制御発振器の出力信号の周波数の分周数を規則
的に整数部N(但し、Nは整数)またはN+1に切換え
ることにより、整数部Nに小数点以下部n=m/M(但
し、m,Mは共に整数、1/M:分解能、m:小数点以
下の設定)を加えた値を分周数として前記電圧制御発振
器の出力信号を分周した周波数の帰還周波数信号を可変
分周器によって生成し、この帰還周波数信号と基準周波
数信号との位相差を位相比較器により検出し、この位相
差に応じて電圧制御発振器の出力信号の周波数を制御
し、基準周波数と帰還周波数との差がゼロになることに
よりループがロックするフェイズロックループを用いた
小数点分周式周波数シンセサイザにおいて、前記電圧制
御発振器の出力信号を入力し、この出力信号を前記可変
分周器による小数点以下部の分解能1/Mにより決まる
逓倍数Mで逓倍した逓倍信号を発生する逓倍回路と、前
記逓倍信号をクロック信号として入力し、前記可変分周
器の出力信号を前記逓倍信号の一周期幅ずつ遅延させる
シフトレジスタと、前記シフトレジスタの所定ビットの
出力信号を前記小数点以下部の分解能1/Mに応じた個
数Mをもって巡回式にカウントするカウンタと、前記カ
ウンタのカウント数に応じて前記シフトレジスタの出力
信号のビットを選択し、この選択されたビットのシフト
レジスタ出力信号を帰還周波数信号として前記位相比較
器に与える信号セレクタとを有し、小数点分周により発
生する位相誤差を補償した帰還周波数信号と前記基準周
波数信号との位相差がゼロになることによってループが
ロックすることを特徴とする。To achieve the above object, a decimal point frequency dividing type frequency synthesizer according to the present invention regulates the frequency dividing number of an output signal of a voltage controlled oscillator.
The integer part N (where N is an integer) or N + 1
As a result, the decimal part n = m / M (where
However, m and M are both integers, 1 / M: resolution, m: after the decimal point.
Voltage-controlled oscillation with the value obtained by adding
A feedback frequency signal of the frequency obtained by dividing the output signal of the frequency divider is generated by the variable frequency divider, the phase difference between this feedback frequency signal and the reference frequency signal is detected by the phase comparator, and voltage control is performed according to this phase difference. The frequency of the output signal of the oscillator is controlled, and the output signal of the voltage-controlled oscillator is changed in the decimal frequency divider type frequency synthesizer using a phase-locked loop that locks the loop when the difference between the reference frequency and the feedback frequency becomes zero. A multiplying circuit for inputting this output signal and generating a multiplied signal by multiplying the output signal by a multiplication number M determined by the resolution 1 / M of the part after the decimal point by the variable frequency divider, and inputting the multiplied signal as a clock signal, the variable signal A shift register for delaying the output signal of the frequency divider by one cycle width of the multiplied signal, and an output signal of a predetermined bit of the shift register for the decimal number A counter for counting the following section resolution 1 / M cyclically with a number M in accordance with, select the bit of the output signal of the shift register in accordance with the count number of the counter, shift register output of the selected bit A feedback frequency signal that compensates for a phase error generated by the decimal point division and the reference frequency.
Is therefore the loop to the phase difference between the wave number signal is zero
Characterized by locking .
【0014】この小数点分周式周波数シンセサイザで
は、逓倍回路が電圧制御発振器の出力信号を可変分周器
による小数点以下部の分解能により決まる逓倍数で逓倍
した逓倍信号を発生し、シフトレジスタが逓倍信号をク
ロック信号として入力することで可変分周器の出力信号
を逓倍信号の一周期幅ずつ遅延させ、カウンタのカウン
ト数に応じて信号セレクタがシフトレジスタの出力信号
のビットを選択し、この選択されたビットのシフトレジ
スタ出力信号を帰還周波数信号として位相比較器に与え
る。これにより小数点分周により発生する位相誤差を含
まない帰還周波数信号が位相比較器に与えられることに
なり、電圧制御発振器のスプリアスの発生が抑制され
る。In this decimal point frequency dividing type frequency synthesizer, the frequency multiplication circuit generates a frequency multiplication signal by multiplying the output signal of the voltage controlled oscillator by a frequency multiplication factor determined by the resolution of the part after the decimal point by the variable frequency divider, and the shift register outputs the frequency multiplication signal. Is input as the clock signal, the output signal of the variable frequency divider is delayed by one cycle width of the multiplication signal, the signal selector selects the bit of the output signal of the shift register according to the count number of the counter, and this is selected. The shift register output signal of the selected bit is applied to the phase comparator as a feedback frequency signal. As a result, the feedback frequency signal which does not include the phase error generated by the decimal point division is given to the phase comparator, and the generation of spurious of the voltage controlled oscillator is suppressed.
【0015】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
電圧制御発振器を前記可変分周器による小数点以下部の
分解能1/Mにより決まる倍数Mで発振させ、これをプ
リスケーラによって前記倍数の逆数をなす分周数1/M
で分周した出力信号を前記可変分周器に与え、前記電圧
制御発振器の出力信号をクロック信号として入力し、前
記可変分周器の出力信号を前記電圧制御発振器の出力信
号の一周期幅ずつ遅延させるシフトレジスタと、前記シ
フトレジスタの所定ビットの出力信号を前記小数点以下
部の分解能1/Mに応じた個数Mをもって巡回式にカウ
ントするカウンタと、前記カウンタのカウント数に応じ
て前記シフトレジスタの出力信号のビットを選択し、こ
の選択されたビットのシフトレジスタ出力信号を帰還周
波数信号として前記位相比較器に与える信号セレクタと
を有し、小数点分周により発生する位相誤差を補償した
帰還周波数信号と前記基準周波数信号との位相差がゼロ
になることによってループがロックすることを特徴とす
る。A frequency divider for dividing a decimal point according to the present invention divides the frequency of an output signal of a voltage controlled oscillator.
The number is a regular integer part N (where N is an integer) or N + 1
By switching to, the decimal part n = m in the integer part N
/ M (however, m and M are both integers, 1 / M: resolution, m:
The value obtained by adding (decimal point setting)
A feedback frequency signal of a frequency obtained by dividing the output signal of the controlled oscillator is generated by the variable frequency divider, and the phase difference between the feedback frequency signal and the reference frequency signal is detected by the phase comparator,
The frequency of the output signal of the voltage controlled oscillator is controlled according to this phase difference, and in the decimal frequency divider type frequency synthesizer using a phase-locked loop that locks the loop by the difference between the reference frequency and the feedback frequency becoming zero, The voltage controlled oscillator is oscillated at a multiple M determined by the resolution 1 / M of the fractional part by the variable frequency divider, and this is divided by a prescaler by a frequency division number 1 / M that is the reciprocal of the multiple.
The output signal of the voltage controlled oscillator is input as a clock signal, and the output signal of the variable frequency divider is output by one cycle width of the output signal of the voltage controlled oscillator. A shift register for delaying, a counter for cyclically counting an output signal of a predetermined bit of the shift register with a number M according to the resolution 1 / M of the decimal place, and the shift register according to the count number of the counter And a signal selector for selecting the bit of the output signal of (1) and giving the shift register output signal of the selected bit as a feedback frequency signal to the phase comparator, and compensating for the phase error generated by the decimal point division. Zero phase difference between the signal and the reference frequency signal
It is characterized in that the loop is locked by becoming .
【0016】この小数点分周式周波数シンセサイザで
は、電圧制御発振器が可変分周器による小数点以下部の
分解能により決まる倍数で発振して上述の逓倍信号と等
価の周波数信号を発生し、この電圧制御発振器の出力信
号をプリスケーラによって前記倍数の逆数をなす分周数
で分周して正規の出力信号を得ると共にこれを前記可変
分周器に与え、シフトレジスタが電圧制御発振器の出力
信号をクロック信号して入力する度に可変分周器の出力
信号を電圧制御発振器の出力信号の一周期幅ずつ遅延さ
せ、カウンタのカウント数に応じて信号セレクタがシフ
トレジスタの出力信号のビットを選択し、この選択され
たビットのシフトレジスタ出力信号を帰還周波数信号と
して位相比較器に与える。これにより小数点分周により
発生する位相誤差を含まない帰還周波数信号が位相比較
器に与えられることになり、電圧制御発振器のスプリア
スの発生が抑制される。In this decimal point frequency dividing type frequency synthesizer, the voltage controlled oscillator oscillates at a multiple determined by the resolution of the part after the decimal point by the variable frequency divider to generate a frequency signal equivalent to the above multiplied signal, and this voltage controlled oscillator is generated. The output signal of is divided by a prescaler by a division number that is the reciprocal of the multiple to obtain a normal output signal, and this is provided to the variable frequency divider, and the shift register clocks the output signal of the voltage controlled oscillator. The output signal of the variable frequency divider is delayed by one cycle width each time the input signal is input, and the signal selector selects the bit of the output signal of the shift register according to the count number of the counter. The shift register output signal of the selected bits is given to the phase comparator as a feedback frequency signal. As a result, the feedback frequency signal which does not include the phase error generated by the decimal point division is given to the phase comparator, and the generation of spurious of the voltage controlled oscillator is suppressed.
【0017】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、電圧
制御発振器の出力信号を微分してパルス信号を出力する
微分器と、前記微分器が出力するパルス信号により前記
可変分周器による小数点以下部の分解能1/Mに応じた
個数Mの遅延信号を生成するディレイ回路と、前記ディ
レイ回路の遅延信号を論理和合成する信号合成器と、前
記論理和合成信号をクロック信号として入力し、前記可
変分周器の出力信号を前記論理和合成信号の一周期幅ず
つ遅延させるシフトレジスタと、前記シフトレジスタの
所定ビットの出力信号を前記小数点以下部の分解能1/
Mに応じた個数Mをもって巡回式にカウントするカウン
タと、前記カウンタのカウント数に応じて前記シフトレ
ジスタの出力信号のビットを選択し、この選択されたビ
ットのシフトレジスタ出力信号を帰還周波数信号として
前記位相比較器に与える信号セレクタとを有し、小数点
分周により発生する位相誤差を補償した帰還周波数信号
と前記基準周波数信号との位相差がゼロになることによ
ってループがロックすることを特徴とする。A decimal point frequency dividing type frequency synthesizer according to the present invention divides the frequency of an output signal of a voltage controlled oscillator.
The number is a regular integer part N (where N is an integer) or N + 1
By switching to, the decimal part n = m in the integer part N
/ M (however, m and M are both integers, 1 / M: resolution, m:
The value obtained by adding (decimal point setting)
A feedback frequency signal of a frequency obtained by dividing the output signal of the controlled oscillator is generated by the variable frequency divider, and the phase difference between the feedback frequency signal and the reference frequency signal is detected by the phase comparator,
The frequency of the output signal of the voltage controlled oscillator is controlled according to this phase difference, and in the decimal frequency divider type frequency synthesizer using a phase-locked loop that locks the loop by the difference between the reference frequency and the feedback frequency becoming zero, A differentiator for differentiating an output signal of the voltage controlled oscillator to output a pulse signal, and a number M of delay signals according to the resolution 1 / M of the fractional part by the variable frequency divider by the pulse signal output by the differentiator For generating a logical sum of the delay signals of the delay circuit, a logical sum synthesized signal as a clock signal, and an output signal of the variable frequency divider of the logical sum synthesized signal. A shift register that delays by one cycle width and an output signal of a predetermined bit of the shift register that has a resolution of 1 / decimal point 1 /
A counter for counting the cyclically with a number M in accordance with M, selects the bits of the output signal of the shift register in accordance with the count number of the counter, shift register output signals of the selected bit as a feedback frequency signal A feedback frequency signal having a signal selector applied to the phase comparator and compensating for a phase error generated by decimal point frequency division.
The loop is locked when the phase difference between the reference frequency signal and the reference frequency signal becomes zero .
【0018】この小数点分周式周波数シンセサイザで
は、微分器によって電圧制御発振器の出力信号を微分
し、この微分信号に基づいてディレイ回路が可変分周器
による小数点以下部の分解能に応じた個数の遅延信号を
生成し、信号合成器が遅延信号を論理積合成して上述の
逓倍信号と等価の論理和合成信号を発生する。シフトレ
ジスタが論理和合成信号をクロック信号として入力する
度に可変分周器の出力信号を論理和合成信号の一周期幅
ずつ遅延させ、カウンタのカウント数に応じて信号セレ
クタがシフトレジスタの出力信号のビットを選択し、こ
の選択されたビットのシフトレジスタ出力信号を帰還周
波数信号として位相比較器に与える。これにより小数点
分周により発生する位相誤差を含まない帰還周波数信号
が位相比較器に与えられることになり、電圧制御発振器
のスプリアスの発生が抑制される。In this decimal point frequency dividing frequency synthesizer, the output signal of the voltage controlled oscillator is differentiated by the differentiator, and the delay circuit delays the number of delays by the variable frequency divider based on the differentiated signal. A signal is generated, and a signal synthesizer logically synthesizes the delayed signals to generate a logical sum synthesized signal equivalent to the above-mentioned multiplied signal. Each time the shift register inputs the logical sum combined signal as a clock signal, the output signal of the variable frequency divider is delayed by one cycle width of the logical sum combined signal, and the signal selector outputs the output signal of the shift register according to the count number of the counter. , And the shift register output signal of the selected bit is applied to the phase comparator as a feedback frequency signal. As a result, the feedback frequency signal which does not include the phase error generated by the decimal point division is given to the phase comparator, and the generation of spurious of the voltage controlled oscillator is suppressed.
【0019】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
電圧制御発振器の出力信号を入力し、この出力信号を前
記可変分周器による小数点以下部の分解能1/Mにより
決まる逓倍数Mで逓倍した逓倍信号を発生する逓倍回路
と、前記可変分周器の出力信号を前記小数点以下部の分
解能1/Mに応じた個数Mをもって巡回式にカウントす
るカウンタと、前記逓倍信号と前記可変分周器の出力信
号とを入力し、前記可変分周器の出力信号を入力する度
に前記カウンタのカウント値に応じた前記逓倍信号の所
定周期幅のイネーブル信号を発生するイネーブル信号発
生回路と、前記可変分周器の出力信号と前記イネーブル
信号との論理積信号を帰還周波数信号として前記位相比
較器に与える論理積回路とを有し、小数点分周により発
生する位相誤差を補償した帰還周波数信号と前記基準周
波数信号との位相差がゼロになることによってループが
ロックすることを特徴とする。The frequency dividing frequency synthesizer according to the present invention divides the frequency of the output signal of the voltage controlled oscillator.
The number is a regular integer part N (where N is an integer) or N + 1
By switching to, the decimal part n = m in the integer part N
/ M (however, m and M are both integers, 1 / M: resolution, m:
The value obtained by adding (decimal point setting)
A feedback frequency signal of a frequency obtained by dividing the output signal of the controlled oscillator is generated by the variable frequency divider, and the phase difference between the feedback frequency signal and the reference frequency signal is detected by the phase comparator,
The frequency of the output signal of the voltage controlled oscillator is controlled according to this phase difference, and in the decimal frequency divider type frequency synthesizer using a phase-locked loop that locks the loop by the difference between the reference frequency and the feedback frequency becoming zero, A multiplication circuit for inputting an output signal of the voltage controlled oscillator, for generating a multiplication signal obtained by multiplying the output signal by a multiplication number M determined by the resolution 1 / M of the fractional part by the variable frequency divider, and the variable frequency division. A counter that cyclically counts the output signal of the frequency divider with the number M according to the resolution 1 / M of the fractional part, the multiplication signal, and the output signal of the variable frequency divider are input, and the variable frequency divider is input. An enable signal generating circuit for generating an enable signal having a predetermined cycle width of the multiplied signal according to the count value of the counter each time the output signal of And a logical product circuit for providing a logical product signal of the output signal and the enable signal of the divider to the phase comparator as the feedback frequency signal, wherein the feedback frequency signal to compensate for phase error produced by fractional-frequency Reference lap
Loop by the phase difference between the wave number signal is zero
Characterized by locking .
【0020】この小数点分周式周波数シンセサイザで
は、逓倍回路が電圧制御発振器の出力信号を可変分周器
による小数点以下部の分解能により決まる逓倍数で逓倍
した逓倍信号を発生し、イネーブル信号発生回路が可変
分周器の出力信号を入力する度にカウンタのカウント値
に応じた逓倍信号の所定周期幅のイネーブル信号を発生
し、論理積回路により可変分周器の出力信号とイネーブ
ル信号との論理積信号を帰還周波数信号として位相比較
器に与える。これにより小数点分周により発生する位相
誤差を含まない帰還周波数信号が位相比較器に与えられ
ることになり、電圧制御発振器のスプリアスの発生が抑
制される。In this decimal point frequency dividing type frequency synthesizer, the multiplier circuit generates the multiplied signal by multiplying the output signal of the voltage controlled oscillator by the multiplication factor determined by the resolution of the part after the decimal point by the variable frequency divider, and the enable signal generation circuit Each time the output signal of the variable frequency divider is input, an enable signal with a predetermined cycle width of the multiplication signal is generated according to the count value of the counter, and the AND circuit outputs the logical product of the output signal of the variable frequency divider and the enable signal. The signal is given to the phase comparator as a feedback frequency signal. As a result, the feedback frequency signal which does not include the phase error generated by the decimal point division is given to the phase comparator, and the generation of spurious of the voltage controlled oscillator is suppressed.
【0021】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
可変分周器の出力信号を入力し、この出力信号を前記可
変分周器による小数点以下部の分解能1/Mにより決ま
る段数Mをもって多段に遅延させるディレイ回路と、前
記ディレイ回路の所定段数の出力信号を前記小数点以下
部の分解能1/Mに応じた個数Mをもって巡回式にカウ
ントするカウンタと、前記カウンタのカウント数に応じ
て前記ディレイ回路の出力信号の段数を選択し、この選
択された段数のディレイ回路出力信号を帰還周波数信号
として前記位相比較器に与える信号セレクタとを有し、
小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする。A decimal point frequency dividing type frequency synthesizer according to the present invention divides the frequency of an output signal of a voltage controlled oscillator.
The number is a regular integer part N (where N is an integer) or N + 1
By switching to, the decimal part n = m in the integer part N
/ M (however, m and M are both integers, 1 / M: resolution, m:
The value obtained by adding (decimal point setting)
A feedback frequency signal of a frequency obtained by dividing the output signal of the controlled oscillator is generated by the variable frequency divider, and the phase difference between the feedback frequency signal and the reference frequency signal is detected by the phase comparator,
The frequency of the output signal of the voltage controlled oscillator is controlled according to this phase difference, and in the decimal frequency divider type frequency synthesizer using a phase-locked loop that locks the loop by the difference between the reference frequency and the feedback frequency becoming zero, A delay circuit for inputting an output signal of the variable frequency divider and delaying this output signal in multiple stages with a stage number M determined by the resolution 1 / M of the decimal part by the variable frequency divider, and a predetermined number of stages of the delay circuit. A counter that cyclically counts the number of output signals with a number M corresponding to the resolution 1 / M below the decimal point and the number of output signal stages of the delay circuit according to the count number of the counter are selected. A delay circuit output signal of the number of stages, and a signal selector for giving to the phase comparator as a feedback frequency signal,
The phase difference between the feedback frequency signal that compensates the phase error generated by the decimal point division and the reference frequency signal becomes zero.
The feature is that the loop is locked by and.
【0022】この小数点分周式周波数シンセサイザで
は、ディレイ回路が可変分周器の出力信号を小数点以下
部の分解能により決まる段数をもって遅延させ、カウン
タのカウント数に応じてディレイ回路の出力信号の段数
を選択し、この選択された段数のディレイ回路出力信号
を帰還周波数信号として位相比較器に与える。これによ
り小数点分周により発生する位相誤差を含まない帰還周
波数信号が位相比較器に与えられることになり、電圧制
御発振器のスプリアスの発生が抑制される。In this decimal point frequency division type frequency synthesizer, the delay circuit delays the output signal of the variable frequency divider by the number of stages determined by the resolution of the part after the decimal point, and changes the number of stages of the output signal of the delay circuit according to the number of counts of the counter. The delay circuit output signal of the selected number of stages is selected and given to the phase comparator as a feedback frequency signal. As a result, the feedback frequency signal which does not include the phase error generated by the decimal point division is given to the phase comparator, and the generation of spurious of the voltage controlled oscillator is suppressed.
【0023】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
可変分周器による小数点以下部の分解能1/Mにより決
まるカウント値をもって巡回式にカウントし、前記基準
周波数信号と前記可変分周器の出力信号とが同位相にな
るカウント値毎に前記基準周波数信号と前記可変分周器
の出力信号の前記位相比較器に対する入力を許可するゲ
ート回路を有し、前記カウント値である位相誤差情報が
ゼロのときのみ前記基準周波数信号と前記可変分周器の
出力信号の位相差を比較し、その比較の結果がゼロにな
ることによりループがロックすることを特徴とする。A decimal point frequency dividing type frequency synthesizer according to the present invention divides the frequency of an output signal of a voltage controlled oscillator.
The number is a regular integer part N (where N is an integer) or N + 1
By switching to, the decimal part n = m in the integer part N
/ M (however, m and M are both integers, 1 / M: resolution, m:
The value obtained by adding (decimal point setting)
A feedback frequency signal of a frequency obtained by dividing the output signal of the controlled oscillator is generated by the variable frequency divider, and the phase difference between the feedback frequency signal and the reference frequency signal is detected by the phase comparator,
The frequency of the output signal of the voltage controlled oscillator is controlled according to this phase difference, and in the decimal frequency divider type frequency synthesizer using a phase-locked loop that locks the loop by the difference between the reference frequency and the feedback frequency becoming zero, The variable frequency divider cyclically counts with a count value determined by the fractional resolution 1 / M , and the reference frequency signal and the output signal of the variable frequency divider have the same phase for each reference value. It has a gate circuit that permits the input of the frequency signal and the output signal of the variable frequency divider to the phase comparator, and the phase error information that is the count value is
Only when the reference frequency signal and the variable frequency divider
Compare the phase difference of the output signals, and the result of the comparison becomes zero.
It is characterized in that the loop is locked by doing so.
【0024】この小数点分周式周波数シンセサイザで
は、ゲート回路の動作により、基準周波数信号と可変分
周器の出力信号とが同位相になるときにのみ基準周波数
信号と可変分周器の出力信号が位相比較器に入力され、
位相誤差が発生していない信号によってのみ位相比較器
が動作し、基準周波数信号の位相と可変分周器の出力信
号の位相とが一致するときにのみ周期的に小数点分周を
含むフェイズロックループを行う。In this decimal point frequency dividing type frequency synthesizer, the reference frequency signal and the output signal of the variable frequency divider are output only when the reference frequency signal and the output signal of the variable frequency divider are in phase due to the operation of the gate circuit. Input to the phase comparator,
The phase comparator operates only with a signal that has no phase error, and only when the phase of the reference frequency signal matches the phase of the output signal of the variable frequency divider, a phase-locked loop that periodically includes decimal point frequency division I do.
【0025】[0025]
【発明の実施の形態】以下に添付の図を参照してこの発
明の実施の形態を詳細に説明する。なお、以下に説明す
るこの発明の実施の形態において上述の従来例と同一構
成の部分は、上述の従来例に付した符号と同一の符号を
付してその説明を省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the accompanying drawings. In the embodiments of the present invention described below, parts having the same configurations as those of the above-described conventional example are denoted by the same reference numerals as those of the above-described conventional example, and description thereof will be omitted.
【0026】(実施の形態1)図1はこの発明による小
数点分周式周波数シンセサイザの実施の形態1を示して
いる。この小数点分周式周波数シンセサイザは、位相比
較器(PC)1とローパスフィルタ(LPF)2と電圧
制御発振器(VCO)3と可変分周器4と分周数切換回
路5に加えて、逓倍回路6と、カウンタ7と、Mビット
のシフトレジスタ8と、信号セレクタ9を有している。(First Embodiment) FIG. 1 shows a first embodiment of a decimal point frequency dividing type frequency synthesizer according to the present invention. This decimal point frequency dividing type frequency synthesizer includes a phase comparator (PC) 1, a low pass filter (LPF) 2, a voltage controlled oscillator (VCO) 3, a variable frequency divider 4, a frequency division number switching circuit 5, and a multiplication circuit. 6, a counter 7, an M-bit shift register 8, and a signal selector 9.
【0027】逓倍回路6は、電圧制御発振器3の出力信
号(FO)を入力し、この出力信号(FO)を可変分周
器4による小数点以下部の分解能により決まる逓倍数で
逓倍した逓倍信号を発生する。例えば、分解能が1/4
の場合、4逓倍になる。The multiplication circuit 6 receives the output signal (FO) of the voltage controlled oscillator 3 and multiplies the output signal (FO) by a multiplication number determined by the resolution of the fractional part of the variable frequency divider 4. Occur. For example, the resolution is 1/4
In case of, it becomes 4 times.
【0028】カウンタ7は、シフトレジスタ8の所定ビ
ットの出力信号を小数点以下部の分解能に応じた個数を
もって巡回式にカウントし、そのカウント値は位相誤差
情報となる。ここで、カウンタ7は、シフトレジスタ遅
延が最大のシフトレジスタ出力の立ち下がりで、分周数
の小数点以下部n=m/Mの分子mずつカウントアップ
し、0、1、2、3を巡回出力する。The counter 7 cyclically counts the output signal of a predetermined bit of the shift register 8 by the number according to the resolution of the part after the decimal point, and the count value becomes phase error information. Here, the counter 7 counts up by numerator m of the fractional part n = m / M of the frequency division number at the trailing edge of the shift register output with the maximum shift register delay, and goes through 0, 1, 2, 3 Output.
【0029】シフトレジスタ8は、逓倍信号をクロック
信号として入力し、可変分周器4の出力信号を入力する
度に可変分周器4の出力信号(FVa)を逓倍信号の一
周期幅ずつ遅延させる。The shift register 8 inputs the multiplied signal as a clock signal, and delays the output signal (FVa) of the variable frequency divider 4 by one cycle width of the multiplied signal each time the output signal of the variable frequency divider 4 is input. Let
【0030】信号セレクタ9は、カウンタ7のカウント
数に応じてシフトレジスタ8の出力信号のビットを選択
し、この選択されたビットのシフトレジスタ出力信号を
帰還周波数信号として位相比較器1に与える。The signal selector 9 selects a bit of the output signal of the shift register 8 according to the count number of the counter 7, and supplies the shift register output signal of the selected bit to the phase comparator 1 as a feedback frequency signal.
【0031】次に図2を参照して実施の形態1の動作に
ついて、分周数N+1/M=N+1/4の場合を例に取
って説明する。Next, the operation of the first embodiment will be described with reference to FIG. 2 by taking the case of the frequency division number N + 1 / M = N + 1/4 as an example.
【0032】逓倍回路6が電圧制御発振器3の出力信号
(FO)を4逓倍(M逓倍)した逓倍信号を発生する。
可変分周器4が出力する周波数信号(FVa)の位相誤
差eは、電圧制御発振器3の発振周波数FO(出力信
号)と可変分周器4の分周数(分周比)の小数点以下部
の設定値に依存し、発振周波数FOのM倍の周波数の一
周期幅であり、逓倍信号の一周期幅に等しい。The multiplication circuit 6 generates a multiplication signal obtained by multiplying the output signal (FO) of the voltage controlled oscillator 3 by 4 (M multiplication).
The phase error e of the frequency signal (FVa) output by the variable frequency divider 4 is the fractional part of the oscillation frequency FO (output signal) of the voltage controlled oscillator 3 and the frequency division number (frequency division ratio) of the variable frequency divider 4. It is a period width of a frequency of M times the oscillation frequency FO, and is equal to a period width of the multiplied signal, depending on the setting value of.
【0033】シフトレジスタ8が逓倍信号をクロック信
号として入力することで、シフトレジスタ8は、可変分
周器4の出力信号(FVa)を逓倍信号の一周期幅ずつ
遅延させ、各々逓倍信号の一周期幅遅延、二周期幅遅
延、三周期幅遅延の出力信号を生成する。When the shift register 8 inputs the multiplied signal as a clock signal, the shift register 8 delays the output signal (FVa) of the variable frequency divider 4 by one cycle width of the multiplied signal, and each of the multiplied signals is delayed by one cycle. An output signal having a period width delay, a two period width delay, and a three period width delay is generated.
【0034】信号セレクタ9がカウンタ7のカウント数
(カウント出力)に応じてシフトレジスタ8の出力信号
のビットを選択し、この選択されたビットのシフトレジ
スタ出力信号を帰還周波数信号(セクタ出力)(FV
b)として位相比較器1に与える。The signal selector 9 selects a bit of the output signal of the shift register 8 according to the count number (count output) of the counter 7, and outputs the shift register output signal of the selected bit as a feedback frequency signal (sector output) ( FV
It is given to the phase comparator 1 as b).
【0035】これにより小数点分周により発生する位相
誤差e〜3eを含まない帰還周波数信号FVbが位相比
較器1に与えられることになり、外部フイルタなどを要
することなく電圧制御発振器3のスプリアスの発生が抑
制される。As a result, the feedback frequency signal FVb which does not include the phase errors e to 3e generated by the division of the decimal point is given to the phase comparator 1, and the spurious of the voltage controlled oscillator 3 is generated without the need for an external filter or the like. Is suppressed.
【0036】また、この場合には、電圧制御発振器3の
出力を直接逓倍した信号を使用して帰還周波数信号の位
相誤差補償を行うから、電圧制御発振器3の発振周波数
が変化しても追従できる利点がある。Further, in this case, since the phase error compensation of the feedback frequency signal is performed using the signal obtained by directly multiplying the output of the voltage controlled oscillator 3, it is possible to follow up even if the oscillation frequency of the voltage controlled oscillator 3 changes. There are advantages.
【0037】(実施の形態2)図3はこの発明による小
数点分周式周波数シンセサイザの実施の形態2を示して
いる。尚、図3において、図1に対応する部分は図1に
付した符号と同一の符号を付けてその説明を省略する。(Second Embodiment) FIG. 3 shows a second embodiment of the decimal point frequency dividing type frequency synthesizer according to the present invention. In addition, in FIG. 3, the portions corresponding to those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and the description thereof will be omitted.
【0038】この実施の形態では、電圧制御発振器3
は、可変分周器4による小数点以下部の分解能により決
まるM倍で発振し、実施の形態1における逓倍信号と等
価の周波数信号(VCO出力信号)を出力する。In this embodiment, the voltage controlled oscillator 3
Oscillates at M times determined by the resolution of the part after the decimal point by the variable frequency divider 4, and outputs a frequency signal (VCO output signal) equivalent to the multiplied signal in the first embodiment.
【0039】電圧制御発振器3の後段にはプリスケーラ
10が設けられており、プリスケーラ10が電圧制御発
振器3の出力信号を1/Mで分周し、正規の出力信号
(FO)を生成する。プリスケーラ10の出力信号(F
O)は可変分周器4に与えられる。A prescaler 10 is provided after the voltage controlled oscillator 3, and the prescaler 10 divides the output signal of the voltage controlled oscillator 3 by 1 / M to generate a normal output signal (FO). Output signal of prescaler 10 (F
O) is given to the variable frequency divider 4.
【0040】シフトレジスタ8は、電圧制御発振器4の
出力信号をクロック信号として入力し、可変分周器3の
出力信号(FVa)を電圧制御発振器3の出力信号の一
周期幅ずつ遅延させる。The shift register 8 receives the output signal of the voltage controlled oscillator 4 as a clock signal and delays the output signal (FVa) of the variable frequency divider 3 by one cycle width of the output signal of the voltage controlled oscillator 3.
【0041】次に実施の形態2の動作について、分周数
N+1/M=N+1/4の場合を例に取って説明する。Next, the operation of the second embodiment will be described by taking the case of the frequency division number N + 1 / M = N + 1/4 as an example.
【0042】電圧制御発振器3がM倍発振し、シフトレ
ジスタ8が電圧制御発振器3の出力信号をクロック信号
として入力することで、シフトレジスタ8は、可変分周
器4の出力信号(FVa)をVCO出力信号の一周期幅
ずつ遅延させ、各々VCO出力信号の一周期幅遅延、二
周期幅遅延、三周期幅遅延の出力信号を生成する。The voltage controlled oscillator 3 oscillates M times, and the shift register 8 inputs the output signal of the voltage controlled oscillator 3 as a clock signal, whereby the shift register 8 outputs the output signal (FVa) of the variable frequency divider 4. The VCO output signal is delayed by one cycle width to generate output signals of the VCO output signal having one cycle width delay, two cycle width delay, and three cycle width delay, respectively.
【0043】信号セレクタ9がカウンタ7のカウント数
に応じてシフトレジスタ8の出力信号のビットを選択
し、この選択されたビットのシフトレジスタ出力信号を
帰還周波数信号FVbとして位相比較器1に与える。The signal selector 9 selects a bit of the output signal of the shift register 8 according to the count number of the counter 7, and supplies the shift register output signal of the selected bit to the phase comparator 1 as the feedback frequency signal FVb.
【0044】これにより、この実施の形態でも、小数点
分周により発生する位相誤差e〜3eを含まない帰還周
波数信号FVbが位相比較器1に与えられることにな
り、外部フイルタなどを要することなく電圧制御発振器
3のスプリアスの発生が抑制され、実施の形態1とおけ
る場合と同じ効果が得られる。As a result, also in this embodiment, the feedback frequency signal FVb that does not include the phase errors e to 3e generated by the decimal point frequency division is given to the phase comparator 1, and the voltage is obtained without the need for an external filter or the like. Generation of spurious of the controlled oscillator 3 is suppressed, and the same effect as in the first embodiment can be obtained.
【0045】(実施の形態3)図4はこの発明による小
数点分周式周波数シンセサイザの実施の形態3を示して
いる。尚、図4において、図1に対応する部分は図1に
付した符号と同一の符号を付けてその説明を省略する。(Third Embodiment) FIG. 4 shows a third embodiment of the decimal point frequency dividing type frequency synthesizer according to the present invention. In addition, in FIG. 4, portions corresponding to those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and description thereof will be omitted.
【0046】この実施の形態では、小数点分周式周波数
シンセサイザは、位相比較器(PC)1とローパスフィ
ルタ(LPF)2と電圧制御発振器(VCO)3と可変
分周器4と分周数切換回路5に加えて、カウンタ7と、
Mビットのシフトレジスタ8と、信号セレクタ9と、微
分器11と、ディレイ素子12と、信号合成器であるO
R素子13を有している。In this embodiment, the decimal point frequency dividing type frequency synthesizer comprises a phase comparator (PC) 1, a low pass filter (LPF) 2, a voltage controlled oscillator (VCO) 3, a variable frequency divider 4 and a frequency division number switch. In addition to the circuit 5, a counter 7
An M-bit shift register 8, a signal selector 9, a differentiator 11, a delay element 12, and a signal combiner O.
It has an R element 13.
【0047】微分器11は電圧制御発振器3の出力信号
(FO)を微分してパルス信号を出力する。ディレイ素
子12は微分器11が出力する微分信号により可変分周
器4による小数点以下部の分解能に応じた個数の遅延信
号を生成する。The differentiator 11 differentiates the output signal (FO) of the voltage controlled oscillator 3 and outputs a pulse signal. The delay element 12 generates the number of delay signals according to the resolution of the part after the decimal point by the variable frequency divider 4 by the differential signal output from the differentiator 11.
【0048】OR素子(信号合成器)13は、ディレイ
素子12が出力する遅延信号を論理和合成し、実施の形
態1における逓倍信号と同等の信号を生成する。The OR element (signal combiner) 13 logically sums the delayed signals output from the delay element 12 to generate a signal equivalent to the multiplied signal in the first embodiment.
【0049】シフトレジスタ8は、OR素子13によっ
て合成された論理和合成信号をクロック信号として入力
し、可変分周器4の出力信号(FVa)を論理和合成信
号の一周期幅ずつ遅延させる。The shift register 8 receives the logical sum synthesized signal synthesized by the OR element 13 as a clock signal, and delays the output signal (FVa) of the variable frequency divider 4 by one cycle width of the logical sum synthesized signal.
【0050】なお、カウンタ7と信号セレクタ9は、実
施の形態1におけるものと同じである。The counter 7 and the signal selector 9 are the same as those in the first embodiment.
【0051】次に実施の形態3の動作について、分周数
N+1/M=N+1/4の場合を例に取って説明する。Next, the operation of the third embodiment will be described by taking the case of the frequency division number N + 1 / M = N + 1/4 as an example.
【0052】図5に論理和合成におけるタイミングチャ
ートを示す。微分器11が電圧制御発振器3の出力信号
(FO)を微分することで、パルス信号SOが生成され
る。このパルス信号SOをディレイ素子12が遅延さ
せ、可変分周器4による小数点以下部の分解能に応じた
個数の遅延信号(SDa,SDb,SDc)を生成す
る。微分器11の出力信号SOとディレイ素子12の出
力信号(SDa,SDb,SDc)をOR素子13によ
って論理和合成することで、FOの整数倍のパルス信号
を生成することができ、実施の形態1の逓倍信号と同等
の論理和合成信号が得られる。FIG. 5 shows a timing chart in OR combination. The differentiator 11 differentiates the output signal (FO) of the voltage controlled oscillator 3 to generate the pulse signal SO. This pulse signal SO is delayed by the delay element 12 to generate a number of delayed signals (SDa, SDb, SDc) according to the resolution of the part after the decimal point by the variable frequency divider 4. By OR-combining the output signal SO of the differentiator 11 and the output signals (SDa, SDb, SDc) of the delay element 12 by the OR element 13, it is possible to generate a pulse signal that is an integral multiple of FO. A logical sum combined signal equivalent to a multiplied signal of 1 is obtained.
【0053】シフトレジスタ8が論理積合成信号をクロ
ック信号として入力することで、シフトレジスタ8は、
可変分周器4の出力信号(FVa)を論理積合成信号の
一周期幅ずつ遅延させ、各々論理積合成信号の一周期幅
遅延、二周期幅遅延、三周期幅遅延の出力信号を生成す
る。When the shift register 8 inputs the logical product composite signal as a clock signal, the shift register 8
The output signal (FVa) of the variable frequency divider 4 is delayed by one cycle width of the logical product composite signal to generate output signals of one cycle width delay, two cycle width delay, and three cycle width delay, respectively. .
【0054】この場合も、信号セレクタ9がカウンタ7
のカウント数に応じてシフトレジスタ8の出力信号のビ
ットを選択し、この選択されたビットのシフトレジスタ
出力信号を帰還周波数信号FVbとして位相比較器1に
与える。In this case as well, the signal selector 9 causes the counter 7 to operate.
The bit of the output signal of the shift register 8 is selected according to the count number of 1 and the shift register output signal of the selected bit is given to the phase comparator 1 as the feedback frequency signal FVb.
【0055】これにより、この実施の形態でも、小数点
分周により発生する位相誤差e〜3eを含まない帰還周
波数信号FVbが位相比較器1に与えられることにな
り、外部フイルタなどを要することなく電圧制御発振器
3のスプリアスの発生が抑制され、実施の形態1とおけ
る場合と同じ効果が得られる。As a result, also in this embodiment, the feedback frequency signal FVb that does not include the phase errors e to 3e generated by the decimal point frequency division is given to the phase comparator 1, and the voltage is obtained without the need for an external filter or the like. Generation of spurious of the controlled oscillator 3 is suppressed, and the same effect as in the first embodiment can be obtained.
【0056】(実施の形態4)図6はこの発明による小
数点分周式周波数シンセサイザの実施の形態4を示して
いる。尚、図6において、図1に対応する部分は図1に
付した符号と同一の符号を付けてその説明を省略する。(Embodiment 4) FIG. 6 shows an embodiment 4 of the frequency dividing decimal point frequency synthesizer according to the present invention. Note that, in FIG. 6, the portions corresponding to those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and the description thereof will be omitted.
【0057】この実施の形態では、小数点分周式周波数
シンセサイザは、位相比較器(PC)1とローパスフィ
ルタ(LPF)2と電圧制御発振器(VCO)3と可変
分周器4と分周数切換回路5に加えて、逓倍回路6と、
カウンタ7と、イネーブル信号発生回路14と、論理積
回路であるAND素子15とを有している。In this embodiment, a decimal point frequency dividing type frequency synthesizer comprises a phase comparator (PC) 1, a low pass filter (LPF) 2, a voltage controlled oscillator (VCO) 3, a variable frequency divider 4 and a frequency division number switch. In addition to the circuit 5, a multiplication circuit 6 and
It has a counter 7, an enable signal generation circuit 14, and an AND element 15 which is a logical product circuit.
【0058】逓倍回路6は実施の形態1におけるものと
同じであり、電圧制御発振器3の出力信号(FO)を入
力し、この出力信号(FO)を可変分周器4による小数
点以下部の分解能により決まる逓倍数で逓倍した逓倍信
号を発生する。The multiplying circuit 6 is the same as that in the first embodiment, inputs the output signal (FO) of the voltage controlled oscillator 3, and outputs the output signal (FO) to the resolution below the decimal point by the variable frequency divider 4. Generates a multiplied signal multiplied by a multiplication number determined by.
【0059】カウンタ7は可変分周器4の出力信号(F
Va)を小数点以下部の分解能に応じた個数をもって巡
回式にカウントする。The counter 7 outputs the output signal (F
Va) is cyclically counted with the number according to the resolution of the part after the decimal point.
【0060】イネーブル信号発生回路14は、逓倍信号
と可変分周器4の出力信号(FVa)とを入力し、可変
分周器4の出力信号(FVa)を入力する度にカウンタ
7のカウント値に応じた逓倍信号の所定周期幅のイネー
ブル信号を発生する。The enable signal generation circuit 14 inputs the multiplication signal and the output signal (FVa) of the variable frequency divider 4, and the count value of the counter 7 is input each time the output signal (FVa) of the variable frequency divider 4 is input. An enable signal having a predetermined cycle width of the multiplied signal is generated.
【0061】AND素子15は、可変分周器4の出力信
号(FVa)とイネーブル信号との論理積信号を帰還周
波数信号として位相比較器1に与える。The AND element 15 gives a logical product signal of the output signal (FVa) of the variable frequency divider 4 and the enable signal to the phase comparator 1 as a feedback frequency signal.
【0062】次に実施の形態4の動作について図7を参
照して、分周数N+1/M=N+1/4の場合を例に取
って説明する。Next, the operation of the fourth embodiment will be described with reference to FIG. 7 by taking the case of the frequency division number N + 1 / M = N + 1/4 as an example.
【0063】逓倍回路6が電圧制御発振器3の出力信号
(FO)を4逓倍(M逓倍)した逓倍信号を発生する。The multiplication circuit 6 generates a multiplication signal obtained by multiplying the output signal (FO) of the voltage controlled oscillator 3 by 4 (M multiplication).
【0064】イネーブル信号発生回路14は、可変分周
器4の出力信号(FVa)を入力する度にカウンタ7の
カウント値に応じた逓倍信号の所定周期幅のイネーブル
信号を発生する。この場合、イネーブル信号は、カウン
タ出力1、2、3に応じて逓倍信号の一周期幅、二周期
幅、三周期幅の信号になる。The enable signal generation circuit 14 generates an enable signal having a predetermined cycle width of the multiplication signal according to the count value of the counter 7 each time the output signal (FVa) of the variable frequency divider 4 is input. In this case, the enable signal becomes a signal having one cycle width, two cycle widths, and three cycle widths of the multiplied signal according to the counter outputs 1, 2, and 3.
【0065】イネーブル信号はAND素子15に入力さ
れ、AND素子15はイネーブル信号と可変分周器4の
出力信号(FVa)との論理積をとってハイレベル信号
(論理積信号)を帰還周波数信号(FVb)として位相
比較器1に与える。The enable signal is input to the AND element 15, and the AND element 15 takes a logical product of the enable signal and the output signal (FVa) of the variable frequency divider 4 to output a high level signal (logical product signal) as a feedback frequency signal. It is given to the phase comparator 1 as (FVb).
【0066】これにより可変分周器4の出力信号(FV
a)にイネーブル信号によってマスクがかけられたよう
になり、小数点分周により発生する位相誤差を含まない
帰還周波数信号(FVb)が位相比較器1に与えられる
ことになり、外部フイルタなどを要することなく電圧制
御発振器3のスプリアスの発生が抑制される。As a result, the output signal of the variable frequency divider 4 (FV
It becomes as if a) is masked by the enable signal, and the feedback frequency signal (FVb) that does not include the phase error generated by the decimal point frequency division is given to the phase comparator 1, and an external filter or the like is required. Therefore, generation of spurious of the voltage controlled oscillator 3 is suppressed.
【0067】なお、可変分周器4の出力信号(FVa)
にイネーブル信号によってマスクがかけらることによ
り、帰還周波数信号(FVb)のパルス幅は狭まるが、
位相比較器1は2入力の立ち上がりエッジをもって位相
比較を行うから、不都合を生じることはない。The output signal (FVa) of the variable frequency divider 4
Since the mask is applied by the enable signal, the pulse width of the feedback frequency signal (FVb) is narrowed,
Since the phase comparator 1 performs the phase comparison with the rising edge of two inputs, no inconvenience occurs.
【0068】(実施の形態5)図8、図9はこの発明に
よる小数点分周式周波数シンセサイザの実施の形態5を
示している。尚、図8、図9において、図1に対応する
部分は図1に付した符号と同一の符号を付けてその説明
を省略する。(Fifth Embodiment) FIGS. 8 and 9 show a fifth embodiment of the decimal point frequency dividing type frequency synthesizer according to the present invention. 8 and 9, the parts corresponding to those in FIG. 1 are designated by the same reference numerals as those in FIG. 1 and their description is omitted.
【0069】この実施の形態では、小数点分周式周波数
シンセサイザは、位相比較器1とローパスフィルタ2と
電圧制御発振器3と可変分周器4と分周数切換回路5に
加えて、カウンタ7と、信号セレクタ9と、ディレイ回
路16とを有している。In this embodiment, the decimal point frequency dividing type frequency synthesizer includes a phase comparator 1, a low pass filter 2, a voltage controlled oscillator 3, a variable frequency divider 4, a frequency division number switching circuit 5, and a counter 7. , A signal selector 9 and a delay circuit 16.
【0070】カウンタ7はディレイ回路16の所定段数
の出力信号を前記小数点以下部の分解能に応じた個数を
もって巡回式にカウントする。The counter 7 cyclically counts a predetermined number of output signals of the delay circuit 16 with a number corresponding to the resolution of the decimal point.
【0071】信号セレクタ9はカウンタ7のカウント数
に応じてディレイ回路16の出力信号の段数を選択し、
この選択された段数の出力信号を帰還周波数信号(FV
b)として位相比較器1に与える。The signal selector 9 selects the number of stages of the output signal of the delay circuit 16 according to the count number of the counter 7,
The output signal of the selected number of stages is fed back to the feedback frequency signal (FV
It is given to the phase comparator 1 as b).
【0072】ディレイ回路16は、可変分周器4の出力
信号(FVa)を入力し、この出力信号(FVa)を可
変分周器4による小数点以下部の分解能により決まる段
数をもって遅延させる。The delay circuit 16 receives the output signal (FVa) of the variable frequency divider 4 and delays this output signal (FVa) by the number of stages determined by the resolution of the fractional part of the variable frequency divider 4.
【0073】図9はディレイ回路16の具体例を示して
いる。ディレイ回路16は、互いに直列に配置された3
個のディレイ素子16a、16b、16cを有し、一段
目のディレイ素子16aの前段部と、各段のディレイ素
子16a、16b、16cの後段部より各々信号を取り
出す信号出力端子17a〜17dを備えている。ディレ
イ素子16a、16b、16cは各々一素子当たり、電
圧制御発振器3の中間発振周波数のM倍、ここでは4倍
の周波数の一周期分を遅延させる。FIG. 9 shows a concrete example of the delay circuit 16. The delay circuits 16 are arranged in series with each other.
Each of the delay elements 16a, 16b, 16c is provided with signal output terminals 17a to 17d for extracting a signal from the front stage of the first stage delay element 16a and the rear stage of each stage delay element 16a, 16b, 16c. ing. Each of the delay elements 16a, 16b, and 16c delays one cycle of a frequency that is M times the intermediate oscillation frequency of the voltage controlled oscillator 3, here, four times the frequency, here.
【0074】これによりカウンタ7のカウント数0、
1、2、3に応じて信号出力端子17a〜17dが信号
セレクタ9によって順次選択されることにより、信号セ
レクタ9が位相比較器1に与える帰還周波数信号(FV
b)は位相誤差を含まない周波数信号になる。As a result, the count number of the counter 7 is 0,
The signal output terminals 17a to 17d are sequentially selected by the signal selector 9 in accordance with 1, 2, and 3, so that the feedback frequency signal (FV
b) is a frequency signal that does not include a phase error.
【0075】これにより小数点分周により発生する位相
誤差を含まない帰還周波数信号(FVb)が位相比較器
1に与えられることになり、外部フイルタなどを要する
ことなく電圧制御発振器3のスプリアスの発生が抑制さ
れる。As a result, the feedback frequency signal (FVb) which does not include the phase error generated by the decimal point frequency division is given to the phase comparator 1, and the spurious of the voltage controlled oscillator 3 is generated without the need for an external filter or the like. Suppressed.
【0076】この実施の形態は、電圧制御発振器3の発
振周波数範囲が発振周波数と比較して極めて低い場合に
有効であり、逓倍回路6を必要としないので、回路構成
をより一層小型化できる。This embodiment is effective when the oscillation frequency range of the voltage controlled oscillator 3 is extremely lower than the oscillation frequency and does not require the multiplication circuit 6, so that the circuit configuration can be further downsized.
【0077】(実施の形態6)図10はこの発明による
小数点分周式周波数シンセサイザの実施の形態6を示し
ている。尚、図10において、図1に対応する部分は図
1に付した符号と同一の符号を付けてその説明を省略す
る。(Sixth Embodiment) FIG. 10 shows a sixth embodiment of the decimal point frequency dividing type frequency synthesizer according to the present invention. In addition, in FIG. 10, the portions corresponding to those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and the description thereof will be omitted.
【0078】この実施の形態では、位相比較器1に対す
る基準周波数信号(FRa)の入力部と可変分周器4の
出力信号(FVa)の入力部に各々選択的に通過を許す
ゲート回路18、19が設けられている。In this embodiment, a gate circuit 18 which selectively allows passage to the input portion of the reference frequency signal (FRa) to the phase comparator 1 and the input portion of the output signal (FVa) of the variable frequency divider 4, 19 are provided.
【0079】図11に示すように、ゲート回路18、1
9は、可変分周器4による小数点以下部の分解能により
決まるカウント値をもって巡回式にカウントし、換言す
ればカウンタ7のカウント値(位相誤差情報)を入力
し、基準周波数信号(FRa)と可変分周器4の出力信
号(FVa)とが同位相になるカウント値毎に、基準周
波数信号(FRc)と可変分周器4の出力信号(FV
c)を位相比較器1に入力する。As shown in FIG. 11, gate circuits 18 and 1
9 cyclically counts the count value determined by the resolution of the fractional part by the variable frequency divider 4, in other words, inputs the count value of the counter 7 (phase error information), and changes it with the reference frequency signal (FRa). For each count value in which the output signal (FVa) of the frequency divider 4 has the same phase, the reference frequency signal (FRc) and the output signal (FVa of the variable frequency divider 4
c) is input to the phase comparator 1.
【0080】この実施の形態では、基準周波数信号(F
Ra)と可変分周器4の出力信号(FVa)とが同位相
になるときにのみ、ゲート回路18、19が基準周波数
信号(FRc)と可変分周器4の出力信号(FVc)を
位相比較器1に入力する。これにより位相誤差が発生し
ていない信号によってのみ位相比較器1が動作し、基準
周波数信号(FRa)の位相と可変分周器4の出力信号
(FVa)の位相とが一致するときにのみ周期的に小数
点分周を含むフェイズロックループが行われ、外部フイ
ルタなどを要することなく電圧制御発振器3のスプリア
スの発生が抑制される。In this embodiment, the reference frequency signal (F
Only when Ra) and the output signal (FVa) of the variable frequency divider 4 are in phase, the gate circuits 18 and 19 phase the reference frequency signal (FRc) and the output signal (FVc) of the variable frequency divider 4. Input to the comparator 1. As a result, the phase comparator 1 operates only with a signal in which no phase error has occurred, and a cycle is generated only when the phase of the reference frequency signal (FRa) matches the phase of the output signal (FVa) of the variable frequency divider 4. Therefore, a phase-locked loop including decimal point division is performed, and spurious of the voltage controlled oscillator 3 is suppressed without requiring an external filter or the like.
【0081】[0081]
【発明の効果】以上の説明から理解される如く、この発
明による小数点分周式周波数シンセサイザにおいては、
シフトレジスタが逓倍信号をクロック信号として入力す
ることで可変分周器の出力信号を逓倍信号の一周期幅ず
つ遅延させ、カウンタのカウント数に応じて信号セレク
タにより選択されたビットのシフトレジスタ出力信号を
帰還周波数信号として位相比較器に与えるから、小数点
分周により発生する位相誤差を含まない帰還周波数信号
が位相比較器に与えられることになり、外部フィルタな
どを必要とすることなく半導体集積回路内で電圧制御発
振器のスプリアスの発生が抑制され、位相誤差がない所
要の周波数合成精度を維持して電子機器を小型化でき
る。なお、外部でスプリアス抑制用のフィルタなどを用
いれば、従来と同等の大きさでより精度が高いものが得
られる。As can be understood from the above description, the decimal point frequency dividing frequency synthesizer according to the present invention is
The shift register inputs the multiplied signal as a clock signal to delay the output signal of the variable frequency divider by one cycle width of the multiplied signal, and the shift register output signal of the bit selected by the signal selector according to the count number of the counter Is fed to the phase comparator as a feedback frequency signal, the feedback frequency signal that does not include the phase error generated by the decimal point frequency division is fed to the phase comparator, so that the semiconductor integrated circuit does not require an external filter or the like. Thus, the generation of spurious of the voltage controlled oscillator is suppressed, the required frequency synthesis accuracy without phase error is maintained, and the electronic device can be downsized. If a filter for suppressing spurious is used externally, it is possible to obtain a filter having the same size as the conventional one and higher accuracy.
【0082】つぎの発明による小数点分周式周波数シン
セサイザにおいては、シフトレジスタが逓倍信号と等価
の電圧制御発振器の出力信号をクロック信号して入力す
る度に可変分周器の出力信号を電圧制御発振器の出力信
号の一周期幅ずつ遅延させ、信号セレクタにより選択さ
れたビットのシフトレジスタ出力信号を帰還周波数信号
として位相比較器に与えるから、小数点分周により発生
する位相誤差を含まない帰還周波数信号が位相比較器に
与えられることになり、外部フィルタなどを必要とする
ことなく半導体集積回路内で電圧制御発振器のスプリア
スの発生が抑制され、位相誤差がない所要の周波数合成
精度を維持して電子機器を小型化できる。In the decimal point frequency dividing type frequency synthesizer according to the next invention, every time the shift register inputs the output signal of the voltage controlled oscillator equivalent to the multiplication signal as the clock signal, the output signal of the variable frequency divider is supplied to the voltage controlled oscillator. The output signal of is delayed by one cycle width and the shift register output signal of the bit selected by the signal selector is given to the phase comparator as the feedback frequency signal, so the feedback frequency signal that does not include the phase error generated by the decimal point division is Since it will be given to the phase comparator, spurious of the voltage controlled oscillator will be suppressed in the semiconductor integrated circuit without the need for an external filter, etc. Can be downsized.
【0083】つぎの発明による小数点分周式周波数シン
セサイザにおいては、シフトレジスタが論理和合成信号
をクロック信号として入力する度に可変分周器の出力信
号を論理和合成信号の一周期幅ずつ遅延させ、カウンタ
のカウント数に応じて信号セレクタによって選択された
ビットのシフトレジスタ出力信号を帰還周波数信号とし
て位相比較器に与えるから、小数点分周により発生する
位相誤差を含まない帰還周波数信号が位相比較器に与え
られることになり、外部フィルタなどを必要とすること
なく半導体集積回路内で電圧制御発振器のスプリアスの
発生が抑制され、位相誤差がない所要の周波数合成精度
を維持して電子機器を小型化できる。In the decimal point frequency dividing type frequency synthesizer according to the next invention, the output signal of the variable frequency divider is delayed by one cycle width of the logical sum synthesized signal each time the shift register inputs the logical sum synthesized signal as the clock signal. , Since the shift register output signal of the bit selected by the signal selector according to the count number of the counter is given to the phase comparator as the feedback frequency signal, the feedback frequency signal that does not include the phase error generated by the decimal point frequency division is the phase comparator. Therefore, the spurious generation of the voltage controlled oscillator is suppressed in the semiconductor integrated circuit without the need for an external filter, etc., and the required frequency synthesis accuracy with no phase error is maintained and the electronic device is downsized. it can.
【0084】つぎの発明による小数点分周式周波数シン
セサイザにおいては、イネーブル信号発生回路が可変分
周器の出力信号を入力する度にカウンタのカウント値に
応じた逓倍信号の所定周期分のイネーブル信号を発生
し、論理積回路により可変分周器の出力信号とイネーブ
ル信号との論理積信号を帰還周波数信号として位相比較
器に与えるから、小数点分周により発生する位相誤差を
含まない帰還周波数信号が位相比較器に与えられること
になり、外部フィルタなどを必要とすることなく半導体
集積回路内で電圧制御発振器のスプリアスの発生が抑制
され、位相誤差がない所要の周波数合成精度を維持して
電子機器を小型化できる。In the decimal point frequency dividing type frequency synthesizer according to the next invention, every time the enable signal generating circuit inputs the output signal of the variable frequency divider, the enable signal for a predetermined period of the multiplication signal corresponding to the count value of the counter is generated. Is generated and the logical product signal of the output signal of the variable frequency divider and the enable signal is given to the phase comparator as the feedback frequency signal, so the feedback frequency signal that does not include the phase error generated by the decimal point frequency division Since it will be given to the comparator, the spurious of the voltage controlled oscillator is suppressed in the semiconductor integrated circuit without the need for an external filter and the like, and the required frequency synthesis accuracy with no phase error can be maintained and the electronic device can be maintained. Can be miniaturized.
【0085】つぎの発明による小数点分周式周波数シン
セサイザにおいては、ディレイ回路が可変分周器の出力
信号を小数点以下部の分解能により決まる段数をもって
遅延させ、カウンタのカウント数に応じてディレイ回路
の出力信号の段数を選択し、この選択された段数のディ
レイ回路出力信号を帰還周波数信号として位相比較器に
与えるから、小数点分周により発生する位相誤差を含ま
ない帰還周波数信号が位相比較器に与えられることにな
り、外部フィルタなどを必要とすることなく半導体集積
回路内で電圧制御発振器のスプリアスの発生が抑制さ
れ、位相誤差がない所要の周波数合成精度を維持して電
子機器を小型化できる。In the decimal point frequency dividing type frequency synthesizer according to the next invention, the delay circuit delays the output signal of the variable frequency divider by the number of stages determined by the resolution of the part after the decimal point, and outputs the output of the delay circuit according to the count number of the counter. Since the number of signal stages is selected and the delay circuit output signal of the selected number of stages is given to the phase comparator as the feedback frequency signal, the feedback frequency signal that does not include the phase error generated by the decimal point division is given to the phase comparator. Therefore, the generation of spurious of the voltage controlled oscillator is suppressed in the semiconductor integrated circuit without the need for an external filter, and the required frequency synthesis accuracy without phase error can be maintained and the electronic device can be downsized.
【0086】つぎの発明による小数点分周式周波数シン
セサイザにおいては、ゲート回路の動作により、基準周
波数信号と可変分周器の出力信号とが同位相になるとき
にのみ基準周波数信号と可変分周器の出力信号が位相比
較器に入力され、位相誤差が発生していない信号によっ
てのみ位相比較器が動作し、基準周波数信号の位相と可
変分周器の出力信号の位相とが一致するときにのみ周期
的に小数点分周を含むフェイズロックループを行うか
ら、外部フィルタなどを必要とすることなく半導体集積
回路内で電圧制御発振器のスプリアスの発生が抑制さ
れ、電子機器を小型化できる。In the decimal point frequency dividing type frequency synthesizer according to the next invention, the operation of the gate circuit causes the reference frequency signal and the variable frequency divider to be in phase only when the reference frequency signal and the output signal of the variable frequency divider have the same phase. The output signal of is input to the phase comparator, the phase comparator operates only by the signal that has no phase error, and only when the phase of the reference frequency signal and the phase of the output signal of the variable frequency divider match. Since the phase lock loop including the decimal point frequency division is periodically performed, the spurious generation of the voltage controlled oscillator is suppressed in the semiconductor integrated circuit without the need for an external filter or the like, and the electronic device can be downsized.
【図1】 この発明による小数点分周式周波数シンセサ
イザの実施の形態1を示すブロック線図である。FIG. 1 is a block diagram showing a first embodiment of a decimal point frequency dividing type frequency synthesizer according to the present invention.
【図2】 実施の形態1における各信号の波形などを示
すタイミングチャートである。FIG. 2 is a timing chart showing the waveform of each signal in the first embodiment.
【図3】 この発明による小数点分周式周波数シンセサ
イザの実施の形態2を示すブロック線図である。FIG. 3 is a block diagram showing a second embodiment of a decimal point frequency dividing type frequency synthesizer according to the present invention.
【図4】 この発明による小数点分周式周波数シンセサ
イザの実施の形態3を示すブロック線図である。FIG. 4 is a block diagram showing a third embodiment of a decimal point frequency dividing type frequency synthesizer according to the present invention.
【図5】 実施の形態3における論理和合成を示すタイ
ミングチャートである。FIG. 5 is a timing chart showing OR combination according to the third embodiment.
【図6】 この発明による小数点分周式周波数シンセサ
イザの実施の形態4を示すブロック線図である。FIG. 6 is a block diagram showing a fourth embodiment of a decimal point frequency dividing type frequency synthesizer according to the present invention.
【図7】 実施の形態4における各信号の波形などを示
すタイミングチャートである。FIG. 7 is a timing chart showing waveforms of respective signals in the fourth embodiment.
【図8】 この発明による小数点分周式周波数シンセサ
イザの実施の形態5を示すブロック線図である。FIG. 8 is a block diagram showing a fifth embodiment of a decimal point frequency dividing type frequency synthesizer according to the present invention.
【図9】 実施の形態5で使用されるディレイ回路の具
体例を示すブロック線図である。FIG. 9 is a block diagram showing a specific example of a delay circuit used in the fifth embodiment.
【図10】 この発明による小数点分周式周波数シンセ
サイザの実施の形態6を示すブロック線図である。FIG. 10 is a block diagram showing a sixth embodiment of a decimal point frequency dividing type frequency synthesizer according to the present invention.
【図11】 実施の形態6における各信号の波形などを
示すタイミングチャートである。FIG. 11 is a timing chart showing a waveform of each signal in the sixth embodiment.
【図12】 従来の小数点分周式周波数シンセサイザを
示すブロック線図である。FIG. 12 is a block diagram showing a conventional decimal point frequency dividing type frequency synthesizer.
【図13】 従来の小数点分周式周波数シンセサイザに
おける各信号の波形などを示すタイミングチャートであ
る。FIG. 13 is a timing chart showing the waveform of each signal in the conventional decimal point frequency dividing type frequency synthesizer.
1 位相比較器,2 ローパスフィルタ,3 電圧制御
発振器,4 可変分周器,5 分周数切換回路,6 逓
倍回路,7 カウンタ,8 シフトレジスタ,9 信号
セレクタ,10 プリスケーラ,11 微分器,12
ディレイ素子,13 OR素子,14 イネーブル信号
発生回路,15 AND素子,16 ディレイ回路,1
8,19 ゲート回路1 phase comparator, 2 low pass filter, 3 voltage controlled oscillator, 4 variable frequency divider, 5 frequency division number switching circuit, 6 multiplication circuit, 7 counter, 8 shift register, 9 signal selector, 10 prescaler, 11 differentiator, 12
Delay element, 13 OR element, 14 enable signal generation circuit, 15 AND element, 16 delay circuit, 1
8, 19 Gate circuit
Claims (6)
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記電圧制御発振器の出力信号を入力し、この出力信号
を前記可変分周器による小数点以下部の分解能1/Mに
より決まる逓倍数Mで逓倍した逓倍信号を発生する逓倍
回路と、 前記逓倍信号をクロック信号として入力し、前記可変分
周器の出力信号を前記逓倍信号の一周期幅ずつ遅延させ
るシフトレジスタと、 前記シフトレジスタの所定ビットの出力信号を前記小数
点以下部の分解能1/Mに応じた個数Mをもって巡回式
にカウントするカウンタと、 前記カウンタのカウント数に応じて前記シフトレジスタ
の出力信号のビットを選択し、この選択されたビットの
シフトレジスタ出力信号を帰還周波数信号として前記位
相比較器に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。1. A frequency of the output signal of the voltage controlled oscillator frequency
Circular number is a regular integer part N (where N is an integer) or N +
By switching to 1, the decimal part n =
m / M (however, m and M are both integers, 1 / M: resolution,
(m: setting after the decimal point) is used as the frequency division number
A variable frequency divider generates a feedback frequency signal with a frequency obtained by dividing the output signal of the voltage controlled oscillator, the phase difference between this feedback frequency signal and the reference frequency signal is detected by a phase comparator, and the phase difference is detected according to this phase difference. In the decimal frequency division type frequency synthesizer using a phase-locked loop that controls the frequency of the output signal of the voltage controlled oscillator, and the loop is locked when the difference between the reference frequency and the feedback frequency becomes zero, the output of the voltage controlled oscillator A signal is input, and the output signal is multiplied by a multiplication number M determined by the resolution 1 / M of the fractional part of the variable frequency divider, and a multiplication circuit is generated, and the multiplication signal is input as a clock signal, A shift register for delaying the output signal of the variable frequency divider by one cycle width of the multiplied signal, and an output of a predetermined bit of the shift register Counter and to select the bit of the output signal of the shift register in accordance with the count number of the counter, the selected bit for counting the issue to cyclically with a number M according to the resolution 1 / M of the decimal part And a signal selector that gives the shift register output signal as a feedback frequency signal to the phase comparator, and the phase difference between the feedback frequency signal compensated for the phase error generated by the decimal point division and the reference frequency signal becomes zero. This
Fractional-frequency type frequency synthesizer characterized Thus the loop to lock onto and.
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記電圧制御発振器を前記可変分周器による小数点以下
部の分解能1/Mにより決まる倍数Mで発振させ、これ
をプリスケーラによって前記倍数の逆数をなす分周数1
/Mで分周した出力信号を前記可変分周器に与え、 前記電圧制御発振器の出力信号をクロック信号として入
力し、前記可変分周器の出力信号を前記電圧制御発振器
の出力信号の一周期幅ずつ遅延させるシフトレジスタ
と、 前記シフトレジスタの所定ビットの出力信号を前記小数
点以下部の分解能1/Mに応じた個数Mをもって巡回式
にカウントするカウンタと、 前記カウンタのカウント数に応じて前記シフトレジスタ
の出力信号のビットを選択し、この選択されたビットの
シフトレジスタ出力信号を帰還周波数信号として前記位
相比較器に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。 Min frequencies wherein the voltage controlled oscillator output signal
Circular number is a regular integer part N (where N is an integer) or N +
By switching to 1, the decimal part n =
m / M (however, m and M are both integers, 1 / M: resolution,
(m: setting after the decimal point) is used as the frequency division number
A variable frequency divider generates a feedback frequency signal with a frequency obtained by dividing the output signal of the voltage controlled oscillator, the phase difference between this feedback frequency signal and the reference frequency signal is detected by a phase comparator, and the phase difference is detected according to this phase difference. In the decimal frequency division type frequency synthesizer using a phase-locked loop that controls the frequency of the output signal of the voltage controlled oscillator, and the loop is locked by the difference between the reference frequency and the feedback frequency becoming zero, the voltage controlled oscillator is A variable frequency divider oscillates at a multiple M determined by the resolution 1 / M below the decimal point, and this is divided by a prescaler to obtain a frequency division factor 1 which is the reciprocal of the multiple.
/ M is applied to the variable frequency divider, the output signal of the voltage controlled oscillator is input as a clock signal, and the output signal of the variable frequency divider is a cycle of the output signal of the voltage controlled oscillator. A shift register for delaying by width, a counter for cyclically counting an output signal of a predetermined bit of the shift register with a number M according to the resolution 1 / M of the decimal place, and the counter according to the count number of the counter A bit selector of the output signal of the shift register is selected, and a signal selector which gives the shift register output signal of the selected bit as a feedback frequency signal to the phase comparator is provided, and the phase error generated by the decimal point division is compensated. The phase difference between the feedback frequency signal and the reference frequency signal becomes zero.
Fractional-frequency type frequency synthesizer loop and wherein the locking by the.
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 電圧制御発振器の出力信号を微分してパルス信号を出力
する微分器と、 前記微分器が出力するパルス信号により前記可変分周器
による小数点以下部の分解能1/Mに応じた個数Mの遅
延信号を生成するディレイ回路と、 前記ディレイ回路の遅延信号を論理和合成する信号合成
器と、 前記論理和合成信号をクロック信号として入力し、前記
可変分周器の出力信号を前記論理和合成信号の一周期幅
ずつ遅延させるシフトレジスタと、 前記シフトレジスタの所定ビットの出力信号を前記小数
点以下部の分解能1/Mに応じた個数Mをもって巡回式
にカウントするカウンタと、 前記カウンタのカウント数に応じて前記シフトレジスタ
の出力信号のビットを選択し、この選択されたビットの
シフトレジスタ出力信号を帰還周波数信号として前記位
相比較器に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。Wherein the frequency of the output signal of the voltage controlled oscillator frequency
Circular number is a regular integer part N (where N is an integer) or N +
By switching to 1, the decimal part n =
m / M (however, m and M are both integers, 1 / M: resolution,
(m: setting after the decimal point) is used as the frequency division number
A variable frequency divider generates a feedback frequency signal with a frequency obtained by dividing the output signal of the voltage controlled oscillator, the phase difference between this feedback frequency signal and the reference frequency signal is detected by a phase comparator, and the phase difference is detected according to this phase difference. Controls the frequency of the output signal of the voltage-controlled oscillator, and locks the loop when the difference between the reference frequency and the feedback frequency becomes zero. A differentiator for differentiating the signal and outputting a pulse signal, and a delay circuit for generating a number M of delay signals according to the resolution 1 / M of the fractional part by the variable frequency divider by the pulse signal output by the differentiator A signal synthesizer for logically synthesizing the delayed signals of the delay circuit; and a variable frequency divider for inputting the logical sum synthesized signal as a clock signal A shift register that delays the output signal by one cycle width of the logical sum combined signal, and a counter that cyclically counts the output signal of a predetermined bit of the shift register with a number M according to the resolution 1 / M of the decimal part. And a signal selector that selects a bit of the output signal of the shift register according to the count number of the counter and gives the shift register output signal of the selected bit to the phase comparator as a feedback frequency signal, The phase difference between the feedback frequency signal that compensates the phase error generated by the decimal point division and the reference frequency signal becomes zero.
Fractional-frequency type frequency synthesizer loop and wherein the locking by the.
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記電圧制御発振器の出力信号を入力し、この出力信号
を前記可変分周器による小数点以下部の分解能1/Mに
より決まる逓倍数Mで逓倍した逓倍信号を発生する逓倍
回路と、 前記可変分周器の出力信号を前記小数点以下部の分解能
1/Mに応じた個数Mをもって巡回式にカウントするカ
ウンタと、 前記逓倍信号と前記可変分周器の出力信号とを入力し、
前記可変分周器の出力信号を入力する度に前記カウンタ
のカウント値に応じた前記逓倍信号の所定周期幅のイネ
ーブル信号を発生するイネーブル信号発生回路と、 前記可変分周器の出力信号と前記イネーブル信号との論
理積信号を帰還周波数信号として前記位相比較器に与え
る論理積回路とを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。Wherein the frequency of the output signal of the voltage controlled oscillator frequency
Circular number is a regular integer part N (where N is an integer) or N +
By switching to 1, the decimal part n =
m / M (however, m and M are both integers, 1 / M: resolution,
(m: setting after the decimal point) is used as the frequency division number
A variable frequency divider generates a feedback frequency signal with a frequency obtained by dividing the output signal of the voltage controlled oscillator, the phase difference between this feedback frequency signal and the reference frequency signal is detected by a phase comparator, and the phase difference is detected according to this phase difference. In the decimal frequency division type frequency synthesizer using a phase-locked loop that controls the frequency of the output signal of the voltage controlled oscillator, and the loop is locked when the difference between the reference frequency and the feedback frequency becomes zero, the output of the voltage controlled oscillator A multiplication circuit for inputting a signal and generating a multiplication signal by multiplying the output signal by a multiplication number M determined by the resolution 1 / M of the fractional part of the variable frequency divider, and the output signal of the variable frequency divider Resolution below the decimal point
A counter that cyclically counts with a number M corresponding to 1 / M , and the multiplied signal and the output signal of the variable frequency divider are input.
An enable signal generation circuit that generates an enable signal having a predetermined cycle width of the multiplied signal according to the count value of the counter each time the output signal of the variable frequency divider is input; an output signal of the variable frequency divider; And a logical product circuit for giving a logical product signal with the enable signal to the phase comparator as a feedback frequency signal , and a phase difference between the feedback frequency signal and the reference frequency signal that compensates for a phase error generated by decimal point division. It will be zero
Fractional-frequency type frequency synthesizer loop and wherein the locking by the.
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記可変分周器の出力信号を入力し、この出力信号を前
記可変分周器による小数点以下部の分解能1/Mにより
決まる段数Mをもって多段に遅延させるディレイ回路
と、 前記ディレイ回路の所定段数の出力信号を前記小数点以
下部の分解能1/Mに応じた個数Mをもって巡回式にカ
ウントするカウンタと、 前記カウンタのカウント数に応じて前記ディレイ回路の
出力信号の段数を選択し、この選択された段数のディレ
イ回路出力信号を帰還周波数信号として前記位相比較器
に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。5. The frequency of the output signal of the voltage controlled oscillator frequency
Circular number is a regular integer part N (where N is an integer) or N +
By switching to 1, the decimal part n =
m / M (however, m and M are both integers, 1 / M: resolution,
(m: setting after the decimal point) is used as the frequency division number
A variable frequency divider generates a feedback frequency signal with a frequency obtained by dividing the output signal of the voltage controlled oscillator, the phase difference between this feedback frequency signal and the reference frequency signal is detected by a phase comparator, and the phase difference is detected according to this phase difference. In the frequency dividing synthesizer using a phase-locked loop, which controls the frequency of the output signal of the voltage-controlled oscillator and locks the loop when the difference between the reference frequency and the feedback frequency becomes zero, A delay circuit for inputting an output signal and delaying the output signal in multiple stages with a stage number M determined by the resolution 1 / M of the fractional part of the variable frequency divider, and a predetermined number of output signals of the delay circuit below the decimal point a counter for counting the resolution 1 / M cyclically with a number M in accordance with the parts, the di in accordance with the count number of the counter (B) It has a signal selector which selects the number of stages of the output signal of the circuit, and which gives the delay circuit output signal of the selected number of stages as the feedback frequency signal to the phase comparator, and compensates for the phase error generated by the decimal point division The phase difference between the feedback frequency signal and the reference frequency signal becomes zero.
Fractional-frequency type frequency synthesizer loop and wherein the locking by the.
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記可変分周器による小数点以下部の分解能1/Mによ
り決まるカウント値をもって巡回式にカウントし、前記
基準周波数信号と前記可変分周器の出力信号とが同位相
になるカウント値毎に前記基準周波数信号と前記可変分
周器の出力信号の前記位相比較器に対する入力を許可す
るゲート回路を有し、前記カウント値である位相誤差情報がゼロのときのみ前
記基準周波数信号と前記可変分周器の出力信号の位相差
を比較し、その比較の結果がゼロになることによりルー
プがロックする ことを特徴とする小数点分周式周波数シ
ンセサイザ。6. A frequency of the output signal of the voltage controlled oscillator frequency
Circular number is a regular integer part N (where N is an integer) or N +
By switching to 1, the decimal part n =
m / M (however, m and M are both integers, 1 / M: resolution,
(m: setting after the decimal point) is used as the frequency division number
A variable frequency divider generates a feedback frequency signal with a frequency obtained by dividing the output signal of the voltage controlled oscillator, the phase difference between this feedback frequency signal and the reference frequency signal is detected by a phase comparator, and the phase difference is detected according to this phase difference. In the point frequency division type frequency synthesizer using a phase-locked loop that controls the frequency of the output signal of the voltage controlled oscillator and locks the loop when the difference between the reference frequency and the feedback frequency becomes zero, the variable frequency divider A count value determined by the resolution 1 / M of the part after the decimal point is cyclically counted, and the reference frequency signal and the variable division signal are counted for each count value at which the reference frequency signal and the output signal of the variable frequency divider have the same phase. When the phase error information, which is the count value, has a gate circuit that permits the input of the output signal of the frequency divider to the phase comparator , Before
The phase difference between the reference frequency signal and the output signal of the variable frequency divider
, And the result of the comparison is zero
A point-dividing frequency synthesizer characterized by locking the lock .
Priority Applications (1)
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---|---|---|---|
JP07716796A JP3361687B2 (en) | 1996-03-29 | 1996-03-29 | Decimal point frequency synthesizer |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07716796A JP3361687B2 (en) | 1996-03-29 | 1996-03-29 | Decimal point frequency synthesizer |
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JPH09270705A JPH09270705A (en) | 1997-10-14 |
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ID=13626239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07716796A Expired - Fee Related JP3361687B2 (en) | 1996-03-29 | 1996-03-29 | Decimal point frequency synthesizer |
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JP (1) | JP3361687B2 (en) |
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JP6094730B2 (en) * | 2012-11-07 | 2017-03-15 | セイコーエプソン株式会社 | Frequency conversion circuit, atomic oscillator, electronic device, and control method of frequency conversion circuit |
EP3407497B1 (en) * | 2017-05-22 | 2024-01-17 | Stichting IMEC Nederland | Digital phase-locked loops using digital-to-time converters |
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1996
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