JPH088700B2 - クロマ信号記憶回路 - Google Patents
クロマ信号記憶回路Info
- Publication number
- JPH088700B2 JPH088700B2 JP1011208A JP1120889A JPH088700B2 JP H088700 B2 JPH088700 B2 JP H088700B2 JP 1011208 A JP1011208 A JP 1011208A JP 1120889 A JP1120889 A JP 1120889A JP H088700 B2 JPH088700 B2 JP H088700B2
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- JP
- Japan
- Prior art keywords
- chroma signal
- output
- memory
- converter
- switch
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は映像信号のクロマ成分を記憶する回路に関す
る。
る。
クロマ信号の周波数成分は約4MHz程度まで含まれてい
るが、これはカラーサブキャリア（NTSCで3.58MHz）で
変調されているからであり、色信号自身は実用的には0.
5MHz程度までの周波数成分しか含まない。
るが、これはカラーサブキャリア（NTSCで3.58MHz）で
変調されているからであり、色信号自身は実用的には0.
5MHz程度までの周波数成分しか含まない。
そこで従来の一方法として色信号を復調して、低いサ
ンプリング周波数でサンプルすることによりメモリ容量
を節約するという方法があった。
ンプリング周波数でサンプルすることによりメモリ容量
を節約するという方法があった。
この方法の一構成例を第３図に示す。端子ａよりクロ
マ信号を入力し、色復調回路51で色差信号Ｒ−Ｙおよび
Ｂ−Ｙを再生する。Ｒ−Y,B−Ｙの信号はスイッチ52で
交互に選択されて、A/D変換器53でサンプリングされ
る。サンプリングデータはメモリ54に蓄わえられた後、
D/A変換器551および552にＲ−Y,B−Ｙそれぞれが分けら
れて出力され、色変調回路56でクロマ信号に戻される。
端子ｃにはサンプリングクロックを入力するのである
が、通常は色復調回路51で副次的に作られるカラーサブ
キャリアfSC（NTSC方式で3.58MHz）が用いられる。A/D
変換器53はこの3.58MHzで動作するが、Ｒ−Y,B−Ｙ交互
にサンプリングしているので、結局色差信号のサンプリ
ング周波数は1.79MHzとなる。前述のとおり色差の実用
帯域は0.5MHzなので1.79MHzのサンプリング周波数で十
分である。もし仮にクロマ信号を直接サンプリングする
と、カラーサブキャリアの３倍（約10.7MHz）以上のサ
ンプリングクロックが必要であるから、復調によってメ
モリ容量は1/3で済むことになる。
マ信号を入力し、色復調回路51で色差信号Ｒ−Ｙおよび
Ｂ−Ｙを再生する。Ｒ−Y,B−Ｙの信号はスイッチ52で
交互に選択されて、A/D変換器53でサンプリングされ
る。サンプリングデータはメモリ54に蓄わえられた後、
D/A変換器551および552にＲ−Y,B−Ｙそれぞれが分けら
れて出力され、色変調回路56でクロマ信号に戻される。
端子ｃにはサンプリングクロックを入力するのである
が、通常は色復調回路51で副次的に作られるカラーサブ
キャリアfSC（NTSC方式で3.58MHz）が用いられる。A/D
変換器53はこの3.58MHzで動作するが、Ｒ−Y,B−Ｙ交互
にサンプリングしているので、結局色差信号のサンプリ
ング周波数は1.79MHzとなる。前述のとおり色差の実用
帯域は0.5MHzなので1.79MHzのサンプリング周波数で十
分である。もし仮にクロマ信号を直接サンプリングする
と、カラーサブキャリアの３倍（約10.7MHz）以上のサ
ンプリングクロックが必要であるから、復調によってメ
モリ容量は1/3で済むことになる。
また、従来技術のもう一つの方法としてはクロマ信号
を低い周波数に変換する方法がある。例えば4.3MHzの基
準周波数とクロマ信号を乗算することにより、クロマ信
号を0.7MHz±0.5MHzの帯域へ変換できる。変換後の最大
周波数は1.2MHzなので、前記の従来技術同様カラーサブ
キャリア（3.58MHz）でサンプリングが可能となる。
を低い周波数に変換する方法がある。例えば4.3MHzの基
準周波数とクロマ信号を乗算することにより、クロマ信
号を0.7MHz±0.5MHzの帯域へ変換できる。変換後の最大
周波数は1.2MHzなので、前記の従来技術同様カラーサブ
キャリア（3.58MHz）でサンプリングが可能となる。
上述した従来のクロマ信号記憶回路は、いずれもアナ
ログ信号の段階で復調・周波数変換などの処理を行なう
ため、位相調整やレベル調整が必要であるという欠点が
ある。特にクロマ信号は位相情報が重要なパラメータと
なるため、位相調整の手を抜くことはできない。またA/
D変換後のデジタルデータの段階で復調・周波数変換の
操作を行なうことは可能であるが、高価なものになるた
め一般にはあまり採用されてない。
ログ信号の段階で復調・周波数変換などの処理を行なう
ため、位相調整やレベル調整が必要であるという欠点が
ある。特にクロマ信号は位相情報が重要なパラメータと
なるため、位相調整の手を抜くことはできない。またA/
D変換後のデジタルデータの段階で復調・周波数変換の
操作を行なうことは可能であるが、高価なものになるた
め一般にはあまり採用されてない。
本発明のクロマ信号記録回路は、入力クロマ信号のカ
ラーバーストに同期したカラーサブキャリアfSCを生成
する手段と、該fSCをｎ逓倍（ｎは３以上の整数）した
周波数で入力クロマ信号をサンプリングする手段と、該
fSCをｍ回（ｍは２以上の整数）計数することに前記サ
ンプリング系列より連続するｎ個のサンプルを抽出する
手段と、該連続するｎ個のサンプルをｍ回繰返して出力
する手段とを有する。
ラーバーストに同期したカラーサブキャリアfSCを生成
する手段と、該fSCをｎ逓倍（ｎは３以上の整数）した
周波数で入力クロマ信号をサンプリングする手段と、該
fSCをｍ回（ｍは２以上の整数）計数することに前記サ
ンプリング系列より連続するｎ個のサンプルを抽出する
手段と、該連続するｎ個のサンプルをｍ回繰返して出力
する手段とを有する。
上述した従来の記憶回路が記憶信号の周波数帯域を下
げるという処理をしていたのに対し、本発明は、クロマ
信号の波形をカラーサブキャリア周期で区切ったときに
隣り合う同期の波形の相関性が高いことに着目し、連続
する複数周期の内の１波形で複数周期分の波形を代表さ
せるものである。
げるという処理をしていたのに対し、本発明は、クロマ
信号の波形をカラーサブキャリア周期で区切ったときに
隣り合う同期の波形の相関性が高いことに着目し、連続
する複数周期の内の１波形で複数周期分の波形を代表さ
せるものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のクロマ信号記憶回路の第１の実施例
のブロック図である。
のブロック図である。
端子ａはクロマ入力端子であって、A/D変換器５およ
びfSC生成回路１に接続されている。A/D変換器５の出力
はメモリ６に接続され、メモリ６の出力はスイッチ９の
入力に接続されている。スイッチ９の出力は４ワードシ
フトレジスタ10に接続され、シフトレジスタ10の出力は
D/A変換器８およびスイッチ９のもう一つの入力に接続
されている。D/A変換器８の出力は端子ｂよりクロマ信
号として出力される。一方、fSC生成回路１では入力ク
ロマ信号のカラーバーストの同期したカラーサブキャリ
アfSCを発生させ、４逓倍器２および２分周器３へ供給
される。４逓倍器２ではfSCの４倍のクロックが作ら
れ、４ワードシフトレジスタ10およびD/A変換器８の動
作クロックとする。２分周器３で作られたfSCの1/2の周
波数のクロックはスイッチ９の切替えに使うとともにゲ
ート回路４のゲート信号として使われる。ゲート回路４
は、４逓倍器２の出力クロックを２分周器３の出力でゲ
ートすることにより間欠的なクロックを作り、A/D変換
器5,書込み・読出し制御回路７の動作クロックとする。
びfSC生成回路１に接続されている。A/D変換器５の出力
はメモリ６に接続され、メモリ６の出力はスイッチ９の
入力に接続されている。スイッチ９の出力は４ワードシ
フトレジスタ10に接続され、シフトレジスタ10の出力は
D/A変換器８およびスイッチ９のもう一つの入力に接続
されている。D/A変換器８の出力は端子ｂよりクロマ信
号として出力される。一方、fSC生成回路１では入力ク
ロマ信号のカラーバーストの同期したカラーサブキャリ
アfSCを発生させ、４逓倍器２および２分周器３へ供給
される。４逓倍器２ではfSCの４倍のクロックが作ら
れ、４ワードシフトレジスタ10およびD/A変換器８の動
作クロックとする。２分周器３で作られたfSCの1/2の周
波数のクロックはスイッチ９の切替えに使うとともにゲ
ート回路４のゲート信号として使われる。ゲート回路４
は、４逓倍器２の出力クロックを２分周器３の出力でゲ
ートすることにより間欠的なクロックを作り、A/D変換
器5,書込み・読出し制御回路７の動作クロックとする。
次に、本実施例の動作をクロマ信号の流れに従って説
明する。端子ａより入力されたクロマ信号はA/D変換器
５でサンプリングされ、メモリ６へ書込まれる。このと
き、サンプリングおよび書込みクロックは間欠的であ
り、連続する４回のサンプリングと４回分の休止動作が
交互に行なわれる。メモリ６からの出力も間欠的である
が、データが出力されている期間はスイッチ９がメモリ
出力を選択し、休止期間はスイッチ９がシフトレジスタ
10の出力を選択することによりD/A変換器８には連続し
たサンプリングデータが入力される。すなわちシフトレ
ジスタ10で代表サンプリングされた波形を一巡させるこ
とにより、同じ波形を２度出力している。
明する。端子ａより入力されたクロマ信号はA/D変換器
５でサンプリングされ、メモリ６へ書込まれる。このと
き、サンプリングおよび書込みクロックは間欠的であ
り、連続する４回のサンプリングと４回分の休止動作が
交互に行なわれる。メモリ６からの出力も間欠的である
が、データが出力されている期間はスイッチ９がメモリ
出力を選択し、休止期間はスイッチ９がシフトレジスタ
10の出力を選択することによりD/A変換器８には連続し
たサンプリングデータが入力される。すなわちシフトレ
ジスタ10で代表サンプリングされた波形を一巡させるこ
とにより、同じ波形を２度出力している。
第２図は本発明のクロマ信号記憶回路の第２の実施例
のブロック図である。
のブロック図である。
本実施例では、第１の実施例のA/D変換器５とメモリ
６の間に４ワードシフトレジスタ11とスイッチ12が設け
られ、スイッチ９と４ワードシフトレジスタ10の代りに
４ワードシフトレジスタ13,14とスイッチ15が設けられ
ている。
６の間に４ワードシフトレジスタ11とスイッチ12が設け
られ、スイッチ９と４ワードシフトレジスタ10の代りに
４ワードシフトレジスタ13,14とスイッチ15が設けられ
ている。
次に、本実施例の動作を説明する。
A/D変換器５の出力のうち半分のデータはスイッチ１
を通してメモリ６に供給され、残り半分のデータは４ワ
ードレジスタ11を経由したのち、スイッチ12のもう一方
の入力を通してメモリ６に供給される。スイッチ12は４
回のサンプリングごとに切替るので、結局メモリ６へ書
込まれるデータは８回のA/Dサンプリング中の４回分だ
けである。メモリ６からの出力は４ワードシフトレジス
タ13に入力され、シフトレジスタ13の出力はシフトレジ
スタ14に入力される。また、スイッチ15はメモリ６およ
びシフトレジスタ13の出力を選択するか、シフトレジス
タ13および14の出力を選択するかして、D/A変換器８に
接続される。スイッチ15の切替えはfSCごとに行なわれ
るので、結局D/A変換器８へは同じ波形が２回連続して
出力されることになる。
を通してメモリ６に供給され、残り半分のデータは４ワ
ードレジスタ11を経由したのち、スイッチ12のもう一方
の入力を通してメモリ６に供給される。スイッチ12は４
回のサンプリングごとに切替るので、結局メモリ６へ書
込まれるデータは８回のA/Dサンプリング中の４回分だ
けである。メモリ６からの出力は４ワードシフトレジス
タ13に入力され、シフトレジスタ13の出力はシフトレジ
スタ14に入力される。また、スイッチ15はメモリ６およ
びシフトレジスタ13の出力を選択するか、シフトレジス
タ13および14の出力を選択するかして、D/A変換器８に
接続される。スイッチ15の切替えはfSCごとに行なわれ
るので、結局D/A変換器８へは同じ波形が２回連続して
出力されることになる。
本実施例の利点はメモリのビット構成が、×４ビット
となっているのに適している。さらに書込み・読出し制
御回路７が連続クロックで動作するため、本発明の回路
とともに用いられる輝度信号の記憶回路の制御回路と共
用が計れる。
となっているのに適している。さらに書込み・読出し制
御回路７が連続クロックで動作するため、本発明の回路
とともに用いられる輝度信号の記憶回路の制御回路と共
用が計れる。
以上説明したように本発明は、入力クロマ信号をfSC
周期で区切り、連続する複数の周期の内１周期分のデー
タのみメモリに格納し、出力するときにその１周忌分の
データを複数回出力することにより、メモリの容量が少
なくて済むという、従来の同様の効果があり、なおか
つ、クロマ信号に対しアナログ処理を行なわせないた
め、色相やレベルの調整をする必要がなく製造コストを
下げられるという効果がある。
周期で区切り、連続する複数の周期の内１周期分のデー
タのみメモリに格納し、出力するときにその１周忌分の
データを複数回出力することにより、メモリの容量が少
なくて済むという、従来の同様の効果があり、なおか
つ、クロマ信号に対しアナログ処理を行なわせないた
め、色相やレベルの調整をする必要がなく製造コストを
下げられるという効果がある。
第１図は本発明のクロマ信号記憶回路の第１の実施例の
ブロック図、第２図はクロマ信号記憶回路の第２の実施
例のブロック図、第３図はクロマ信号記憶回路の従来例
のブロック図である。 １……fSC生成回路、２……逓倍器、３……２分周器、
４……ゲート回路、５……A/D変換器、６……メモリ、
７……書込み・読出し制御回路、８……D/A変換器、9,1
2,15……スイッチ、10,11,13,14……４ワードシフトレ
ジスタ、51……色復調回路、52……スイッチ、53……A/
D変換器、54……メモリ、551,552……D/A変換器、56…
…色変調回路、57……２分周器、58……反転器、ａ……
クロマ信号入力端子、ｂ……クロマ信号出力端子、ｃ…
…サンプリングクロック入力端子。
ブロック図、第２図はクロマ信号記憶回路の第２の実施
例のブロック図、第３図はクロマ信号記憶回路の従来例
のブロック図である。 １……fSC生成回路、２……逓倍器、３……２分周器、
４……ゲート回路、５……A/D変換器、６……メモリ、
７……書込み・読出し制御回路、８……D/A変換器、9,1
2,15……スイッチ、10,11,13,14……４ワードシフトレ
ジスタ、51……色復調回路、52……スイッチ、53……A/
D変換器、54……メモリ、551,552……D/A変換器、56…
…色変調回路、57……２分周器、58……反転器、ａ……
クロマ信号入力端子、ｂ……クロマ信号出力端子、ｃ…
…サンプリングクロック入力端子。
Claims (1)
- 【請求項１】入力クロマ信号のカラーバーストに同期し
たカラーサブキャリアfSCを生成する手段と、該fSCをｎ
逓倍（ｎは３以上の整数）した周波数で入力クロマ信号
をサンプリングする手段と、該fSCをｍ回（ｍは２以上
の整数）計数するごとに前記サンプル系列より連続する
該fSCに対応したｎ個のサンプルを抽出する手段と、該
連続する該fSCに対応したｎ個のサンプルをｍ回繰り返
して出力する手段とを有するクロマ信号記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011208A JPH088700B2 (ja) | 1989-01-19 | 1989-01-19 | クロマ信号記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011208A JPH088700B2 (ja) | 1989-01-19 | 1989-01-19 | クロマ信号記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192288A JPH02192288A (ja) | 1990-07-30 |
| JPH088700B2 true JPH088700B2 (ja) | 1996-01-29 |
Family
ID=11771588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011208A Expired - Lifetime JPH088700B2 (ja) | 1989-01-19 | 1989-01-19 | クロマ信号記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088700B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148679A (ja) * | 1984-12-21 | 1986-07-07 | Sony Corp | デイジタルビデオ信号の記録装置 |
| JPS6338385A (ja) * | 1986-08-02 | 1988-02-18 | Sony Corp | カラ−ビデオ信号の高能率符号化装置 |
-
1989
- 1989-01-19 JP JP1011208A patent/JPH088700B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148679A (ja) * | 1984-12-21 | 1986-07-07 | Sony Corp | デイジタルビデオ信号の記録装置 |
| JPS6338385A (ja) * | 1986-08-02 | 1988-02-18 | Sony Corp | カラ−ビデオ信号の高能率符号化装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02192288A (ja) | 1990-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |