JPH088506B2 - パリティチェック方式 - Google Patents
パリティチェック方式Info
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- JPH088506B2 JPH088506B2 JP63249297A JP24929788A JPH088506B2 JP H088506 B2 JPH088506 B2 JP H088506B2 JP 63249297 A JP63249297 A JP 63249297A JP 24929788 A JP24929788 A JP 24929788A JP H088506 B2 JPH088506 B2 JP H088506B2
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- data
- memory
- parity
- timing
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 〔概 要〕 複数例のデータのメモリ書き込み後読み出したデータ
のパリティチェックを行う方式に関し、 必要最少限のパリティ演算部でパリティチェックを行
うことが出来るパリティチェック方式を実現することを
目的とし、 マルチフレームタイミングでメモリへデータを書き込
む場合、ディジタルデータが入力している時にセレクタ
で入力したｎ列のディジタルデータを優先選択してメモ
リへ書き込み、後読み出したデータをパリティチェッカ
でパリティチェックし、マルチフレームタイミングの次
のマルチフレームタイミングまでにｎ列のディジタルデ
ータの入力がない場合、次のタイミングではメモリから
読み出したデータをセレクタで選択して書き込みデータ
とし書き込み、後読み出したデータをパリティチェッカ
でパリティチェックする動作をｎ列のディジタルデータ
の入力があるまで繰り返すように構成する。
のパリティチェックを行う方式に関し、 必要最少限のパリティ演算部でパリティチェックを行
うことが出来るパリティチェック方式を実現することを
目的とし、 マルチフレームタイミングでメモリへデータを書き込
む場合、ディジタルデータが入力している時にセレクタ
で入力したｎ列のディジタルデータを優先選択してメモ
リへ書き込み、後読み出したデータをパリティチェッカ
でパリティチェックし、マルチフレームタイミングの次
のマルチフレームタイミングまでにｎ列のディジタルデ
ータの入力がない場合、次のタイミングではメモリから
読み出したデータをセレクタで選択して書き込みデータ
とし書き込み、後読み出したデータをパリティチェッカ
でパリティチェックする動作をｎ列のディジタルデータ
の入力があるまで繰り返すように構成する。
本発明は、複数例のデータのメモリ書き込み後読み出
したデータのパリティチェックを行う方式に関する。
したデータのパリティチェックを行う方式に関する。
複数例のデータでマルチフレームをなし、それぞれの
ビット多重フレームが異なるためデータ処理タイミング
が異なる場合、この複数例のデータからなるマルチフレ
ームを一旦それぞれに対応するメモリに書き込み、その
メモリのメモリエラーをチェックするためのパリティ演
算は各タイミング毎に行うことなる。
ビット多重フレームが異なるためデータ処理タイミング
が異なる場合、この複数例のデータからなるマルチフレ
ームを一旦それぞれに対応するメモリに書き込み、その
メモリのメモリエラーをチェックするためのパリティ演
算は各タイミング毎に行うことなる。
従って、そのタイミング数分パリティ演算回路が必要
となるため、より効率的な対応策を施したパリティチェ
ック方式が要求される。
となるため、より効率的な対応策を施したパリティチェ
ック方式が要求される。
第４図は従来例を説明するブロック図、第５図はパリ
ティ演算状況を説明する図をそれぞれを示す。
ティ演算状況を説明する図をそれぞれを示す。
第４図に示す従来例はそれぞれビット多重フレームが
異なる２系列の入力信号Ｄ（ディジタルデータであり第
５図に示すフレームデータD1,D2に相当する）をそれぞ
れ対応するメモリ（RAM）11（１）,11（２）へ格納する
データメモリ部１と、 メモリ（RAM）11（１）,11（２）へ格納したフレーム
データD1,D2の品質をチェックするためのパリティ演算
部2,3と、 データメモリ部１から読み出されたデータのパターン
検出やマルチフレームフォーマット変換等を行い出力デ
ータとして図示省略した伝送装置等へ送出するためのデ
ータ処理部５とを具備して構成している。
異なる２系列の入力信号Ｄ（ディジタルデータであり第
５図に示すフレームデータD1,D2に相当する）をそれぞ
れ対応するメモリ（RAM）11（１）,11（２）へ格納する
データメモリ部１と、 メモリ（RAM）11（１）,11（２）へ格納したフレーム
データD1,D2の品質をチェックするためのパリティ演算
部2,3と、 データメモリ部１から読み出されたデータのパターン
検出やマルチフレームフォーマット変換等を行い出力デ
ータとして図示省略した伝送装置等へ送出するためのデ
ータ処理部５とを具備して構成している。
尚、データメモリ部１は上述のメモリ（RAM）11
（１）,11（２）の他に、 入力信号Ｄからそのフレーム数をカウントするフレー
ムカウンタ（以下CTRと称する）12と、 ２系列からなるマルチフレーム毎にカウントアップす
るマルチフレームカウンタ（以下MFCTRと称する）13
と、 図示省略した制御部等からのライトイネーブル信号
（以下WE信号と称する）をMFCTR12の出力信号のイン
バート信号と論理積する論理積回路（以下AND回路と称
する）14（１）,14（２）と、 入力信号Ｄをメモリ（RAM）11（１）,11（２）に書き
込む時はメモリ（RAM）11（１）,11（２）へ入力信号Ｄ
を送出し、メモリ（RAM）11（１）,11（２）から読み出
す場合は入力信号Ｄのメモリ（RAM）11（１）,11（２）
への送出を阻止するようにインピーダンスを高く（例え
ば、数ＭΩ）するインピーダンス制御回路（以下HZ制御
部と称する）15（１）,15（２）と、 メモリ（RAM）11（１）,11（２）から読み出したデー
タを保持するフリップフロップ回路（以下F.F回路と称
する）16（１）,16（２）とを具備している。
（１）,11（２）の他に、 入力信号Ｄからそのフレーム数をカウントするフレー
ムカウンタ（以下CTRと称する）12と、 ２系列からなるマルチフレーム毎にカウントアップす
るマルチフレームカウンタ（以下MFCTRと称する）13
と、 図示省略した制御部等からのライトイネーブル信号
（以下WE信号と称する）をMFCTR12の出力信号のイン
バート信号と論理積する論理積回路（以下AND回路と称
する）14（１）,14（２）と、 入力信号Ｄをメモリ（RAM）11（１）,11（２）に書き
込む時はメモリ（RAM）11（１）,11（２）へ入力信号Ｄ
を送出し、メモリ（RAM）11（１）,11（２）から読み出
す場合は入力信号Ｄのメモリ（RAM）11（１）,11（２）
への送出を阻止するようにインピーダンスを高く（例え
ば、数ＭΩ）するインピーダンス制御回路（以下HZ制御
部と称する）15（１）,15（２）と、 メモリ（RAM）11（１）,11（２）から読み出したデー
タを保持するフリップフロップ回路（以下F.F回路と称
する）16（１）,16（２）とを具備している。
又、パリティ演算部2,3は同一の内容を具備して構成
してりる。即ち、HZ制御回路15（１）,15（２）に対応
して設置され、入力信号Ｄ（第５図のデータD1,D2とし
て示す）に対して挿入するパリティビットを発生するパ
リティジェネレータ（以下PTY−GENと称する）21,31
と、 F.F回路16（１）,16（２）に保持されているデータの
パリティをチェックするパリティチェック回路（以下PT
Y−CHECKと称する）22,32とを具備している。
してりる。即ち、HZ制御回路15（１）,15（２）に対応
して設置され、入力信号Ｄ（第５図のデータD1,D2とし
て示す）に対して挿入するパリティビットを発生するパ
リティジェネレータ（以下PTY−GENと称する）21,31
と、 F.F回路16（１）,16（２）に保持されているデータの
パリティをチェックするパリティチェック回路（以下PT
Y−CHECKと称する）22,32とを具備している。
メモリ（RAM）11（１）,11（２）は、CTR12の出力信
号をアドレスとし、AND回路14（１）,14（２）の出力信
号をそれぞれのWEパルスとして、入力信号Ｄのメモリ
（RAM）11（１）,11（２）への書き込み処理を行う。
号をアドレスとし、AND回路14（１）,14（２）の出力信
号をそれぞれのWEパルスとして、入力信号Ｄのメモリ
（RAM）11（１）,11（２）への書き込み処理を行う。
尚、メモリ（RAM）11（１）,11（２）に対する入力信
号Ｄの書き込みとその読み出しは、図示省略した制御部
の制御により交互に行われるものとする。
号Ｄの書き込みとその読み出しは、図示省略した制御部
の制御により交互に行われるものとする。
又、PTY−GEN21,31は入力信号Ｄの入力により、入力
信号Ｄの各系列データD1,D2に挿入すべきパリティビッ
トを送出する。
信号Ｄの各系列データD1,D2に挿入すべきパリティビッ
トを送出する。
そして、HZ制御回路15（１）,15（２）は図示省略し
た制御部の制御により、メモリ（RAM）11（１）,11
（２）に対する入力信号Ｄのフレーム毎の所定ビット位
置にこのパリティビットを挿入したものをメモリ（RA
M）11（１）,11（２）に書き込む。
た制御部の制御により、メモリ（RAM）11（１）,11
（２）に対する入力信号Ｄのフレーム毎の所定ビット位
置にこのパリティビットを挿入したものをメモリ（RA
M）11（１）,11（２）に書き込む。
本例の入力信号Ｄを構成する２系列のフレームデータ
D1,D2は、それぞれそのビット多重フレームが相違する
ため、CTR12の出力信号の送出タイミングが異なること
になる。
D1,D2は、それぞれそのビット多重フレームが相違する
ため、CTR12の出力信号の送出タイミングが異なること
になる。
それで、PTY−GEN21,31（２）から挿入するパリティ
ビットを送出するタイミング及びメモリ（RAM）11
（１）,11（２）に書き込むタイミングを各フレームデ
ータD1,D2のタイミングで処理することになる。
ビットを送出するタイミング及びメモリ（RAM）11
（１）,11（２）に書き込むタイミングを各フレームデ
ータD1,D2のタイミングで処理することになる。
PTY−CHECK22,32は、メモリ（RAM）11（１）,11
（２）に書き込まれたフレームデータD1,D2がエラーに
なって読み出されることをチェックするために、各フレ
ームデータD1,D2に挿入したパリティビットを第５図に
示すように垂直方向で“1"の数を演算し、予め決められ
た奇数又は偶数によりビットエラーを検出する。
（２）に書き込まれたフレームデータD1,D2がエラーに
なって読み出されることをチェックするために、各フレ
ームデータD1,D2に挿入したパリティビットを第５図に
示すように垂直方向で“1"の数を演算し、予め決められ
た奇数又は偶数によりビットエラーを検出する。
そして、もしビットエラーが検出されるとPTY−CHECK
22,32は、図示省略した制御部又は監視部に対してアラ
ーム信号を送出して、図示省略した制御部に対してはそ
の後の対応策を依頼すると共に、図示省略した監視部に
対してはアラームを表示させる。
22,32は、図示省略した制御部又は監視部に対してアラ
ーム信号を送出して、図示省略した制御部に対してはそ
の後の対応策を依頼すると共に、図示省略した監視部に
対してはアラームを表示させる。
上述の従来例では、メモリ（RAM）で発生するエラー
率が少ない場合でも、メモリ（RAM）への書き込みタイ
ミングが相違するフレームデータD1,D2のエラー検出を
行う場合、そのタイミングに一致したタイミングでパリ
ティチェックを行うため、書き込みタイミング数だけPT
Y−GEN12及びPTY−CHECK13を必要とし、その分回路構成
規模が大きくなる。
率が少ない場合でも、メモリ（RAM）への書き込みタイ
ミングが相違するフレームデータD1,D2のエラー検出を
行う場合、そのタイミングに一致したタイミングでパリ
ティチェックを行うため、書き込みタイミング数だけPT
Y−GEN12及びPTY−CHECK13を必要とし、その分回路構成
規模が大きくなる。
本発明は、必要最少限のパリティ演算部でパリティチ
ェックを行うことが出来るパリティチェック方式を実現
することを目的とする。
ェックを行うことが出来るパリティチェック方式を実現
することを目的とする。
第１図は本発明の原理を説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の10aは複数
フレームタイミングを有するｎ列のディジタルデータＤ
を予め設定された周期を有するタイミングで書き込むメ
モリ11aと、ｎ列のディジタルデータＤが入力した場合
はそれを優先して選択し、ｎ列のディジタルデータＤが
入力しない場合はメモリ11aから読み出したデータを選
択し書き込みデータとして送出するｎ列のデータ対応の
セレクタ40（１）〜40（ｎ）とを具備するデータメモリ
部であり、 20はメモリ11aへ書き込むためのディジタルデータＤ
へ挿入するパリティビットを発生するパリティジェネレ
ータ21aと、メモリ11aから読み出したデータの“1"の個
数と、メモリ11aに書き込む前のデータの“1"の個数と
を固定タイミングで比較してパリティをチェックするパ
リティチェッカ22aとを備えるパリティ演算部であり、 メモリ11aへのデータ書き込みタイミングは外部から
のディジタルデータが存在する場合は、メモリ11aに固
定するマルチフレームタイミングで書き込み、後読み出
したデータをパリティチェッカ22aでパリティチェック
し、 次のマルチフレームタイミングまでに外部からのディ
ジタルデータが存在しない場合は、次のタイミングでは
メモリ11aから読み出したデータをセレクタ40（１）〜4
0（ｎ）で選択して書き込みデータとし書き込む動作を
外部からのディジタルデータが存在するまで繰り返すよ
うに構成することにより、本課題を解決するための手段
とする。
フレームタイミングを有するｎ列のディジタルデータＤ
を予め設定された周期を有するタイミングで書き込むメ
モリ11aと、ｎ列のディジタルデータＤが入力した場合
はそれを優先して選択し、ｎ列のディジタルデータＤが
入力しない場合はメモリ11aから読み出したデータを選
択し書き込みデータとして送出するｎ列のデータ対応の
セレクタ40（１）〜40（ｎ）とを具備するデータメモリ
部であり、 20はメモリ11aへ書き込むためのディジタルデータＤ
へ挿入するパリティビットを発生するパリティジェネレ
ータ21aと、メモリ11aから読み出したデータの“1"の個
数と、メモリ11aに書き込む前のデータの“1"の個数と
を固定タイミングで比較してパリティをチェックするパ
リティチェッカ22aとを備えるパリティ演算部であり、 メモリ11aへのデータ書き込みタイミングは外部から
のディジタルデータが存在する場合は、メモリ11aに固
定するマルチフレームタイミングで書き込み、後読み出
したデータをパリティチェッカ22aでパリティチェック
し、 次のマルチフレームタイミングまでに外部からのディ
ジタルデータが存在しない場合は、次のタイミングでは
メモリ11aから読み出したデータをセレクタ40（１）〜4
0（ｎ）で選択して書き込みデータとし書き込む動作を
外部からのディジタルデータが存在するまで繰り返すよ
うに構成することにより、本課題を解決するための手段
とする。
ｎ列のフレームをカウントしてマルチフレーム毎に予
め設定された周期を有するタイミング信号を発生する所
定マルチフレームタイミングをメモリ11aへのデータ書
き込みタイミングとし、所定マルチフレームタイミング
発生時にディジタルデータが入力している場合はセレク
タ40（１）〜40（ｎ）でそれを優先選択してメモリ11a
へ書き込む。
め設定された周期を有するタイミング信号を発生する所
定マルチフレームタイミングをメモリ11aへのデータ書
き込みタイミングとし、所定マルチフレームタイミング
発生時にディジタルデータが入力している場合はセレク
タ40（１）〜40（ｎ）でそれを優先選択してメモリ11a
へ書き込む。
もし、所定マルチフレームタイミング発生時にディジ
タルデータが入力してない時は、メモリ11aから読み出
されたデータをセレクタ40（１）〜40（ｎ）で選択して
書き込みデータとして処理するようにして、常に一定タ
イミングを有する所定マルチフレームタイミング発生毎
にメモリ11aにデータを書き込むように処理することに
より、複数フレームタイミングを有するｎ列のデータの
パリティ演算を行うパリティ演算部20の構成を必要最少
限とすることが可能となる。
タルデータが入力してない時は、メモリ11aから読み出
されたデータをセレクタ40（１）〜40（ｎ）で選択して
書き込みデータとして処理するようにして、常に一定タ
イミングを有する所定マルチフレームタイミング発生毎
にメモリ11aにデータを書き込むように処理することに
より、複数フレームタイミングを有するｎ列のデータの
パリティ演算を行うパリティ演算部20の構成を必要最少
限とすることが可能となる。
以下本発明の要旨を第２図，第３図に示す実施例によ
り具体的に説明する。
り具体的に説明する。
第２図は本発明の実施例を説明するブロック図、第３
図は本発明の実施例におけるタイムチャートを説明する
図をそれぞれを示す。
図は本発明の実施例におけるタイムチャートを説明する
図をそれぞれを示す。
第２図に示す本発明の実施例は第１図で説明したメモ
リ11a,パリティジェネレータ21a、パリティチェッカ22
a、パリティ演算部20として、第４図で説明したのと同
様な内容を有するメモリ（RAM）11b,PTY−GEN21b,PTY−
CHECK22b及びパリティ演算部20aとし、 セレクタ40（１）〜40（ｎ）として、２系列のデータ
に対応する２入力−１出力のセレクタ（以下SELと称す
る）40a（１）,40a（２）から構成した例である。
リ11a,パリティジェネレータ21a、パリティチェッカ22
a、パリティ演算部20として、第４図で説明したのと同
様な内容を有するメモリ（RAM）11b,PTY−GEN21b,PTY−
CHECK22b及びパリティ演算部20aとし、 セレクタ40（１）〜40（ｎ）として、２系列のデータ
に対応する２入力−１出力のセレクタ（以下SELと称す
る）40a（１）,40a（２）から構成した例である。
尚、本実施例は上記の他に第４図で説明したデータ処
理部５を具備している。又、本実施例のCTR12a,MFCTR13
aは入力する２系列のディジタルデータＤのフレーム及
びマルチフレームをカウントした時の最大タイミングと
同等の出力信号を繰り返し発生するように設定されてい
るものとする。
理部５を具備している。又、本実施例のCTR12a,MFCTR13
aは入力する２系列のディジタルデータＤのフレーム及
びマルチフレームをカウントした時の最大タイミングと
同等の出力信号を繰り返し発生するように設定されてい
るものとする。
そして、メモリ（RAM）11bはこのCTR12aの出力信号を
アドレス（以下ADと称する）とし、図示省略した制御
部からのWE信号が出力されてから書き込み／読み出し端
子に入力するデータをCTR12aの出力信号で指示する箇
所へ書き込みを行う。
アドレス（以下ADと称する）とし、図示省略した制御
部からのWE信号が出力されてから書き込み／読み出し端
子に入力するデータをCTR12aの出力信号で指示する箇
所へ書き込みを行う。
又、メモリ（RAM）11bに対する書き込み及び読み出し
タイミングは、第４図で説明したように交互に繰り返さ
れるものとする。
タイミングは、第４図で説明したように交互に繰り返さ
れるものとする。
第３図に示すタイムチャートはメモリ（RAM）11bへデ
ータを書き込む時の状況を示す。即ち、SEL40a（１）,4
0a（２）の選択制御信号はMFCTR13aから出力される信
号であり、ディジタルデータＤが入力する場合は、この
選択制御信号で優先選択される。
ータを書き込む時の状況を示す。即ち、SEL40a（１）,4
0a（２）の選択制御信号はMFCTR13aから出力される信
号であり、ディジタルデータＤが入力する場合は、この
選択制御信号で優先選択される。
ADはCTR12aから出力される信号であり、SEL40a
（１）,40a（２）で選択される２系列のディジタルデー
タＤのメモリ（RAM）11b上の書き込み位置及び読み出し
位置を指示する。
（１）,40a（２）で選択される２系列のディジタルデー
タＤのメモリ（RAM）11b上の書き込み位置及び読み出し
位置を指示する。
又、SEL40a（１）,40a（２）は通常は外部から入力す
るディジタルデータＤを優先選択して出力し、外部から
入力するディジタルデータＤがない場合は、メモリ（RA
M）11bから読み出しF.F回路16へ保持している読み出し
データを選択して書き込みデータとしてメモリ（RAM）1
1bへ送出する。
るディジタルデータＤを優先選択して出力し、外部から
入力するディジタルデータＤがない場合は、メモリ（RA
M）11bから読み出しF.F回路16へ保持している読み出し
データを選択して書き込みデータとしてメモリ（RAM）1
1bへ送出する。
本実施例のパリティ演算部20aは１組のPTY−GEN21b、
PTY−CHECK22bからなり、PTY−GEN21bから送出されるパ
リティビットはHZ制御部15bでメモリ（RAM）11へ書き込
む２系列のデータに挿入することになる。
PTY−CHECK22bからなり、PTY−GEN21bから送出されるパ
リティビットはHZ制御部15bでメモリ（RAM）11へ書き込
む２系列のデータに挿入することになる。
そして、PTY−CHECK22bはF.F回路16に保持しているメ
モリ（RAM）11bからの読み出しデータのパリティを第５
図で説明したように垂直状態でチェックして、エラーの
有無を検出する。
モリ（RAM）11bからの読み出しデータのパリティを第５
図で説明したように垂直状態でチェックして、エラーの
有無を検出する。
上述のように、パリティチェックのタイミングを単一
のタイミングで処理することが可能となるため、パリテ
ィ演算部20a内構成も単一のタイミングに対応する１組
のPTY−GEN21b、PTY−CHECK22bを具備することで対応が
可能となる。
のタイミングで処理することが可能となるため、パリテ
ィ演算部20a内構成も単一のタイミングに対応する１組
のPTY−GEN21b、PTY−CHECK22bを具備することで対応が
可能となる。
又、この単一のタイミングは任意に設定することが可
能であるた、エラー発生率の状況に応じたタイミングで
パリティチェックが可能となる。
能であるた、エラー発生率の状況に応じたタイミングで
パリティチェックが可能となる。
以上のような本発明によれば、ハードウエア規模が必
要最少限ですむパリティチェック方式を提供することが
出来る。
要最少限ですむパリティチェック方式を提供することが
出来る。
第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明するブロック図、 第３図は本発明の実施例におけるタイムチャートを説明
する図、 第４図は従来例を説明するブロック図、 第５図はパリティ演算状況を説明する図、 をそれぞれを示す。 図において、 1,10a,10bはデータメモリ部、 2,3,20,20aはパリティ演算部、 ５はデータ処理部、 11（１）,11（２）,11bはメモリ（RAM）、 11aはメモリ、12,12aはCTR、 13,13aはMFCTR、 14（１）,14（２）はAND回路、 15aはインピーダンス制御部、 15b,15（１）,15（２）はHZ制御部、 16,16（１）,16（２）はF.F回路、 21,21b,31はPTY−GEN、 21aはパリティジェネレータ、 22,22b,32はPTY−CHECK、 22aはパリティチェッカ、 40（１）〜40（ｎ）セレクタ、 40a（１）,40a（２）はSEL、 をそれぞれを示す。
する図、 第４図は従来例を説明するブロック図、 第５図はパリティ演算状況を説明する図、 をそれぞれを示す。 図において、 1,10a,10bはデータメモリ部、 2,3,20,20aはパリティ演算部、 ５はデータ処理部、 11（１）,11（２）,11bはメモリ（RAM）、 11aはメモリ、12,12aはCTR、 13,13aはMFCTR、 14（１）,14（２）はAND回路、 15aはインピーダンス制御部、 15b,15（１）,15（２）はHZ制御部、 16,16（１）,16（２）はF.F回路、 21,21b,31はPTY−GEN、 21aはパリティジェネレータ、 22,22b,32はPTY−CHECK、 22aはパリティチェッカ、 40（１）〜40（ｎ）セレクタ、 40a（１）,40a（２）はSEL、 をそれぞれを示す。
Claims (1)
- 【請求項１】ｎ列のディジタルデータの書き込みタイミ
ングを、予め設定された周期で発生するマルチフレーム
タイミングとし、 前記マルチフレームタイミングでデータ処理を行うメモ
リ（11a）と、ｎ列のディジタルデータが入力した場合
はそれを優先して選択し、ｎ列のディジタルデータの入
力がない場合は前記メモリ（11a）から読み出したデー
タを選択し、書き込みデータとして送出するｎ列のディ
ジタルデータ対応のセレクタ（40（１）〜40（ｎ））と
を具備するデータメモリ部（10a）と、 前記メモリ（11a）へ書き込むためのディジタルデータ
へ挿入するパリティビットを発生するパリティジェネレ
ータ（21a）と、前記メモリ（11a）から読み出したデー
タの“1"の個数と、前記メモリ（11a）に書き込む前の
データの“1"の個数とを一定タイミングで比較してパリ
ティチェックするパリティチェッカ（22a）とを備える
パリティ演算部（20）とからなり、 前記マルチフレームタイミングで前記メモリ（11a）へ
データを書き込む場合、ディジタルデータが入力してい
る時は前記セレクタ（40（１）〜40（ｎ））で入力した
ｎ列のディジタルデータを優先選択して前記メモリ（11
a）へ書き込み、後読み出したデータをパリティチェッ
カ（22a）でパリティチェックし、 前記マルチフレームタイミングの次のマルチフレームタ
イミングまでにｎ列のディジタルデータの入力がない場
合、次のタイミングでは前記メモリ（11a）から読み出
したデータを前記セレクタ（40（１）〜40（ｎ））で選
択して書き込みデータとし書き込み、後読み出したデー
タをパリティチェッカ（22a）でパリティチェックする
動作をｎ列のディジタルデータの入力があるまで繰り返
すことを特徴とするパリティチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249297A JPH088506B2 (ja) | 1988-10-03 | 1988-10-03 | パリティチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249297A JPH088506B2 (ja) | 1988-10-03 | 1988-10-03 | パリティチェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0297127A JPH0297127A (ja) | 1990-04-09 |
| JPH088506B2 true JPH088506B2 (ja) | 1996-01-29 |
Family
ID=17190881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249297A Expired - Fee Related JPH088506B2 (ja) | 1988-10-03 | 1988-10-03 | パリティチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088506B2 (ja) |
-
1988
- 1988-10-03 JP JP63249297A patent/JPH088506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0297127A (ja) | 1990-04-09 |
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