JPH0883165A - コンパレータ装置 - Google Patents
コンパレータ装置Info
- Publication number
- JPH0883165A JPH0883165A JP7047236A JP4723695A JPH0883165A JP H0883165 A JPH0883165 A JP H0883165A JP 7047236 A JP7047236 A JP 7047236A JP 4723695 A JP4723695 A JP 4723695A JP H0883165 A JPH0883165 A JP H0883165A
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- JP
- Japan
- Prior art keywords
- sum
- result
- test
- mathematical operation
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 数学的オペレーションを実行することを要し
ないコンパレータ装置。 【構成】 ２つのＸＮＯＲゲート、１２，１４及びマル
チプレクサ（ＭＵＸ）１６を含む。ＸＮＯＲゲートへの
入力がＭＵＸ１６へパスされ、値の比較が真であれば抵
抗値Ｒ（ｎ−１）が選択される。
ないコンパレータ装置。 【構成】 ２つのＸＮＯＲゲート、１２，１４及びマル
チプレクサ（ＭＵＸ）１６を含む。ＸＮＯＲゲートへの
入力がＭＵＸ１６へパスされ、値の比較が真であれば抵
抗値Ｒ（ｎ−１）が選択される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサの演
算論理装置（ＡＬＵ）で実行されるコンパレータ装置の
改良に関連する。
算論理装置（ＡＬＵ）で実行されるコンパレータ装置の
改良に関連する。
【０００２】
【従来の技術及びその課題】典型的なマイクロプロセッ
サは、以下の機能ブロックを有する。回路を構成する中
央処理装置（ＣＰＵ）はメモリの適当なロケーションに
アクセスし、命令を解読する（interpret ）ことを要求
される。命令の実行はＣＰＵの中で行われる。ＣＰＵは
演算論理装置（ＡＬＵ）、制御部、種々のレジスタなど
を有する。ＣＰＵの正確な構成要素はマイクロプロセッ
サの応用例によって異なる。ＡＬＵは、データの演算及
び論理操作（オペレーション）を実行するコンビネーシ
ョン・ネットワークである。典型的な実行操作は、加
算、減算、乗算、除算、及び比較である。操作では、プ
ロセッサのスピードはプロセッサ内の個々の任意のブロ
ックの操作スピードに依存する。さらに、プロセッサの
構成要素をより小さく、より臨界速度（speed critica
l）を小さくすることを保証することが求められてい
る。
サは、以下の機能ブロックを有する。回路を構成する中
央処理装置（ＣＰＵ）はメモリの適当なロケーションに
アクセスし、命令を解読する（interpret ）ことを要求
される。命令の実行はＣＰＵの中で行われる。ＣＰＵは
演算論理装置（ＡＬＵ）、制御部、種々のレジスタなど
を有する。ＣＰＵの正確な構成要素はマイクロプロセッ
サの応用例によって異なる。ＡＬＵは、データの演算及
び論理操作（オペレーション）を実行するコンビネーシ
ョン・ネットワークである。典型的な実行操作は、加
算、減算、乗算、除算、及び比較である。操作では、プ
ロセッサのスピードはプロセッサ内の個々の任意のブロ
ックの操作スピードに依存する。さらに、プロセッサの
構成要素をより小さく、より臨界速度（speed critica
l）を小さくすることを保証することが求められてい
る。
【０００３】
【課題を解決するための手段及び作用】本発明の一実施
例によれば、数学的操作を実行することなく前記操作の
結果を決定するコンパレータ装置が提供され、以下の工
程を有する。２つ以上の変数の値を得て、前記変数を複
数の所定の条件でテストし、数学的操作の結果が所定値
に等しくなるか否かを測定し、テストが正である場合、
数学的操作の結果が所定数であると結論づけ、テストが
負である場合、数学的操作の結果が所定数ではないと結
論づける。参照として示す図面は、本発明の考えられる
実施例の回路図である。本発明は加算（又は減算）を行
うことなく、２変数の加算（又は減算）の結果が特定の
第３の値に等しいかどうかをテストする手段に関連す
る。
例によれば、数学的操作を実行することなく前記操作の
結果を決定するコンパレータ装置が提供され、以下の工
程を有する。２つ以上の変数の値を得て、前記変数を複
数の所定の条件でテストし、数学的操作の結果が所定値
に等しくなるか否かを測定し、テストが正である場合、
数学的操作の結果が所定数であると結論づけ、テストが
負である場合、数学的操作の結果が所定数ではないと結
論づける。参照として示す図面は、本発明の考えられる
実施例の回路図である。本発明は加算（又は減算）を行
うことなく、２変数の加算（又は減算）の結果が特定の
第３の値に等しいかどうかをテストする手段に関連す
る。
【０００４】
【実施例】任意のビットポジション［ｎ］における加算
器のキャリー・リップル部の入力が以下のような３つの
相互排他的（MUTUALLY EXCLUSIVE）変数を用いて表され
得る。 Ｐ［ｎ］ 伝搬 Cout= Ｃin １＋０、又は０＋１の加算のとき Ｇ［ｎ］ 生成 Cout= １ １＋１の加算のとき Ｋ［ｎ］ キル Cout= ０ ０＋０の加算のとき 以下のような単純加算を考える。 Ｓｕｍ［ｎ］−Ｐ［ｎ］ ｘｏｒ Ｃｏｕｔ［ｎ−１］
器のキャリー・リップル部の入力が以下のような３つの
相互排他的（MUTUALLY EXCLUSIVE）変数を用いて表され
得る。 Ｐ［ｎ］ 伝搬 Cout= Ｃin １＋０、又は０＋１の加算のとき Ｇ［ｎ］ 生成 Cout= １ １＋１の加算のとき Ｋ［ｎ］ キル Cout= ０ ０＋０の加算のとき 以下のような単純加算を考える。 Ｓｕｍ［ｎ］−Ｐ［ｎ］ ｘｏｒ Ｃｏｕｔ［ｎ−１］
【０００５】ここで、Ｐ［ｎ−１］が偽である場合、Ｃ
ｏｕｔ［ｎ−１］は判明し、Ｓｕｍ［ｎ］は確信をもっ
て決定され得る。Ｐ［ｎ−１］が真である場合、Ｃｏｕ
ｔ［ｎ−１］は判明せず、Ｓｕｍ［ｎ］は判明しない。
しかし、Ｐ［ｎ］も真である場合、Ｓｕｍ［ｎ］はＳｕ
ｍ［ｎ−１］と同じである。逆に、Ｐ［ｎ］が偽である
場合、Ｓｕｍ［ｎ］はＳｕｍ［ｎ−１］の逆になる。こ
れにより、Ｐ［ｎ，ｎ−１］，Ｇ［ｎ，ｎ−１］及びＫ
［ｎ，ｎ−１］のテストは以下の４つの考えられる条件
を導き出すことが分かる。 １ Ｓｕｍ［ｎ］＝０ ２ Ｓｕｍ［ｎ］−１ ３ Ｓｕｍ［ｎ］−Ｓｕｍ［ｎ−１］ ４ Ｓｕｍ［ｎ］＝Ｓｕｍ［ｎ−１］
ｏｕｔ［ｎ−１］は判明し、Ｓｕｍ［ｎ］は確信をもっ
て決定され得る。Ｐ［ｎ−１］が真である場合、Ｃｏｕ
ｔ［ｎ−１］は判明せず、Ｓｕｍ［ｎ］は判明しない。
しかし、Ｐ［ｎ］も真である場合、Ｓｕｍ［ｎ］はＳｕ
ｍ［ｎ−１］と同じである。逆に、Ｐ［ｎ］が偽である
場合、Ｓｕｍ［ｎ］はＳｕｍ［ｎ−１］の逆になる。こ
れにより、Ｐ［ｎ，ｎ−１］，Ｇ［ｎ，ｎ−１］及びＫ
［ｎ，ｎ−１］のテストは以下の４つの考えられる条件
を導き出すことが分かる。 １ Ｓｕｍ［ｎ］＝０ ２ Ｓｕｍ［ｎ］−１ ３ Ｓｕｍ［ｎ］−Ｓｕｍ［ｎ−１］ ４ Ｓｕｍ［ｎ］＝Ｓｕｍ［ｎ−１］
【０００６】この情報から更なる仮定が可能である。任
意のＳｕｍ［ｎ］＝０に対するＰ［ｎ−１］＝０の場
合、Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１及び／又は
Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１である。同様
に、任意のＳｕｍ［ｎ］＝１に対するＰ［ｎ−１］＝０
である場合、Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１及
び／又はＰ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１であ
る。
意のＳｕｍ［ｎ］＝０に対するＰ［ｎ−１］＝０の場
合、Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１及び／又は
Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１である。同様
に、任意のＳｕｍ［ｎ］＝１に対するＰ［ｎ−１］＝０
である場合、Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１及
び／又はＰ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１であ
る。
【０００７】さらに、Ｓｕｍ［ｎ］＝Ｓｕｍ［ｎ−１］
に対するＰ［ｎ−１］−１の場合、Ｐ［ｎ］＝１にな
り、Ｓｕｍ［ｎ］＝−Ｓｕｍ［ｎ−１］の場合、Ｐ
［ｎ］＝０である。つまり、Ｓｕｍが判明するか前のビ
ットとの関係が判明することがわかる。ＡＤＤの全結果
（full result ）が判明する場合、答えが要求値（requ
ired value）であるかのテストに必要なのは各ビットが
正しいかどうかであり（即ちゼロに対するテストであれ
ば反転し、１に対するテストであればパスする）、これ
らをワイド・ファスト・パラレルＡＮＤゲートに入れる
ことである。
に対するＰ［ｎ−１］−１の場合、Ｐ［ｎ］＝１にな
り、Ｓｕｍ［ｎ］＝−Ｓｕｍ［ｎ−１］の場合、Ｐ
［ｎ］＝０である。つまり、Ｓｕｍが判明するか前のビ
ットとの関係が判明することがわかる。ＡＤＤの全結果
（full result ）が判明する場合、答えが要求値（requ
ired value）であるかのテストに必要なのは各ビットが
正しいかどうかであり（即ちゼロに対するテストであれ
ば反転し、１に対するテストであればパスする）、これ
らをワイド・ファスト・パラレルＡＮＤゲートに入れる
ことである。
【０００８】この新しい方法では、利用すべき各ビット
のＳｕｍを伴うことなく、重複するペアを考える。各ビ
ットにおけるテストは、Ｓｕｍ［ｎ］が判明し正しい
か、あるいはＳｕｍ［ｎ］が判明せずＳｕｍ［ｎ−１］
との関係が正しいかのダブルテストである。ダブルテス
トが全ビットポジションでパスする場合、答えは要求さ
れた結果となる、このダブルテストがいずれかのビット
ポジションでフェイルする場合、結果は要求された結果
にはならない。
のＳｕｍを伴うことなく、重複するペアを考える。各ビ
ットにおけるテストは、Ｓｕｍ［ｎ］が判明し正しい
か、あるいはＳｕｍ［ｎ］が判明せずＳｕｍ［ｎ−１］
との関係が正しいかのダブルテストである。ダブルテス
トが全ビットポジションでパスする場合、答えは要求さ
れた結果となる、このダブルテストがいずれかのビット
ポジションでフェイルする場合、結果は要求された結果
にはならない。
【０００９】テストは、以下の通りである。目標結果が
００である場合、つまりＳｕｍ［ｎ］＝０かつＳｕｍ
［ｎ−１］＝０、Ｓｕｍ［ｎ］＝０又はＳｕｍ［ｎ］＝
Ｓｕｍ［ｎ−１］は以下を導く。Ｐ［ｎ］＝１ かつ
Ｇ［ｎ−１］＝１であればＳｕｍ［ｎ］＝０ Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝０であり、Ｐ［ｎ］＝１ かつ Ｐ［ｎ−１］
＝１であればＳｕｍ［ｎ］＝Ｓｕｍ［ｎ−１］である。
これは、Ｐ［ｎ］ ｘｏｒ Ｋ［ｎ−１］と簡略化でき
る。
００である場合、つまりＳｕｍ［ｎ］＝０かつＳｕｍ
［ｎ−１］＝０、Ｓｕｍ［ｎ］＝０又はＳｕｍ［ｎ］＝
Ｓｕｍ［ｎ−１］は以下を導く。Ｐ［ｎ］＝１ かつ
Ｇ［ｎ−１］＝１であればＳｕｍ［ｎ］＝０ Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝０であり、Ｐ［ｎ］＝１ かつ Ｐ［ｎ−１］
＝１であればＳｕｍ［ｎ］＝Ｓｕｍ［ｎ−１］である。
これは、Ｐ［ｎ］ ｘｏｒ Ｋ［ｎ−１］と簡略化でき
る。
【００１０】もし目標結果が０１である場合、つまりＳ
ｕｍ［ｎ］＝０かつＳｕｍ［ｎ−１］＝１、Ｓｕｍ
［ｎ］＝０又はＳｕｍ［ｎ］＝〜Ｓｕｍ［ｎ−１］は以
下を導く。Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１であ
ればＳｕｍ［ｎ］＝０ Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝０であり、Ｐ［ｎ］＝０ かつ Ｐ［ｎ−１］
＝１であればＳｕｍ［ｎ］＝〜Ｓｕｍ［ｎ−１］であ
る。これは、Ｐ［ｎ］ ｘｏｒ 〜Ｇ［ｎ−１］と簡略
化できる。
ｕｍ［ｎ］＝０かつＳｕｍ［ｎ−１］＝１、Ｓｕｍ
［ｎ］＝０又はＳｕｍ［ｎ］＝〜Ｓｕｍ［ｎ−１］は以
下を導く。Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１であ
ればＳｕｍ［ｎ］＝０ Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝０であり、Ｐ［ｎ］＝０ かつ Ｐ［ｎ−１］
＝１であればＳｕｍ［ｎ］＝〜Ｓｕｍ［ｎ−１］であ
る。これは、Ｐ［ｎ］ ｘｏｒ 〜Ｇ［ｎ−１］と簡略
化できる。
【００１１】もし目標結果が１０である場合、つまりＳ
ｕｍ［ｎ］＝１かつＳｕｍ［ｎ−１］＝０、Ｓｕｍ
［ｎ］＝１又はＳｕｍ［ｎ］＝〜Ｓｕｍ［ｎ−１］は以
下を導く。Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１であ
ればＳｕｍ［ｎ］＝１ Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝１ Ｐ［ｎ］＝０ かつ Ｐ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝〜Ｓｕｍ［ｎ−１］である。これは、Ｐ［ｎ］
ｘｏｒ 〜Ｋ［ｎ−１］と簡略化できる。
ｕｍ［ｎ］＝１かつＳｕｍ［ｎ−１］＝０、Ｓｕｍ
［ｎ］＝１又はＳｕｍ［ｎ］＝〜Ｓｕｍ［ｎ−１］は以
下を導く。Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１であ
ればＳｕｍ［ｎ］＝１ Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝１ Ｐ［ｎ］＝０ かつ Ｐ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝〜Ｓｕｍ［ｎ−１］である。これは、Ｐ［ｎ］
ｘｏｒ 〜Ｋ［ｎ−１］と簡略化できる。
【００１２】もし目標結果が１１である場合、つまりＳ
ｕｍ［ｎ］＝１かつＳｕｍ［ｎ−１］＝１、Ｓｕｍ
［ｎ］＝１又はＳｕｍ［ｎ］＝Ｓｕｍ［ｎ−１］は以下
を導く。Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１であれ
ばＳｕｍ［ｎ］＝１ Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝１であり、Ｐ［ｎ］＝１ かつ Ｐ［ｎ−１］
＝１であればＳｕｍ［ｎ］＝Ｓｕｍ［ｎ−１］である。
これは、Ｐ［ｎ］ ｘｏｒ Ｇ［ｎ−１］と簡略化でき
る。
ｕｍ［ｎ］＝１かつＳｕｍ［ｎ−１］＝１、Ｓｕｍ
［ｎ］＝１又はＳｕｍ［ｎ］＝Ｓｕｍ［ｎ−１］は以下
を導く。Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１であれ
ばＳｕｍ［ｎ］＝１ Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１であればＳｕｍ
［ｎ］＝１であり、Ｐ［ｎ］＝１ かつ Ｐ［ｎ−１］
＝１であればＳｕｍ［ｎ］＝Ｓｕｍ［ｎ−１］である。
これは、Ｐ［ｎ］ ｘｏｒ Ｇ［ｎ−１］と簡略化でき
る。
【００１３】もし、新たに２変数をつくる場合は、Ｐ
［ｎ］ ｘｏｒ Ｋ［ｎ−１］＝Ｚ［ｎ］及びＰ［ｎ］
ｘｏｒ Ｇ［ｎ−１］＝Ｈ［ｎ］となり、００のテス
トはＺ［ｎ］、０１のテストは〜Ｈ［ｎ］であり、１０
のテストは〜Ｚ［ｎ］であり、１１のテストはＨ［ｎ］
である。例えば、ビットゼロのテストは若干異なる。こ
の場合、１にはＰ［０］ ｘｏｒ ｃｉｎで、０にはＰ
［０］ ｘｏｒ 〜ｃｉｎでテストすることが必要にな
る。（すなわち、それを評価することが必要になる）こ
れを以下の表に示す。
［ｎ］ ｘｏｒ Ｋ［ｎ−１］＝Ｚ［ｎ］及びＰ［ｎ］
ｘｏｒ Ｇ［ｎ−１］＝Ｈ［ｎ］となり、００のテス
トはＺ［ｎ］、０１のテストは〜Ｈ［ｎ］であり、１０
のテストは〜Ｚ［ｎ］であり、１１のテストはＨ［ｎ］
である。例えば、ビットゼロのテストは若干異なる。こ
の場合、１にはＰ［０］ ｘｏｒ ｃｉｎで、０にはＰ
［０］ ｘｏｒ 〜ｃｉｎでテストすることが必要にな
る。（すなわち、それを評価することが必要になる）こ
れを以下の表に示す。
【００１４】
【表１】 これをすべて実施する一つの方法は、ＡＬＵビット毎に
２つの別のｘｏｒゲートをビルトし、Ｚ［ｎ］及びＨ
［ｎ］タームをつくることである。これらはそれぞれに
応じて、いかなる要求値でも検知するワイドＡＮＤゲー
トへの入力として用いられる。これは非常に単純な定数
で、例えばＣである。
２つの別のｘｏｒゲートをビルトし、Ｚ［ｎ］及びＨ
［ｎ］タームをつくることである。これらはそれぞれに
応じて、いかなる要求値でも検知するワイドＡＮＤゲー
トへの入力として用いられる。これは非常に単純な定数
で、例えばＣである。
【００１５】抵抗値Ｒと比較するために、図１の回路が
用いられ得る。この回路はＳｕｍが用いられる場合に必
要なｘｏｒゲートより多い８以上のトランジスタを用い
るが、これらのゲートは現在臨界速度ではないため、従
来のケースより実質的に小さくできる。この図に見られ
るように、本発明を実施する回路は２つのＸＮＯＲゲー
ト１２、１４及びＭＵＸ１６を有する。ＸＮＯＲゲート
への入力はＭＵＸへパスされ、値の比較が真であれば抵
抗値Ｒ［ｎ−１］が選択される。これが本発明の機能を
成し得る唯一の方法であることは明白である。当業者で
あれば同様の結果を得るために他にブール・アーキテク
チャを用いることができることは明らかであろう。本実
施手段に従って、コンパレータ装置が上述のように代替
となるため、加算操作を完了するのを待つ必要がなくな
る。
用いられ得る。この回路はＳｕｍが用いられる場合に必
要なｘｏｒゲートより多い８以上のトランジスタを用い
るが、これらのゲートは現在臨界速度ではないため、従
来のケースより実質的に小さくできる。この図に見られ
るように、本発明を実施する回路は２つのＸＮＯＲゲー
ト１２、１４及びＭＵＸ１６を有する。ＸＮＯＲゲート
への入力はＭＵＸへパスされ、値の比較が真であれば抵
抗値Ｒ［ｎ−１］が選択される。これが本発明の機能を
成し得る唯一の方法であることは明白である。当業者で
あれば同様の結果を得るために他にブール・アーキテク
チャを用いることができることは明らかであろう。本実
施手段に従って、コンパレータ装置が上述のように代替
となるため、加算操作を完了するのを待つ必要がなくな
る。
【００１６】さらに、以下の項を開示する。 （１） 数学的操作を実行することなく、数学的操作の
結果を決定するコンパレータ装置であって、２つ以上の
変数の値を得て、前記変数を複数の所定の条件でテスト
し、数学的操作の結果が所定値に等しくなるか否かを決
定し、テストが正である場合、数学的操作の結果が所定
数であると結論づけ、テストが負である場合、数学的操
作の結果が所定数ではないと結論づける前記コンパレー
タ装置。
結果を決定するコンパレータ装置であって、２つ以上の
変数の値を得て、前記変数を複数の所定の条件でテスト
し、数学的操作の結果が所定値に等しくなるか否かを決
定し、テストが正である場合、数学的操作の結果が所定
数であると結論づけ、テストが負である場合、数学的操
作の結果が所定数ではないと結論づける前記コンパレー
タ装置。
【００１７】（２） ２つのＸＮＯＲゲート、１２，１
４及びマルチプレクサ（ＭＵＸ）１６を含む。ＸＮＯＲ
ゲートへの入力がＭＵＸ１６へパスされ、値の比較が真
であれば抵抗値Ｒ（ｎ−１）が選択される。
４及びマルチプレクサ（ＭＵＸ）１６を含む。ＸＮＯＲ
ゲートへの入力がＭＵＸ１６へパスされ、値の比較が真
であれば抵抗値Ｒ（ｎ−１）が選択される。
【図１】本発明の考えられる実施例の回路図である。
１２ ＸＮＯＲゲート １４ ＸＮＯＲゲート １６ ＭＵＸ
Claims (1)
- 【請求項１】 数学的操作を実行することなく、数学的
操作の結果を決定するコンパレータ装置であって、 ２つ以上の変数の値を得て、 前記変数を複数の所定の条件でテストし、数学的操作の
結果が所定値に等しくなるか否かを決定し、 テストが正である場合、数学的操作の結果が所定数であ
ると結論づけ、 テストが負である場合、数学的操作の結果が所定数では
ないと結論づける前記コンパレータ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9404377A GB9404377D0 (en) | 1994-03-07 | 1994-03-07 | Improvements in or relating to a comparator scheme |
| GB94043775 | 1994-03-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883165A true JPH0883165A (ja) | 1996-03-26 |
Family
ID=10751425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7047236A Pending JPH0883165A (ja) | 1994-03-07 | 1995-03-07 | コンパレータ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5644521A (ja) |
| EP (1) | EP0679989A1 (ja) |
| JP (1) | JPH0883165A (ja) |
| GB (1) | GB9404377D0 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6161164A (en) * | 1996-09-16 | 2000-12-12 | International Business Machines Corp. | Content addressable memory accessed by the sum of two operands |
| US5975749A (en) * | 1997-07-11 | 1999-11-02 | International Business Machines Corporation | Zero and one detection chain for a carry select adder |
| US6088763A (en) * | 1998-03-16 | 2000-07-11 | International Business Machines Corporation | Method and apparatus for translating an effective address to a real address within a cache memory |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983382A (en) * | 1975-06-02 | 1976-09-28 | International Business Machines Corporation | Adder with fast detection of sum equal to zeroes or radix minus one |
| DE3663314D1 (en) * | 1985-02-11 | 1989-06-15 | Siemens Ag | Method and circuit for monitoring the sum or difference of two quantities by comparison with a third quantity in a binary representation |
| US4947359A (en) * | 1988-02-17 | 1990-08-07 | International Business Machines Corporation | Apparatus and method for prediction of zero arithmetic/logic results |
| US4924422A (en) * | 1988-02-17 | 1990-05-08 | International Business Machines Corporation | Method and apparatus for modified carry-save determination of arithmetic/logic zero results |
| JPH01277931A (ja) * | 1988-04-29 | 1989-11-08 | Nec Ic Microcomput Syst Ltd | 零検出回路 |
| JP3090330B2 (ja) * | 1989-12-21 | 2000-09-18 | エスジーエス―トムソン・マイクロエレクトロニクス・インコーポレイテッド | 出力信号発生装置及びその方法並びにｆｉｆｏメモリ |
| US5270955A (en) * | 1992-07-31 | 1993-12-14 | Texas Instruments Incorporated | Method of detecting arithmetic or logical computation result |
| US5367477A (en) * | 1993-11-29 | 1994-11-22 | Motorola, Inc. | Method and apparatus for performing parallel zero detection in a data processing system |
-
1994
- 1994-03-07 GB GB9404377A patent/GB9404377D0/en active Pending
-
1995
- 1995-03-06 US US08/399,261 patent/US5644521A/en not_active Expired - Lifetime
- 1995-03-07 JP JP7047236A patent/JPH0883165A/ja active Pending
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| US5644521A (en) | 1997-07-01 |
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