JPH0879557A - 同期分離回路 - Google Patents
同期分離回路Info
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- JPH0879557A JPH0879557A JP6215674A JP21567494A JPH0879557A JP H0879557 A JPH0879557 A JP H0879557A JP 6215674 A JP6215674 A JP 6215674A JP 21567494 A JP21567494 A JP 21567494A JP H0879557 A JPH0879557 A JP H0879557A
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Abstract
(57)【要約】
【目的】 再度クランプ（特定電圧への設定処理）がか
かるまでの時間が短縮化されて同期分離の動作が安定化
され得る同期分離回路を提供すること。 【構成】 この同期分離回路の補間回路では、入力信号
のクロック同期成分が同期分離されると、第１のトラン
ジスタ（Ｔｒ）Ｑ7 がオンして第２のＴｒＱ10のベース
電圧をＴｒＱ7 のサチレーション電圧まで引き下げる。
入力信号がクロック同期区間を過ぎるとＴｒＱ7 はオフ
となり、第２のコンデンサＣ2 がＴｒＱ8からのベース
電流ＩC8とＴｒＱ10からのベース電流ＩC10 とによって
充電されることにより、ＴｒＱ10のベース電圧は次第に
増加して所定の電圧ＶTHを上回ると第３のＴｒＱ14がオ
ンして第１のコンデンサＣ1 から電荷を引き込む。Ｔｒ
Ｑ10のベース電圧がＴｒＱ7 のサチレーション電圧から
所定の電圧ＶTHに達する時間Ｔは非同期信号区間の同期
分離されない時間ｔよりも長く設定されている。
かるまでの時間が短縮化されて同期分離の動作が安定化
され得る同期分離回路を提供すること。 【構成】 この同期分離回路の補間回路では、入力信号
のクロック同期成分が同期分離されると、第１のトラン
ジスタ（Ｔｒ）Ｑ7 がオンして第２のＴｒＱ10のベース
電圧をＴｒＱ7 のサチレーション電圧まで引き下げる。
入力信号がクロック同期区間を過ぎるとＴｒＱ7 はオフ
となり、第２のコンデンサＣ2 がＴｒＱ8からのベース
電流ＩC8とＴｒＱ10からのベース電流ＩC10 とによって
充電されることにより、ＴｒＱ10のベース電圧は次第に
増加して所定の電圧ＶTHを上回ると第３のＴｒＱ14がオ
ンして第１のコンデンサＣ1 から電荷を引き込む。Ｔｒ
Ｑ10のベース電圧がＴｒＱ7 のサチレーション電圧から
所定の電圧ＶTHに達する時間Ｔは非同期信号区間の同期
分離されない時間ｔよりも長く設定されている。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号等のクロック
同期成分を含む入力信号からクロック同期信号（Ｃ．
Ｓ）を分離出力する同期分離回路に関する。
同期成分を含む入力信号からクロック同期信号（Ｃ．
Ｓ）を分離出力する同期分離回路に関する。
【０００２】
【従来の技術】従来、この種の同期分離回路には、例え
ば図２に示すような回路構成のものがある。この同期分
離回路は、電源電圧ＶCCが５Ｖに保たれる等電位線，及
びこれに平行する共通線の間に対し、スイッチング素子
としての６個のトランジスタＱ1 〜Ｑ6 ，８個の抵抗Ｒ
1 〜Ｒ8 ，及び電流検出器１０を接続し、入力端子ＳIN
から入力される映像信号等のクロック同期成分を含む入
力信号がコンデンサＣ1及び抵抗Ｒ1 から成るシンクチ
ップクランプ回路（直流再生回路）を通って交流成分が
除去されて電圧保持端子ＶINを介してトランジスタＱ3
のエミッタ側へ伝送され、電流検出器１０で入力信号に
関しての同期信号区間におけるコンデンサＣ1 に対する
充電電流，及び非同期信号区間におけるコンデンサＣ1
の放電電流の差が検出されることによって、トランジス
タＱ5 ，Ｑ6 の両コレクタ側間からクロック同期信号
（Ｃ．Ｓ）が分離出力されるようになっている。
ば図２に示すような回路構成のものがある。この同期分
離回路は、電源電圧ＶCCが５Ｖに保たれる等電位線，及
びこれに平行する共通線の間に対し、スイッチング素子
としての６個のトランジスタＱ1 〜Ｑ6 ，８個の抵抗Ｒ
1 〜Ｒ8 ，及び電流検出器１０を接続し、入力端子ＳIN
から入力される映像信号等のクロック同期成分を含む入
力信号がコンデンサＣ1及び抵抗Ｒ1 から成るシンクチ
ップクランプ回路（直流再生回路）を通って交流成分が
除去されて電圧保持端子ＶINを介してトランジスタＱ3
のエミッタ側へ伝送され、電流検出器１０で入力信号に
関しての同期信号区間におけるコンデンサＣ1 に対する
充電電流，及び非同期信号区間におけるコンデンサＣ1
の放電電流の差が検出されることによって、トランジス
タＱ5 ，Ｑ6 の両コレクタ側間からクロック同期信号
（Ｃ．Ｓ）が分離出力されるようになっている。
【０００３】即ち、この同期分離回路において、電圧保
持端子ＶINは３３０ｋΩの抵抗Ｒ1を介して接地され、
入力端子ＳINは１μＦのコンデンサＣ1 を介して抵抗Ｒ
1 及び電圧保持端子ＶINの間に接続されており、電流検
出器１０はトランジスタＱ3のコレクタ側，トランジス
タＱ4 のベース側，及び等電位線の間に接続されてい
る。
持端子ＶINは３３０ｋΩの抵抗Ｒ1を介して接地され、
入力端子ＳINは１μＦのコンデンサＣ1 を介して抵抗Ｒ
1 及び電圧保持端子ＶINの間に接続されており、電流検
出器１０はトランジスタＱ3のコレクタ側，トランジス
タＱ4 のベース側，及び等電位線の間に接続されてい
る。
【０００４】又、トランジスタＱ3 のベース側はそのエ
ミッタ側が抵抗Ｒ4 を介して等電位線に接続されたトラ
ンジスタＱ2 のコレクタ側と、等電位線及び共通線の間
に設けられた抵抗Ｒ2 ，Ｒ3 の間にそのベース側が接続
され，且つそのコレクタ側が共通線に接続されたトラン
ジスタＱ1 のエミッタ側との間に接続されている。
ミッタ側が抵抗Ｒ4 を介して等電位線に接続されたトラ
ンジスタＱ2 のコレクタ側と、等電位線及び共通線の間
に設けられた抵抗Ｒ2 ，Ｒ3 の間にそのベース側が接続
され，且つそのコレクタ側が共通線に接続されたトラン
ジスタＱ1 のエミッタ側との間に接続されている。
【０００５】更に、トランジスタＱ4 に関してはエミッ
タ側及び等電位線の間に抵抗Ｒ5 が介挿され，且つコレ
クタ側及び共通線の間に抵抗Ｒ6 が介挿され、トランジ
スタＱ5 に関してはそのベース側が抵抗Ｒ7 を介して抵
抗Ｒ6 及びトランジスタＱ4のコレクタ側の間に接続さ
れ，且つそのエミッタ側が共通線に接続され、トランジ
スタＱ6 に関してはそのエミッタ側が抵抗Ｒ8 を介して
等電位線に接続されている。
タ側及び等電位線の間に抵抗Ｒ5 が介挿され，且つコレ
クタ側及び共通線の間に抵抗Ｒ6 が介挿され、トランジ
スタＱ5 に関してはそのベース側が抵抗Ｒ7 を介して抵
抗Ｒ6 及びトランジスタＱ4のコレクタ側の間に接続さ
れ，且つそのエミッタ側が共通線に接続され、トランジ
スタＱ6 に関してはそのエミッタ側が抵抗Ｒ8 を介して
等電位線に接続されている。
【０００６】尚、この同期分離回路では、抵抗Ｒ2 ，Ｒ
3 の抵抗値には同じ値（例えば１０ｋΩ）のものが使用
され、トランジスタＱ2 ，Ｑ6 のベース側がバイアス入
力ｂとなる。
3 の抵抗値には同じ値（例えば１０ｋΩ）のものが使用
され、トランジスタＱ2 ，Ｑ6 のベース側がバイアス入
力ｂとなる。
【０００７】この同期分離回路における同期分離の動作
は、先ず図３（ａ）に示すような波形のクロック同期成
分を含む入力信号が入力端子ＳINより入力され、その同
期成分の先端（シンクチップ）が電圧保持端子ＶINにお
いて電源電圧ＶCC（５Ｖ）及び抵抗Ｒ2 ，Ｒ3 によりＶ
CC・Ｒ2 ／（Ｒ2 ＋Ｒ3 ）なる関係で定められる特定電
圧（２．５Ｖ）に設定された状態でトランジスタＱ3 の
エミッタ側へ伝送される。このとき、トランジスタＱ3
のコレクタ側には同期区間のみ電流ＩC3が流れるので、
電流検出器１０では電流ＩC3を検出するとトランジスタ
Ｑ4 をオンさせる。これにより、トランジスタＱ5 のコ
レクタ側から図３（ｂ）に示すような矩形のクロック同
期信号（Ｃ．Ｓ）が同期分離して出力される。
は、先ず図３（ａ）に示すような波形のクロック同期成
分を含む入力信号が入力端子ＳINより入力され、その同
期成分の先端（シンクチップ）が電圧保持端子ＶINにお
いて電源電圧ＶCC（５Ｖ）及び抵抗Ｒ2 ，Ｒ3 によりＶ
CC・Ｒ2 ／（Ｒ2 ＋Ｒ3 ）なる関係で定められる特定電
圧（２．５Ｖ）に設定された状態でトランジスタＱ3 の
エミッタ側へ伝送される。このとき、トランジスタＱ3
のコレクタ側には同期区間のみ電流ＩC3が流れるので、
電流検出器１０では電流ＩC3を検出するとトランジスタ
Ｑ4 をオンさせる。これにより、トランジスタＱ5 のコ
レクタ側から図３（ｂ）に示すような矩形のクロック同
期信号（Ｃ．Ｓ）が同期分離して出力される。
【０００８】因みに、この同期分離回路のように、入力
信号の同期成分の先端を所定の電圧に保つ信号処理方式
はシンクチップクランプ方式と呼ばれる。
信号の同期成分の先端を所定の電圧に保つ信号処理方式
はシンクチップクランプ方式と呼ばれる。
【０００９】
【発明が解決しようとする課題】上述したシンクチップ
クランプ方式の同期分離回路の場合、入力信号が映像信
号のようにその波形においてサグやうねりを有していた
り、或いはこうした同期分離回路がチューナ等に用いら
れてチャンネル切り替え等により入力信号のレベルが持
ち上がると、シンクチップレベルも持ち上がってクラン
プ（特定電圧への設定処理）がかからなくなってしまう
ことがある。
クランプ方式の同期分離回路の場合、入力信号が映像信
号のようにその波形においてサグやうねりを有していた
り、或いはこうした同期分離回路がチューナ等に用いら
れてチャンネル切り替え等により入力信号のレベルが持
ち上がると、シンクチップレベルも持ち上がってクラン
プ（特定電圧への設定処理）がかからなくなってしまう
ことがある。
【００１０】こうした場合、コンデンサＣ1 に蓄電され
た電荷が抵抗Ｒ1 を通して接地側へ放電されるため、再
度クランプがかかるまでの時間ｔは同期分離が行われな
くなるが、従来の同期分離回路ではこの時間ｔがシンク
チップレベルの持ち上がり具合によってまちまちとなっ
て同期分離の動作が不安定になり易いという問題があ
る。
た電荷が抵抗Ｒ1 を通して接地側へ放電されるため、再
度クランプがかかるまでの時間ｔは同期分離が行われな
くなるが、従来の同期分離回路ではこの時間ｔがシンク
チップレベルの持ち上がり具合によってまちまちとなっ
て同期分離の動作が不安定になり易いという問題があ
る。
【００１１】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、一旦クランプがか
からなくなってから再度クランプがかかるまでの時間が
短縮化されると共に、同期分離の動作が安定化され得る
同期分離回路を提供することにある。
なされたもので、その技術的課題は、一旦クランプがか
からなくなってから再度クランプがかかるまでの時間が
短縮化されると共に、同期分離の動作が安定化され得る
同期分離回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、クロッ
ク同期成分を含む入力信号から該入力信号に関しての同
期信号区間における第１のコンデンサに対する充電電
流，及び非同期信号区間における該第１のコンデンサの
放電電流の差を検出することでクロック同期信号を分離
出力する同期分離回路において、クロック同期成分の同
期分離時にはオンし，且つ入力信号として映像信号が入
力されている場合の非同期分離時にはオフとなる第１の
スイッチング素子と、第１のスイッチング素子のオン状
態でベース電圧が該第１のスイッチング素子のサチレー
ション電圧まで引き下げられる第２のスイッチング素子
と、第１のスイッチング素子のオフ状態で第２のスイッ
チング素子からのベース電流によって充電される第２の
コンデンサと、第２のコンデンサの充電による第２のス
イッチング素子のベース電圧の増加が所定の電圧を超過
したときにオンして第１のコンデンサから電荷を引き込
む第３のスイッチング素子とを含み、第２のスイッチン
グ素子のベース電圧が第１のスイッチング素子のサチレ
ーション電圧から所定の電圧に達するまでの時間は映像
信号が入力されている場合の非同期分離の時間よりも長
く設定された補間回路を有する同期分離回路が得られ
る。
ク同期成分を含む入力信号から該入力信号に関しての同
期信号区間における第１のコンデンサに対する充電電
流，及び非同期信号区間における該第１のコンデンサの
放電電流の差を検出することでクロック同期信号を分離
出力する同期分離回路において、クロック同期成分の同
期分離時にはオンし，且つ入力信号として映像信号が入
力されている場合の非同期分離時にはオフとなる第１の
スイッチング素子と、第１のスイッチング素子のオン状
態でベース電圧が該第１のスイッチング素子のサチレー
ション電圧まで引き下げられる第２のスイッチング素子
と、第１のスイッチング素子のオフ状態で第２のスイッ
チング素子からのベース電流によって充電される第２の
コンデンサと、第２のコンデンサの充電による第２のス
イッチング素子のベース電圧の増加が所定の電圧を超過
したときにオンして第１のコンデンサから電荷を引き込
む第３のスイッチング素子とを含み、第２のスイッチン
グ素子のベース電圧が第１のスイッチング素子のサチレ
ーション電圧から所定の電圧に達するまでの時間は映像
信号が入力されている場合の非同期分離の時間よりも長
く設定された補間回路を有する同期分離回路が得られ
る。
【００１３】
【実施例】以下に実施例を挙げ、本発明の同期分離回路
について、図面を参照して詳細に説明する。
について、図面を参照して詳細に説明する。
【００１４】図１は、本発明の一実施例に係る同期分離
回路の回路構成を示したものである。この同期分離回路
は、図２に示した従来のものに対し、更に等電位線及び
これに平行する共通線の間にスイッチング素子としての
８個のトランジスタＱ7 〜Ｑ14と６個の抵抗Ｒ9 〜Ｒ14
とから成る補間回路を付加接続した構成になっている
が、ここでも入力端子ＳINから入力されるクロック同期
成分を含む映像信号等の入力信号がコンデンサＣ1 及び
抵抗Ｒ1 から成るシンクチップクランプ回路（直流再生
回路）を通って交流成分が除去されて電圧保持端子ＶIN
を介してトランジスタＱ3 のエミッタ側へ伝送され、電
流検出器１０で入力信号に関しての同期信号区間におけ
るコンデンサＣ1 に対する充電電流，及び非同期信号区
間におけるコンデンサＣ1 の放電電流の差が検出される
ことによって、トランジスタＱ5 ，Ｑ6 の両コレクタ側
間からクロック同期信号（Ｃ．Ｓ）が分離出力されるよ
うになっている。
回路の回路構成を示したものである。この同期分離回路
は、図２に示した従来のものに対し、更に等電位線及び
これに平行する共通線の間にスイッチング素子としての
８個のトランジスタＱ7 〜Ｑ14と６個の抵抗Ｒ9 〜Ｒ14
とから成る補間回路を付加接続した構成になっている
が、ここでも入力端子ＳINから入力されるクロック同期
成分を含む映像信号等の入力信号がコンデンサＣ1 及び
抵抗Ｒ1 から成るシンクチップクランプ回路（直流再生
回路）を通って交流成分が除去されて電圧保持端子ＶIN
を介してトランジスタＱ3 のエミッタ側へ伝送され、電
流検出器１０で入力信号に関しての同期信号区間におけ
るコンデンサＣ1 に対する充電電流，及び非同期信号区
間におけるコンデンサＣ1 の放電電流の差が検出される
ことによって、トランジスタＱ5 ，Ｑ6 の両コレクタ側
間からクロック同期信号（Ｃ．Ｓ）が分離出力されるよ
うになっている。
【００１５】この同期分離回路の補間回路を説明すれ
ば、トランジスタＱ7 に関してはそのベース側が抵抗Ｒ
9 を介して抵抗Ｒ6 及びトランジスタＱ4 のコレクタ側
の間に接続され，且つそのエミッタ側が共通線に接続さ
れ、トランジスタＱ8 に関してはそのエミッタ側が抵抗
Ｒ10を介して等電位線に接続され，且つそのマルチコレ
クタの一方のコレクタ側がトランジスタＱ7 のコレクタ
側に接続されている。尚、トランジスタＱ8 のマルチコ
レクタの他方のコレクタ側及びエミッタ側の間は共通線
と接続されている。
ば、トランジスタＱ7 に関してはそのベース側が抵抗Ｒ
9 を介して抵抗Ｒ6 及びトランジスタＱ4 のコレクタ側
の間に接続され，且つそのエミッタ側が共通線に接続さ
れ、トランジスタＱ8 に関してはそのエミッタ側が抵抗
Ｒ10を介して等電位線に接続され，且つそのマルチコレ
クタの一方のコレクタ側がトランジスタＱ7 のコレクタ
側に接続されている。尚、トランジスタＱ8 のマルチコ
レクタの他方のコレクタ側及びエミッタ側の間は共通線
と接続されている。
【００１６】又、トランジスタＱ10に関してはそのベー
ス側がトランジスタＱ7 ，Ｑ8 の両コレクタ側間及びコ
ンデンサＣ2 を介して共通線に接続されると共に、その
エミッタ側はトランジスタＱ11のコレクタ側及びトラン
ジスタＱ13のエミッタ側に接続され，且つそのコレクタ
側はそのベース側がトランジスタＱ12のベース側と接続
されたトランジスタＱ9 のコレクタ側及びベース側に接
続され、トランジスタＱ13に関してはそのコレクタ側が
トランジスタＱ14のベース側及びトランジスタＱ12のコ
レクタ側に接続され，且つそのベース側が等電位線及び
共通線の間に設けられた抵抗Ｒ12，Ｒ13の間に接続され
（但し、この接続点における電圧を所定の電圧ＶTHとす
る）ている。
ス側がトランジスタＱ7 ，Ｑ8 の両コレクタ側間及びコ
ンデンサＣ2 を介して共通線に接続されると共に、その
エミッタ側はトランジスタＱ11のコレクタ側及びトラン
ジスタＱ13のエミッタ側に接続され，且つそのコレクタ
側はそのベース側がトランジスタＱ12のベース側と接続
されたトランジスタＱ9 のコレクタ側及びベース側に接
続され、トランジスタＱ13に関してはそのコレクタ側が
トランジスタＱ14のベース側及びトランジスタＱ12のコ
レクタ側に接続され，且つそのベース側が等電位線及び
共通線の間に設けられた抵抗Ｒ12，Ｒ13の間に接続され
（但し、この接続点における電圧を所定の電圧ＶTHとす
る）ている。
【００１７】更に、トランジスタＱ9 ，Ｑ12に関しては
それらのエミッタ側が共通線に接続され、トランジスタ
Ｑ11に関してはそのエミッタ側が抵抗11を介して等電位
線に接続されており、トランジスタＱ14に関してはその
エミッタ側が等電位線に接続され，且つそのコレクタ側
が抵抗Ｒ14を介してトランジスタＱ3 のエミッタ側及び
電圧保持端子ＶINの間に接続されている。
それらのエミッタ側が共通線に接続され、トランジスタ
Ｑ11に関してはそのエミッタ側が抵抗11を介して等電位
線に接続されており、トランジスタＱ14に関してはその
エミッタ側が等電位線に接続され，且つそのコレクタ側
が抵抗Ｒ14を介してトランジスタＱ3 のエミッタ側及び
電圧保持端子ＶINの間に接続されている。
【００１８】因みに、この同期分離回路でも抵抗Ｒ2 ，
Ｒ3 の抵抗値にはそれぞれ１０ｋΩのものを使用してい
るが、ここではトランジスタＱ2 ，Ｑ6 ，Ｑ8 ，Ｑ11の
ベース側がバイアス入力ｂとなる。
Ｒ3 の抵抗値にはそれぞれ１０ｋΩのものを使用してい
るが、ここではトランジスタＱ2 ，Ｑ6 ，Ｑ8 ，Ｑ11の
ベース側がバイアス入力ｂとなる。
【００１９】この同期分離回路における同期分離の動作
は、従来のもので説明した場合と同様に、先ず図３
（ａ）に示すような波形のクロック同期成分を含む入力
信号が入力端子ＳINより入力され、その同期成分の先端
（シンクチップ）が電圧保持端子ＶINにおいて電源電圧
ＶCC（５Ｖ）及び抵抗Ｒ2 ，Ｒ3 よりＶCC・Ｒ2 ／（Ｒ
2＋Ｒ3 ）なる関係で定められる特定電圧（２．５Ｖ）
に設定された状態でトランジスタＱ3 のエミッタ側へ伝
送される。このとき、トランジスタＱ3 のコレクタ側に
は同期区間のみ電流ＩC3が流れるので、電流検出器１０
では電流ＩC3を検出するとトランジスタＱ4 をオンさせ
る。これにより、トランジスタＱ5 のコレクタ側から図
３（ｂ）に示すような矩形のクロック同期信号（Ｃ．
Ｓ）が同期分離して出力される。このように、同期分離
の動作自体は基本的に従来のものと全く同様に行われ
る。
は、従来のもので説明した場合と同様に、先ず図３
（ａ）に示すような波形のクロック同期成分を含む入力
信号が入力端子ＳINより入力され、その同期成分の先端
（シンクチップ）が電圧保持端子ＶINにおいて電源電圧
ＶCC（５Ｖ）及び抵抗Ｒ2 ，Ｒ3 よりＶCC・Ｒ2 ／（Ｒ
2＋Ｒ3 ）なる関係で定められる特定電圧（２．５Ｖ）
に設定された状態でトランジスタＱ3 のエミッタ側へ伝
送される。このとき、トランジスタＱ3 のコレクタ側に
は同期区間のみ電流ＩC3が流れるので、電流検出器１０
では電流ＩC3を検出するとトランジスタＱ4 をオンさせ
る。これにより、トランジスタＱ5 のコレクタ側から図
３（ｂ）に示すような矩形のクロック同期信号（Ｃ．
Ｓ）が同期分離して出力される。このように、同期分離
の動作自体は基本的に従来のものと全く同様に行われ
る。
【００２０】但し、この同期分離回路の補間回路では、
一旦入力信号のクロック同期成分が同期分離されると、
トランジスタＱ7 （第１のスイッチング素子）がオンし
てトランジスタＱ10（第２のスイッチング素子）のベー
ス電圧をトランジスタＱ7 のサチレーション電圧まで引
き下げる。入力信号がクロック同期区間を過ぎるとトラ
ンジスタＱ7 はオフとなるので、コンデンサＣ2 （第２
のコンデンサ）がトランジスタＱ8 からのベース電流Ｉ
C8とトランジスタＱ10からのベース電流ＩC10とによっ
て充電される。これにより、トランジスタＱ10のベース
電圧は次第に増加して所定の電圧ＶTHを上回るとトラン
ジスタＱ14（第３のスイッチング素子）がオンして抵抗
Ｒ14を通してコンデンサＣ1 （第１のコンデンサ）から
電流（電荷）を引き込む。
一旦入力信号のクロック同期成分が同期分離されると、
トランジスタＱ7 （第１のスイッチング素子）がオンし
てトランジスタＱ10（第２のスイッチング素子）のベー
ス電圧をトランジスタＱ7 のサチレーション電圧まで引
き下げる。入力信号がクロック同期区間を過ぎるとトラ
ンジスタＱ7 はオフとなるので、コンデンサＣ2 （第２
のコンデンサ）がトランジスタＱ8 からのベース電流Ｉ
C8とトランジスタＱ10からのベース電流ＩC10とによっ
て充電される。これにより、トランジスタＱ10のベース
電圧は次第に増加して所定の電圧ＶTHを上回るとトラン
ジスタＱ14（第３のスイッチング素子）がオンして抵抗
Ｒ14を通してコンデンサＣ1 （第１のコンデンサ）から
電流（電荷）を引き込む。
【００２１】ここで、トランジスタＱ10のベース電圧が
トランジスタＱ7 のサチレーション電圧から所定の電圧
ＶTHに達するまでの時間Ｔは、特定の同期信号の立ち下
がりから次の同期信号の立ち上がりまでの非同期信号区
間の時間であって、同期分離されない間の時間ｔよりも
長く設定されているので、クロック同期成分が同期分離
されているとき、トランジスタＱ10のベース電圧は所定
の電圧ＶTHに達することがなく、トランジスタＱ14はオ
ンしない。トランジスタＱ14は同期分離されなくなって
時間Ｔだけ経過するとオンしてコンデンサＣ1 から電流
を引き込むが、この時点ではコンデンサＣ1 の放電電流
が増加して同期分離のレベルが大きくなっている。
トランジスタＱ7 のサチレーション電圧から所定の電圧
ＶTHに達するまでの時間Ｔは、特定の同期信号の立ち下
がりから次の同期信号の立ち上がりまでの非同期信号区
間の時間であって、同期分離されない間の時間ｔよりも
長く設定されているので、クロック同期成分が同期分離
されているとき、トランジスタＱ10のベース電圧は所定
の電圧ＶTHに達することがなく、トランジスタＱ14はオ
ンしない。トランジスタＱ14は同期分離されなくなって
時間Ｔだけ経過するとオンしてコンデンサＣ1 から電流
を引き込むが、この時点ではコンデンサＣ1 の放電電流
が増加して同期分離のレベルが大きくなっている。
【００２２】即ち、この同期分離回路における補間回路
では、入力信号として映像信号が入力されている場合の
同期分離の動作が行われなくなる時間ｔよりも長く設定
されると共に、所定の電圧ＶTHに達するまでの時間Ｔで
同期分離の動作を行わせ、この時間Ｔの経過後にシンク
チップクランプ回路のコンデンサＣ1 からの電荷の引き
込みを行って同期分離のレベルを大きくするので、結果
として異常な映像信号が入力されたとき等に再度クラン
プがかかるまでの時間ｔが短縮化されて同期分離の動作
が安定化される。
では、入力信号として映像信号が入力されている場合の
同期分離の動作が行われなくなる時間ｔよりも長く設定
されると共に、所定の電圧ＶTHに達するまでの時間Ｔで
同期分離の動作を行わせ、この時間Ｔの経過後にシンク
チップクランプ回路のコンデンサＣ1 からの電荷の引き
込みを行って同期分離のレベルを大きくするので、結果
として異常な映像信号が入力されたとき等に再度クラン
プがかかるまでの時間ｔが短縮化されて同期分離の動作
が安定化される。
【００２３】尚、上述した実施例の同期分離回路では、
スイッチング素子として１４個のトランジスタＱ1 〜Ｑ
14を用いた例を示したが、同等な機能が得られれば他の
半導体素子（デバイス）を用いても良い。又、この補間
回路はロジック回路でもモノ・マルチ・バイブレータ等
を用いれば、トランジスタＱ7 がオフしてからコンデン
サＣ2 が充電されてトランジスタＱ10のベース電圧が所
定電圧に達するまでの時間Ｔのバラツキを抑制して欠け
の無い同期信号を出力させるように構成することもでき
る。
スイッチング素子として１４個のトランジスタＱ1 〜Ｑ
14を用いた例を示したが、同等な機能が得られれば他の
半導体素子（デバイス）を用いても良い。又、この補間
回路はロジック回路でもモノ・マルチ・バイブレータ等
を用いれば、トランジスタＱ7 がオフしてからコンデン
サＣ2 が充電されてトランジスタＱ10のベース電圧が所
定電圧に達するまでの時間Ｔのバラツキを抑制して欠け
の無い同期信号を出力させるように構成することもでき
る。
【００２４】
【発明の効果】以上に説明したように、本発明の同期分
離回路によれば、アナログ方式の補間回路によって第１
のスイッチング素子がオフしてから第２のコンデンサが
充電されて第２のスイッチング素子のベース電圧が所定
電圧に達するまでの時間を非同期信号区間の時間以上に
して余裕を持たせると共に、バラツキの制限を緩和さ
せ、この時間の経過後にシンクチップクランプ回路の第
１のコンデンサからの電荷の引き込みを行って同期分離
レベルを大きくしているので、この結果、映像信号のよ
うにその波形においてサグやうねりを有する入力信号に
対しても、その異常な映像信号が入力されたとき等に再
度クランプがかかるまでの時間が短縮化されて同期分離
の動作が安定化されるようになる。
離回路によれば、アナログ方式の補間回路によって第１
のスイッチング素子がオフしてから第２のコンデンサが
充電されて第２のスイッチング素子のベース電圧が所定
電圧に達するまでの時間を非同期信号区間の時間以上に
して余裕を持たせると共に、バラツキの制限を緩和さ
せ、この時間の経過後にシンクチップクランプ回路の第
１のコンデンサからの電荷の引き込みを行って同期分離
レベルを大きくしているので、この結果、映像信号のよ
うにその波形においてサグやうねりを有する入力信号に
対しても、その異常な映像信号が入力されたとき等に再
度クランプがかかるまでの時間が短縮化されて同期分離
の動作が安定化されるようになる。
【００２５】特に、このようなアナログ方式の補間回路
は簡素に構成されるので、ロジック回路で構成した場合
のように素子数の増加によるコスト高を招くこと無く安
価に提供できる利点があり、しかも上述した所定電圧に
達するまでの時間Ｔを水平周期の３倍以上とすることに
よって実際の応用上における基本性能，即ち、ＴＶ，Ｖ
ＴＲ等の文字読み出し（オン・スクリーン・ディスプレ
イ）のタイミングで水平周期の５〜６倍程度の範囲で許
容される同期分離出力の欠陥に関する性能を充分に満た
し得るようになる。従って、アナログ方式の補間回路を
用いた場合には安価な集積回路の構成によってサグやう
ねりに対して従来よりも強い同期分離回路が実現され
る。
は簡素に構成されるので、ロジック回路で構成した場合
のように素子数の増加によるコスト高を招くこと無く安
価に提供できる利点があり、しかも上述した所定電圧に
達するまでの時間Ｔを水平周期の３倍以上とすることに
よって実際の応用上における基本性能，即ち、ＴＶ，Ｖ
ＴＲ等の文字読み出し（オン・スクリーン・ディスプレ
イ）のタイミングで水平周期の５〜６倍程度の範囲で許
容される同期分離出力の欠陥に関する性能を充分に満た
し得るようになる。従って、アナログ方式の補間回路を
用いた場合には安価な集積回路の構成によってサグやう
ねりに対して従来よりも強い同期分離回路が実現され
る。
【図１】本発明の一実施例に係る同期分離回路の回路構
成を示したものである。
成を示したものである。
【図２】従来の同期分離回路の回路構成を示したもので
ある。
ある。
【図３】同期分離回路における処理信号の波形を示した
もので、（ａ）は入力信号に関するもの，（ｂ）はクロ
ック同期信号に関するものである。
もので、（ａ）は入力信号に関するもの，（ｂ）はクロ
ック同期信号に関するものである。
１０ 電流検出器 Ｃ1 ，Ｃ2 コンデンサ Ｑ1 〜Ｑ14 トランジスタ Ｒ1 〜Ｒ14 抵抗
Claims (1)
- 【請求項１】 クロック同期成分を含む入力信号から該
入力信号に関しての同期信号区間における第１のコンデ
ンサに対する充電電流，及び非同期信号区間における該
第１のコンデンサの放電電流の差を検出することでクロ
ック同期信号を分離出力する同期分離回路において、前
記クロック同期成分の同期分離時にはオンし，且つ前記
入力信号として映像信号が入力されている場合の非同期
分離時にはオフとなる第１のスイッチング素子と、前記
第１のスイッチング素子のオン状態でベース電圧が該第
１のスイッチング素子のサチレーション電圧まで引き下
げられる第２のスイッチング素子と、前記第１のスイッ
チング素子のオフ状態で前記第２のスイッチング素子か
らのベース電流によって充電される第２のコンデンサ
と、前記第２のコンデンサの充電による前記第２のスイ
ッチング素子のベース電圧の増加が所定の電圧を超過し
たときにオンして前記第１のコンデンサから電荷を引き
込む第３のスイッチング素子とを含み、前記第２のスイ
ッチング素子のベース電圧が前記第１のスイッチング素
子のサチレーション電圧から前記所定の電圧に達するま
での時間は前記映像信号が入力されている場合の非同期
分離の時間よりも長く設定された補間回路を有すること
を特徴とする同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215674A JPH0879557A (ja) | 1994-09-09 | 1994-09-09 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215674A JPH0879557A (ja) | 1994-09-09 | 1994-09-09 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0879557A true JPH0879557A (ja) | 1996-03-22 |
Family
ID=16676291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6215674A Withdrawn JPH0879557A (ja) | 1994-09-09 | 1994-09-09 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0879557A (ja) |
-
1994
- 1994-09-09 JP JP6215674A patent/JPH0879557A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |