JPS5879380A - 同期分離回路 - Google Patents
同期分離回路Info
- Publication number
- JPS5879380A JPS5879380A JP17800581A JP17800581A JPS5879380A JP S5879380 A JPS5879380 A JP S5879380A JP 17800581 A JP17800581 A JP 17800581A JP 17800581 A JP17800581 A JP 17800581A JP S5879380 A JPS5879380 A JP S5879380A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- signal
- synchronizing signal
- clamp pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は同期分離回路に関し、特に合成映像信号におけ
る映像信号と同期信号との振幅差を利用して同期分離を
なす同期分離回路に関するものである。
る映像信号と同期信号との振幅差を利用して同期分離を
なす同期分離回路に関するものである。
映像信号と同期信号との振幅差を用いて同期分離をなす
同期分離回路は第１図のに口き構成である。
同期分離回路は第１図のに口き構成である。
すなわ・ち、スイッチング素子として例えばＰＮＰ ト
ランジスタＱ１を用い、このトランジスタＱｌのエミッ
タ及びベースには回路電源＋ＶＣＣを直接及び抵抗Ｒ１
を介して夫々印加し、当該ベースへ直流阻止具Ω詰合コ
ンデンサＣ１を介して合成映像信号を供給する。そして
、トランジスタＱ、のコレクタ負荷抵抗Ｒ２によシ同期
分離出力を得るようにしたものである。
ランジスタＱ１を用い、このトランジスタＱｌのエミッ
タ及びベースには回路電源＋ＶＣＣを直接及び抵抗Ｒ１
を介して夫々印加し、当該ベースへ直流阻止具Ω詰合コ
ンデンサＣ１を介して合成映像信号を供給する。そして
、トランジスタＱ、のコレクタ負荷抵抗Ｒ２によシ同期
分離出力を得るようにしたものである。
第２図は第１図の回路の動作原理を示す図であり、曲線
２１がスイッチングトランジスタＱ１の入出力特性すな
わちＶＢＩＣ（ベース・エミッタ電圧）対ＩＣ（コレク
タ電流）特性を示し、２２が合成映像信号入力波形をま
た幻が出力電流波形を夫々示す。
２１がスイッチングトランジスタＱ１の入出力特性すな
わちＶＢＩＣ（ベース・エミッタ電圧）対ＩＣ（コレク
タ電流）特性を示し、２２が合成映像信号入力波形をま
た幻が出力電流波形を夫々示す。
更に詳述すれば、通常トランジスタＱｌはカットオフ状
態にあるが、水平同期信号が入力端子に加−わっでいる
期間は、トランジスタＱ１のベース電位が低下するので
オン状態となる。このオン時のベース電流がコンデンサ
Ｃ１を充電する。同期信号が消失してレベルの高い映像
信号期間には、コンデンサＣ１の充電々荷は抵抗Ｒ１と
コンデンサＣ１によシ定まる放電時定数をもって放電す
るが、この時定数を水平同期期間（ＩＨ）に対し十分大
に選定することによシ、放電はほとんど無視することが
できる。このコンデンサの充電電位がトランジスタＱｌ
のペースバイアスとなシ、よって映像期間中はトランジ
スタＱ１をカットオフに維持することになる。
態にあるが、水平同期信号が入力端子に加−わっでいる
期間は、トランジスタＱ１のベース電位が低下するので
オン状態となる。このオン時のベース電流がコンデンサ
Ｃ１を充電する。同期信号が消失してレベルの高い映像
信号期間には、コンデンサＣ１の充電々荷は抵抗Ｒ１と
コンデンサＣ１によシ定まる放電時定数をもって放電す
るが、この時定数を水平同期期間（ＩＨ）に対し十分大
に選定することによシ、放電はほとんど無視することが
できる。このコンデンサの充電電位がトランジスタＱｌ
のペースバイアスとなシ、よって映像期間中はトランジ
スタＱ１をカットオフに維持することになる。
従って、レベルの低い同期信号の到来期間中のみはトラ
ンジスタＱｌのペース・エミッタが順バイアスされてオ
ンとなシ、第３図に示す如く同期分離が可能となるもの
である。
ンジスタＱｌのペース・エミッタが順バイアスされてオ
ンとなシ、第３図に示す如く同期分離が可能となるもの
である。
か＼る回路において、合成映像信号すなわち入力信号の
変化によシ水平同期信号の先端電圧がトランジスタＱ１
の屑値電圧ＶＴ）ｔまで下がらない場合が生じ同期分離
がなされないことがある。
変化によシ水平同期信号の先端電圧がトランジスタＱ１
の屑値電圧ＶＴ）ｔまで下がらない場合が生じ同期分離
がなされないことがある。
本発明の目的はいかなる入力信号状態でも確実に同期分
離を行いうる同期分離回路を提供することである。
離を行いうる同期分離回路を提供することである。
本発明による同期分離回路は、トランジスタ等。
の能動素子の制御入力へ直流阻止用コンデンサを介して
合成映像信号を印加し、同期信号到来時のみこの能動素
子をオン状態に制御して合成映像信号から同期信号を分
離するようにした回路であって、 −−分離さ
れた同期信 号から略ＩＨ遅れたフロントポーチに位置するクランプ
パルスを発生し、このクランプパルスの発生期間能動素
子の制御入力端子を所定電位にクランプするようにした
ことを特徴としている。
合成映像信号を印加し、同期信号到来時のみこの能動素
子をオン状態に制御して合成映像信号から同期信号を分
離するようにした回路であって、 −−分離さ
れた同期信 号から略ＩＨ遅れたフロントポーチに位置するクランプ
パルスを発生し、このクランプパルスの発生期間能動素
子の制御入力端子を所定電位にクランプするようにした
ことを特徴としている。
以下に図面を用いて本発明を説明する。
第４図は本発明の実施例回路図であシ、第１図と同等部
分は同一符号によシ示されている。第１図と異なる一部
分についてのみ述べれば、回路出力よりクランプパルス
発生回路１を動作させ、このクランプパルスによシスイ
ツチング用のＮＰＮ ）ランジスタＱ２をオンさせるよ
うにしたもので、このトランジスタへのオン期間トラン
ジスタＱｌのペース制御入力端子を１定電位Ｅ１にクラ
ンプするようにしたものである。回路出力である同期信
号とクランプパルス及び合成映像入力信号とのタイミン
グ関係が第５図に示されている０ クランプパルスは、分離出力である同期信号先端ら約Ｉ
Ｈ遅れたフロントポーチ部分において発生されるもので
、クランプノ（シス発生回路１としては、同期信号の前
縁にてトリガされ約ＩＨの期間に等しいパルスを発生す
る第１のＭＭＶ （単安定マルチバイブレータ）と、こ
の第１の顯の出力の終縁にてトリガされフロントポーチ
期間よシ若干短いパルスを発生する第２のＭＭＶとから
構成する。
分は同一符号によシ示されている。第１図と異なる一部
分についてのみ述べれば、回路出力よりクランプパルス
発生回路１を動作させ、このクランプパルスによシスイ
ツチング用のＮＰＮ ）ランジスタＱ２をオンさせるよ
うにしたもので、このトランジスタへのオン期間トラン
ジスタＱｌのペース制御入力端子を１定電位Ｅ１にクラ
ンプするようにしたものである。回路出力である同期信
号とクランプパルス及び合成映像入力信号とのタイミン
グ関係が第５図に示されている０ クランプパルスは、分離出力である同期信号先端ら約Ｉ
Ｈ遅れたフロントポーチ部分において発生されるもので
、クランプノ（シス発生回路１としては、同期信号の前
縁にてトリガされ約ＩＨの期間に等しいパルスを発生す
る第１のＭＭＶ （単安定マルチバイブレータ）と、こ
の第１の顯の出力の終縁にてトリガされフロントポーチ
期間よシ若干短いパルスを発生する第２のＭＭＶとから
構成する。
そして、この第２のＷの出カッ（シスをクランプパルス
として用いるようにすれば良い。
として用いるようにすれば良い。
ここで入力信号レベルの大きな変動により、直流阻止用
コンデンサＣ１を経たトランジスタＱ１のベース入力に
は同期信号先端の電圧値がそれに伴って大きく変動する
ことがある。そのために、第１図の従来回路では同期信
号先端レベルがトランジスタＱｌの闇値電圧ｖＴＨに達
せずに同期分離が不可能となる。
コンデンサＣ１を経たトランジスタＱ１のベース入力に
は同期信号先端の電圧値がそれに伴って大きく変動する
ことがある。そのために、第１図の従来回路では同期信
号先端レベルがトランジスタＱｌの闇値電圧ｖＴＨに達
せずに同期分離が不可能となる。
この場合、クランプノ（シスによシトランジスタＱ２を
オンさせて、フロントポーチの期間必要な直流電圧Ｅｌ
をトランジスタＱ１のペース電圧として供給して直流再
生をなせば、このフロントポーチに続く隣接同期信号の
先端レベルはトランジスタＱ１のＶＴＨに達することが
でき、同期分離は完全になされ得ることになる。すなわ
ち、クランプ電圧Ｅｌの選定によシ、トランジスタＱ１
のベースバイアス電圧を第２図の点線Ｅ１にて示すレベ
ルに維持することができ、入力信号の変化によシ何等ト
ランジスタＱｌのベースバイアスが変動することけな、
い。
オンさせて、フロントポーチの期間必要な直流電圧Ｅｌ
をトランジスタＱ１のペース電圧として供給して直流再
生をなせば、このフロントポーチに続く隣接同期信号の
先端レベルはトランジスタＱ１のＶＴＨに達することが
でき、同期分離は完全になされ得ることになる。すなわ
ち、クランプ電圧Ｅｌの選定によシ、トランジスタＱ１
のベースバイアス電圧を第２図の点線Ｅ１にて示すレベ
ルに維持することができ、入力信号の変化によシ何等ト
ランジスタＱｌのベースバイアスが変動することけな、
い。
この場合のクランプ電圧Ｅｌとしては、ｖＴＨ＜ Ｅｓ
＜ ＶＴＨ＋ ”ｐ −−”・（１）々る関係を満足
する値とすれば良い。こ＼で、ｖＰは水平同期信号のピ
ーク対ピーク電圧でｓｂ、ｖＴＨはトランジスタＱ！の
闇値電圧である。トランジスタＱ！の■ＢＥを無視すれ
ば、エミ、７タ電位が＋ＶａｔであることがらＶＴ）Ｉ
＝ ＋Ｖｅｃと近似されるので（１）式は、 ＋Ｖｅｃ （Ｅｌ （＋Ｖｅｃ ＋ Ｖｐ 、、、 、
、、 、、、 （２）と表わされる０尚、上記におい
てはトランジスタＱ２のｖｃＥ（コレクターエミ、ツタ
間電圧）は無視している。
＜ ＶＴＨ＋ ”ｐ −−”・（１）々る関係を満足
する値とすれば良い。こ＼で、ｖＰは水平同期信号のピ
ーク対ピーク電圧でｓｂ、ｖＴＨはトランジスタＱ！の
闇値電圧である。トランジスタＱ！の■ＢＥを無視すれ
ば、エミ、７タ電位が＋ＶａｔであることがらＶＴ）Ｉ
＝ ＋Ｖｅｃと近似されるので（１）式は、 ＋Ｖｅｃ （Ｅｌ （＋Ｖｅｃ ＋ Ｖｐ 、、、 、
、、 、、、 （２）と表わされる０尚、上記におい
てはトランジスタＱ２のｖｃＥ（コレクターエミ、ツタ
間電圧）は無視している。
このように〜、本発明によれば同期信号からＩＨ遅れた
フロントポーチ部分でクランプするものであるから、ト
ランジスタＱｌＯ力ットオフノ゛（イアスレベルが入力
信号の如何にか＼わらず常にＶＴＲ近傍になるよう直流
再生される。よって、１つの同期信号が検出されればそ
れ以後の同期信号は確実に検出される。
フロントポーチ部分でクランプするものであるから、ト
ランジスタＱｌＯ力ットオフノ゛（イアスレベルが入力
信号の如何にか＼わらず常にＶＴＲ近傍になるよう直流
再生される。よって、１つの同期信号が検出されればそ
れ以後の同期信号は確実に検出される。
第１図は従来の同期分離回路の回路図、第２図は第１図
の回路の動作原理図、第３図は第１図の回路の入出力波
形図、第４図は本発明の実施例の回路図、第５図は第４
図の回路の各部波形図である。 主要部分の符号の説明 １・・・・・・・・・クランブバ〃ス発生回路Ｑ１・・
・・・・・・・分離用トランジスタＱ２・・・・・・・
・・クランプ用トランジスタＣ１・・・・・・・・・直
流阻止用コンデンサ幕２図 屯／ｌ！１
の回路の動作原理図、第３図は第１図の回路の入出力波
形図、第４図は本発明の実施例の回路図、第５図は第４
図の回路の各部波形図である。 主要部分の符号の説明 １・・・・・・・・・クランブバ〃ス発生回路Ｑ１・・
・・・・・・・分離用トランジスタＱ２・・・・・・・
・・クランプ用トランジスタＣ１・・・・・・・・・直
流阻止用コンデンサ幕２図 屯／ｌ！１
Claims (1)
- 合成映像信号を直流阻止用コンデンサを介して能動素子
の制御入力端子へ印加し、この能動素子を同期信号到来
時にのみオン状態に制御して合成映像信号から同期信号
を分離するようにした同期分離回路であって、分離され
た同期信号から略１水平同期期間遅れたフロントポーチ
に位置するクランプパルスを発生する手段と、このクラ
ンプパルスの存在期間前記制御入力端子を所定電位にク
ランプする手段とを含むことを特徴とする同期分離回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17800581A JPS5879380A (ja) | 1981-11-06 | 1981-11-06 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17800581A JPS5879380A (ja) | 1981-11-06 | 1981-11-06 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5879380A true JPS5879380A (ja) | 1983-05-13 |
Family
ID=16040883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17800581A Pending JPS5879380A (ja) | 1981-11-06 | 1981-11-06 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154977A (ja) * | 1985-12-27 | 1987-07-09 | Nec Corp | クランプパルス発生回路 |
-
1981
- 1981-11-06 JP JP17800581A patent/JPS5879380A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154977A (ja) * | 1985-12-27 | 1987-07-09 | Nec Corp | クランプパルス発生回路 |
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