JPH04212569A - 水平同期信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビジョン受像機等
において、複合同期信号から水平同期信号を分離して出
力する水平同期信号分離回路に関する。

【０００２】

【従来の技術】テレビジョン受像機等における水平同期
信号及び垂直同期信号が複合して伝送される複合同期信
号は、垂直同期信号期間及びその前後の各３水平走査周
期（以下、水平走査周期をＴＨ　と記す）の期間内では
、周知の通り、水平同期信号は通常の周期ＴＨ　ではな
く、ＴＨ　／２周期の等化パルスとなり、また、パルス
幅も狭くなっている。

【０００３】よって、これらの等化パルスの期間も通常
の期間と同様の周期ＴＨ　で、かつ通常の期間と同様の
パルス幅の水平同期信号を分離し出力することができる
水平同期信号分離回路が従来から用いられている。

【０００４】図３は従来の水平同期信号分離回路を示す
構成図である。図３に示す従来の水平同期信号分離回路
は、第１及び第２の単安定マルチバイブレータ２０，２
１の縦続接続とされ、複合同期信号中の等化パルス及び
垂直同期信号を除去した水平同期信号を分離し出力する
。

【０００５】この従来の水平同期信号分離回路の動作に
ついて、図４に示すタイミング図を用いて説明する。図
３において入力端子１より図４に示す複合同期信号ａが
入力する。図４において複合同期信号ａは等化パルスの
期間（ｔ１　〜ｔ３　）と垂直同期信号期間（ｔ３　〜
）を示しており、この期間においては上記のように複合
同期信号の周期はＴＨ　／２となっていて、これを除去
しなければならない。

【０００６】入力端子１より入力した複合同期信号ａは
第１の単安定マルチバイブレータ２０に入力され、第１
の単安定マルチバイブレータ２０は、その時定数回路Ｒ
２１，Ｃ２１で決定される出力パルス幅τ１　がＴＨ　
／２＜τ１　＜ＴＨ　なるパルスを複合同期信号ａの前
縁でトリガして図４に示すようなパルス信号ｊを出力す
る。そして、そのパルス信号ｊは第２の単安定マルチバ
イブレータ２１に入力され、第２の単安定マルチバイブ
レータ２１は時定数回路Ｒ２２，Ｃ２２で決定される所
定のパルス幅τ２　（τ２　＜ＴＨ　）なるパルスを出
力し、図４に示す水平同期信号ｋを得る。これにより、
等化パルス及び垂直同期信号を除去し、水平同期信号を
分離し出力することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の水平同期信号分離回路は、抵抗及びコンデンサ
よりなる時定数回路が２つ必要であり、また集積回路に
構成すると、その時定数回路をなすコンデンサＣ２１，
Ｃ２２は集積化が困難であるため外部部品となり、その
ための接続端子を２個備える必要が生じ、コストの上昇
を招く。また、第１の単安定マルチバイブレータ２０及
び第２の単安定マルチバイブレータ２１のそれぞれの時
定数回路で決定されるパルス幅τ１　，τ２　は、個別
に調整することが必要になるので、工場での工程数の増
加によるコスト上昇となる。

【０００８】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力する複合同期信号か
ら水平同期信号を分離して出力する水平同期信号分離回
路であって、前記複合同期信号と第１のコンパレータと
のＡＮＤ出力を得る第１のゲート回路と、前記複合同期
信号の後縁でセットされ、前記第１のゲート回路の出力
によりリセットされる第１のフリップフロップと、前記
複合同期信号と前記第１のフリップフロップの出力と第
２のフリップフロップの出力との３信号のＡＮＤ出力を
得る第２のゲート回路と、前記第１のコンパレータの出
力によりセットされ、前記第２のゲート回路の出力によ
りリセットされる第２のフリップフロップと、前記第２
のフリップフロップの出力時には時定数回路を放電させ
、非出力時には前記時定数回路を充電させるスイッチ手
段と、前記時定数回路の充電電圧が第１の基準電圧を越
えると出力する第１のコンパレータと、前記時定数回路
の充電電圧が第２の基準電圧を越えると出力する第２の
コンパレータと、前記第２のゲート回路の出力によりセ
ットされ、前記第２のコンパレータの出力によりリセッ
トされ、前記複合同期信号の前縁より所定時間のパルス
幅を有する水平同期信号を出力する第３のフリップフロ
ップとを有して構成されることを特徴とする水平同期信
号分離回路を提供するものである。

【０００９】

【実施例】以下、本発明の水平同期信号分離回路につい
て、添付図面を参照して説明する。図１は本発明の水平
同期信号分離回路の一実施例を示す構成図であり、図２
はその動作説明用タイミング図である。

【００１０】図１において、入力端子１より図２に示す
複合同期信号ａが入力する。この複合同期信号ａは、従
来の技術において図４に示した複合同期信号ａと同様な
ものである。複合同期信号ａはインバータ３，第１のＡ
ＮＤゲート回路（第１のゲート回路）４及び第２のＡＮ
Ｄゲート回路（第２のゲート回路）６に入力する。そし
て、インバータ３の出力は第１のフリップフロップ５の
セット端子Ｓに入力され、第１のＡＮＤゲート回路４の
出力は第１のフリップフロップ５のリセット端子Ｒに入
力されている。

【００１１】図２に示す複合同期信号ａの等化パルスの
時刻ｔ１　において、第１のフリップフロップ５は時刻
ｔ１　以前に入来したパルスの後縁でセットされており
、その出力ｃは図２に示すようにＨ（ハイ）レベルとな
っている。また、第２のフリップフロップ７は時刻ｔ１
　以前にセットされており、その出力ｄは図２に示すよ
うにＨレベルとなっている。この出力ｄは第２のＡＮＤ
ゲート回路６に入力されている。従って第２のＡＮＤゲ
ート回路６の出力ｅは、時刻ｔ１　において有効（Ｈレ
ベル）となり、図２に示すようにＨレベルを出力し、第
２のフリップフロップ７をリセットする。

【００１２】これにより、第２のフリップフロップ７の
出力ｄは図２に示すように時刻ｔ１　以後Ｌ（ロー）レ
ベルとなり、これにより第２のＡＮＤゲート回路６は禁
止とされるので、それ以後第２のＡＮＤゲート回路６の
出力ｅは図２に示すように再びＬレベルとなる。従って
、第２のフリップフロップ７はリセットされた後、複合
同期信号ａの入力状態に影響されない。

【００１３】そして、第２のフリップフロップ７の出力
ｄはスイッチ手段であるトランジスタ８に入力され、ト
ランジスタ８を時刻ｔ１　で非導通とし、時定数回路を
なすコンデンサＣ１　は電源Ｖｃｃより抵抗Ｒ１　を介
して充電され、その充電電圧ｆは図２に示すように時間
の経過に伴ない上昇する。第１のコンパレータ９はコン
デンサＣ１　の充電電圧ｆを第１の基準電圧Ｖ１　と比
較しており、時間τ１　（ＴＨ　／２＜τ１　＜ＴＨ　
）経過後、充電電圧ｆがＶ１　を越えると第１のコンパ
レータ９の出力ｇはＨレベルとなる。

【００１４】この出力ｇは第２のフリップフロップ７を
セットするので、その出力ｄは時刻（ｔ１　＋τ１　）
に、図２に示すように再びＨレベルとなる。よって、ト
ランジスタ８は導通となりコンデンサＣ１　を放電させ
、充電電圧ｆは図２に示すように急速に低下し０レベル
となる。また、コンデンサＣ１　の急速な放電により第
１のコンパレータ９の出力ｇも図２に示すように短期間
にＬレベルとなる。

【００１５】従って、時間（パルス幅）τ１　の期間に
存在している時刻ｔ２　における等化パルスは上記した
動作に何ら影響を与えない。次に時刻ｔ３　において上
記した動作を再び行うことになるが、時刻ｔ３　以後は
垂直同期信号期間であるため、第１のフリップフロップ
５の動作が時刻ｔ３　より前の期間とは異なる。即ち、
時刻（ｔ３　＋τ１　）に第１のコンパレータ９の出力
ｇがＨレベルとなった時には、複合同期信号ａはＨレベ
ルであるため第１のＡＮＤゲート回路４の出力ｂは図２
に示すように有効（Ｈレベル）となる。従って、第１の
フリップフロップ５はリセットされ、その出力ｃはＬレ
ベルとなり、第２のＡＮＤゲート回路６の出力を禁止す
る。これにより垂直同期信号期間に誤って第２のフリッ
プフロップ７をリセットしないように保護している。

【００１６】また、時刻ｔ４　における複合同期信号ａ
の入力パルスによって上記の動作が行われないのは、前
述の通りである。次に時刻ｔ５　において再び第２のフ
リップフロップ７はリセットされ、上述した動作を繰り
返す。

【００１７】以上のように、本発明の水平同期信号分離
回路においては、時刻ｔ１　，ｔ３　，ｔ５　における
複合同期信号ａのパルス入力によって周期的に動作をし
、等化パルスや垂直同期信号に影響されることがない。

【００１８】一方、第２のコンパレータ１０は、その基
準電圧である第２の基準電圧Ｖ２　をＶ２　＜Ｖ１　な
る所定の値に設定されており、コンデンサＣ１　の充電
電圧ｆをＶ２　と比較して出力ｈを出力する。この出力
ｈは図２に示すように時刻（ｔ１　＋τ２　），（ｔ３
　＋τ２　），（ｔ５　＋τ２　）にＨレベルとなり、
時刻（ｔ１　＋τ１　），（ｔ３　＋τ１　），（ｔ５
　＋τ１　）にＬレベルとなる。

【００１９】そして、第３のフリップフロップ１１には
第２のＡＮＤゲート回路６の出力ｅが入力されており、
第３のフリップフロップ１１は、その出力ｅの前縁でセ
ットされ、第２のコンパレータ１０の出力ｈによってリ
セットされて図２に示すようにパルス幅τ２　なる水平
同期信号ｉを得、出力端子２より出力する。この場合、
パルス幅τ１　を決定する第１の基準電圧Ｖ１　に対し
て略比例的に第２の基準電圧Ｖ２　を設定すれば、パル
ス幅τ２　は精度よく所定の値に設定することが可能で
ある。

【００２０】なお本実施例においては、第１及び第２の
ＡＮＤゲート回路４，６を用いているが、他のゲート回
路を組み合わせて同様の作用をなすよう構成してもよく
、本発明の要旨を逸脱しない範囲において種々の変更が
可能である。

【００２１】

【発明の効果】以上詳細に説明したように、本発明の水
平同期信号分離回路は上述のように構成されてなるので
、時定数回路は１つでよいのでコストの低減が計られ、
また本発明の水平同期信号分離回路を集積回路化した際
には外部部品となるコンデンサが１つであるので接続端
子も１つでよく、工場での調整工程も削減し得、よって
コストの低減が計れるという実用上極めて優れた効果が
ある。

【図面の簡単な説明】

【図１】本発明の水平同期信号分離回路の一実施例を示
す構成図である。

【図２】本発明の水平同期信号分離回路の動作説明用タ
イミング図である。

【図３】従来の水平同期信号分離回路を示す構成図であ
る。

【図４】従来の水平同期信号分離回路の動作説明用タイ
ミング図である。

【符号の説明】

４　　第１のＡＮＤゲート回路（第１のゲート回路）５
　　第１のフリップフロップ ６　　第２のＡＮＤゲート回路（第２のゲート回路）７
　　第２のフリップフロップ ８　　トランジスタ（スイッチ手段） ９　　第１のコンパレータ １０　　第２のコンパレータ １１　　第３のフリップフロップ Ｒ１　　　抵抗 Ｃ１　　　コンデンサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力する複合同期信号から水平同期信号を
   分離して出力する水平同期信号分離回路であって、前記
   複合同期信号と第１のコンパレータとのＡＮＤ出力を得
   る第１のゲート回路と、前記複合同期信号の後縁でセッ
   トされ、前記第１のゲート回路の出力によりリセットさ
   れる第１のフリップフロップと、前記複合同期信号と前
   記第１のフリップフロップの出力と第２のフリップフロ
   ップの出力との３信号のＡＮＤ出力を得る第２のゲート
   回路と、前記第１のコンパレータの出力によりセットさ
   れ、前記第２のゲート回路の出力によりリセットされる
   第２のフリップフロップと、前記第２のフリップフロッ
   プの出力時には時定数回路を放電させ、非出力時には前
   記時定数回路を充電させるスイッチ手段と、前記時定数
   回路の充電電圧が第１の基準電圧を越えると出力する第
   １のコンパレータと、前記時定数回路の充電電圧が第２
   の基準電圧を越えると出力する第２のコンパレータと、
   前記第２のゲート回路の出力によりセットされ、前記第
   ２のコンパレータの出力によりリセットされ、前記複合
   同期信号の前縁より所定時間のパルス幅を有する水平同
   期信号を出力する第３のフリップフロップとを有して構
   成されることを特徴とする水平同期信号分離回路。