JPS6175672A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPS6175672A JPS6175672A JP19670384A JP19670384A JPS6175672A JP S6175672 A JPS6175672 A JP S6175672A JP 19670384 A JP19670384 A JP 19670384A JP 19670384 A JP19670384 A JP 19670384A JP S6175672 A JPS6175672 A JP S6175672A
- Authority
- JP
- Japan
- Prior art keywords
- output
- high level
- circuit
- counter
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は信号処理回路に関し、特にテレビジョン受像
機における同期信号処理回路に利用して有効な技術に関
する。
機における同期信号処理回路に利用して有効な技術に関
する。
「入門カラーテレビ」（昭和５７年７月２０日第６版発
行、東京電機大学出版局、Ｐ１６２）にも示されるよう
に、映像信号から分離した顎合同期信号には、垂直、水
平同期パルスや等価パルスが含まれておシ、これらをさ
らに周波数分離することが必要である。
行、東京電機大学出版局、Ｐ１６２）にも示されるよう
に、映像信号から分離した顎合同期信号には、垂直、水
平同期パルスや等価パルスが含まれておシ、これらをさ
らに周波数分離することが必要である。
本発明者等は、本願発明に先立って、テレビ受像機の同
期分離回路の出力から得られる水平同期信号と垂直同期
信号と等価パルスとを含む複合同期信号から、等価パル
スを除去するために水平同期信号の間隔よ）小さなパル
ス幅の出力を発生する単安定マルチバイブレータを用い
ることを提案した。しかし、かかる技術においては、単
安定マルチバイブレータは時定数形成のため大容量のコ
ンデンサが必要であり、このコンデンサはＩＣ内に形成
不可能である上に、ＩＣの外付端子数が多数になるとい
う問題があるばかり゛でなく、単安定マルチバイブレー
タのこのコンデンサの急峻な充電もしくは放電波形変化
はＩＣ外部の容量結合、磁気誘導等を介してＩＣ外部の
他の電子回路部品に雑音成分として伝達されるという欠
点があることが判明した。
期分離回路の出力から得られる水平同期信号と垂直同期
信号と等価パルスとを含む複合同期信号から、等価パル
スを除去するために水平同期信号の間隔よ）小さなパル
ス幅の出力を発生する単安定マルチバイブレータを用い
ることを提案した。しかし、かかる技術においては、単
安定マルチバイブレータは時定数形成のため大容量のコ
ンデンサが必要であり、このコンデンサはＩＣ内に形成
不可能である上に、ＩＣの外付端子数が多数になるとい
う問題があるばかり゛でなく、単安定マルチバイブレー
タのこのコンデンサの急峻な充電もしくは放電波形変化
はＩＣ外部の容量結合、磁気誘導等を介してＩＣ外部の
他の電子回路部品に雑音成分として伝達されるという欠
点があることが判明した。
本発明の目的は、同期分離回路の出力端子から得られる
複合同期信号から等価パルスを除去するため同期信号処
理を行う際に、テレビ受像機の他の電子回路部品に伝達
される雑音成分を低減し得る信号処理回路を提供するこ
とにある。
複合同期信号から等価パルスを除去するため同期信号処
理を行う際に、テレビ受像機の他の電子回路部品に伝達
される雑音成分を低減し得る信号処理回路を提供するこ
とにある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明の概要を簡単に説明すれば
、下記のとおりである。
、下記のとおりである。
すなわち、等価パルス除去のための電子スイッチ手段、
該手段をオン・オフ制御する制御信号発生回路、この回
路と上記電子スイッチ手段との間の信号伝達ラインを半
導体集積回路に設けることにより、他の電子回路への雑
音成分の伝達を低減するという、本発明の目的を達成す
るものである。
該手段をオン・オフ制御する制御信号発生回路、この回
路と上記電子スイッチ手段との間の信号伝達ラインを半
導体集積回路に設けることにより、他の電子回路への雑
音成分の伝達を低減するという、本発明の目的を達成す
るものである。
〔実施例−１〕
久に、第２図及びａｇ３図を参照して本発明を適用した
信号処理回路の第１実施例を説明する。なお、信号処理
回路を除くテレビジ曹ン受像機の回路構成及び回路動作
は当業者間において周知であるので、その図示及び説明
を省略する。
信号処理回路の第１実施例を説明する。なお、信号処理
回路を除くテレビジ曹ン受像機の回路構成及び回路動作
は当業者間において周知であるので、その図示及び説明
を省略する。
同期分離回路１には、周知の回路動作によって複合同期
信号が供給されこの複合同期信号から同期信号を分離す
る。抵抗Ｊ＋コンデンサＣ１で構成された微分回路２は
、第２図（Ｂ）に示す水平同期信号ｖ８をＩＣ内に供給
する。
信号が供給されこの複合同期信号から同期信号を分離す
る。抵抗Ｊ＋コンデンサＣ１で構成された微分回路２は
、第２図（Ｂ）に示す水平同期信号ｖ８をＩＣ内に供給
する。
ここで、信号処理回路の初期状態を下記の如く仮定する
。
。
すなわち、セットリセット（ＳＲ）フリップフロップＦ
Ｆ、はＱ出力がハイレベルＨであり、電子スイッチＳＷ
がオン状態に動作している。そして、ＳＲ７リツプ７０
ツブＦＦ、のＱ出力がハイレベルＨでカウンタ３のＱ、
出力がハイレベルの状態にある。
Ｆ、はＱ出力がハイレベルＨであり、電子スイッチＳＷ
がオン状態に動作している。そして、ＳＲ７リツプ７０
ツブＦＦ、のＱ出力がハイレベルＨでカウンタ３のＱ、
出力がハイレベルの状態にある。
上記初期状態において、ハイレベルの水平同期信号ｖ１
がトランジスタＱ１に供給されると、インバータ４のＶ
、 出力がハイレベルになって７リツプ７０ツブＦＦ
、かリセットされ、Ｑ出力がハイレベルからローレベル
に変化し、この変化を受けてカウンタ３が計数開始（第
２図に示すｔｕ）を行う。
がトランジスタＱ１に供給されると、インバータ４のＶ
、 出力がハイレベルになって７リツプ７０ツブＦＦ
、かリセットされ、Ｑ出力がハイレベルからローレベル
に変化し、この変化を受けてカウンタ３が計数開始（第
２図に示すｔｕ）を行う。
一方、インバータ４のｖ８出力はバッグエツジ検出回路
５に供給され、インバータ６によシ位相反転した出力ｖ
４ 、抵抗Ｒ３及びＩＣ内で形成されるコンデンサＣ１
とで構成された時定数回路により遅延した出力ｖｓを得
る。出力Ｖ、、Ｖ、はアンド回路７に供給されるが、こ
の時点ではアン）” 出力Ｖ ｓはローレベルであシ、
フリップ７０ツブＦＦ、はリセットされない・ 次に、水平同期信号ｖ１がハイレベルからローレベルに
変化すると、アンド出力Ｖ、がノ為イレペルに変化し、
フリップフロップＦＦｌがリセットされてＱ出力がハイ
レベルからローレベルに変化して、スイッチＳＷをオフ
状態に切換える。この間、カウンタ３はリングオツシレ
ータ８から供給されるクロックパルスを計数し続け、Ｎ
個の計数が終了した時点で出力Ｑ１からハイレベルのパ
ーストゲートパルス出力を発生する。なお、出力Ｑ。
５に供給され、インバータ６によシ位相反転した出力ｖ
４ 、抵抗Ｒ３及びＩＣ内で形成されるコンデンサＣ１
とで構成された時定数回路により遅延した出力ｖｓを得
る。出力Ｖ、、Ｖ、はアンド回路７に供給されるが、こ
の時点ではアン）” 出力Ｖ ｓはローレベルであシ、
フリップ７０ツブＦＦ、はリセットされない・ 次に、水平同期信号ｖ１がハイレベルからローレベルに
変化すると、アンド出力Ｖ、がノ為イレペルに変化し、
フリップフロップＦＦｌがリセットされてＱ出力がハイ
レベルからローレベルに変化して、スイッチＳＷをオフ
状態に切換える。この間、カウンタ３はリングオツシレ
ータ８から供給されるクロックパルスを計数し続け、Ｎ
個の計数が終了した時点で出力Ｑ１からハイレベルのパ
ーストゲートパルス出力を発生する。なお、出力Ｑ。
のハイレベルのパルス幅はカウンタ３の回路構成により
任意に設定される。
任意に設定される。
上記の状態から５０μｓｅｃ経過すると、カウンタ３の
Ｑ、出力、７リツプフロツプＦＦ、のＱ出力、カウンタ
３のリセット端子のループ遅延速にで決定される時間だ
け、カウンタ３のＱ、出力がハイレベル（第２図ｆｌ）
になる。この結果、７リツプフロツプＦＦ、のＱ出力も
ハイレベルになり、カウンタ３がリセットされ、これと
同時に７リツプフロツプＦＦ、のＱ出力がハイレベルに
なり、スイッチＳＷが再びオン状態になる。
Ｑ、出力、７リツプフロツプＦＦ、のＱ出力、カウンタ
３のリセット端子のループ遅延速にで決定される時間だ
け、カウンタ３のＱ、出力がハイレベル（第２図ｆｌ）
になる。この結果、７リツプフロツプＦＦ、のＱ出力も
ハイレベルになり、カウンタ３がリセットされ、これと
同時に７リツプフロツプＦＦ、のＱ出力がハイレベルに
なり、スイッチＳＷが再びオン状態になる。
そして、スイッチＳＷがオンに切換えられても、次の水
平同期信号ｖ１が供給されるまでの間、１番端子はロー
レベルであるためインバータ４の出力■、′ もローレ
ベルを保持し、カウンタ３はクロック信号ＣＬＫの計数
を行わない。次いで、水平同期信号ｖ１が供給されると
、１番端子が再びハイレベルになシ、インバータ４の出
力ｖ、′ がハイレベルに変化し、カウンタ３が再び計
数動作を開始して、上記回路動作が行われる。
平同期信号ｖ１が供給されるまでの間、１番端子はロー
レベルであるためインバータ４の出力■、′ もローレ
ベルを保持し、カウンタ３はクロック信号ＣＬＫの計数
を行わない。次いで、水平同期信号ｖ１が供給されると
、１番端子が再びハイレベルになシ、インバータ４の出
力ｖ、′ がハイレベルに変化し、カウンタ３が再び計
数動作を開始して、上記回路動作が行われる。
従りて、２番端子からは水平同期信号７重が供給されて
いるときにスイッチＳＷを介して水平同期信号■Ｈが得
られ、第２図■に示す等価パルスが除去されたものとな
る。この水平同期信号ＶＨは、水平ＡＦＣ回路（図示せ
ず）に供給され、周知の回路動作が行われる。
いるときにスイッチＳＷを介して水平同期信号■Ｈが得
られ、第２図■に示す等価パルスが除去されたものとな
る。この水平同期信号ＶＨは、水平ＡＦＣ回路（図示せ
ず）に供給され、周知の回路動作が行われる。
〔実施例−２〕
次に、本発明の第２実施例を第３図を参照して説明する
。なお、本実施例は、上記バックェツジ検出回路５に関
するものである。
。なお、本実施例は、上記バックェツジ検出回路５に関
するものである。
上記第１実施例では、抵抗Ｒ３，コンデンサＣ１の時定
ｔによりバックェツジを検出しているが、本実施例では
これに代えて複数のＩ”Ｌ回路を設け、アンド回路に代
えてナンド回路１１．ノット回路１２を設けたものであ
る。この場合も、ノット回路１２の出力電圧は上記アン
ド回路７の出力■、と同様に変化する。
ｔによりバックェツジを検出しているが、本実施例では
これに代えて複数のＩ”Ｌ回路を設け、アンド回路に代
えてナンド回路１１．ノット回路１２を設けたものであ
る。この場合も、ノット回路１２の出力電圧は上記アン
ド回路７の出力■、と同様に変化する。
（１） 同期信号に含１れる等価パルス除去のための
スイッチをオフ状態に切換えるための７リツプ７０ツグ
ＦＦ１を駆動するカラ／り３のＱ、出力がＩＣ内部にお
いて伝達されるため、カウンタ３のＱ、出力の波形変化
の影響がＩＣ外に及ぶことがなく、他の電子回路への磁
気誘導等による悪影響を防止することができる。
スイッチをオフ状態に切換えるための７リツプ７０ツグ
ＦＦ１を駆動するカラ／り３のＱ、出力がＩＣ内部にお
いて伝達されるため、カウンタ３のＱ、出力の波形変化
の影響がＩＣ外に及ぶことがなく、他の電子回路への磁
気誘導等による悪影響を防止することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、電子スイッチ５Ｗｔ−特に設けることなく、ト
ランジスタＱｉのコレクタと７リツプ７０ツブＦＦ、の
Ｑ出力とのワイヤードオア回路に構成してもよい。この
場合、フリップ７０ツグＦＦ１のＱ出力がローレベルで
あれば、２番端子が強制的にローレベルになされるので
、水平同期信号ｖ１が供給される間において等価パルス
の除去が行われる。
ランジスタＱｉのコレクタと７リツプ７０ツブＦＦ、の
Ｑ出力とのワイヤードオア回路に構成してもよい。この
場合、フリップ７０ツグＦＦ１のＱ出力がローレベルで
あれば、２番端子が強制的にローレベルになされるので
、水平同期信号ｖ１が供給される間において等価パルス
の除去が行われる。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である信号処理回路につ
いて説明したが、それに限定されるものではない。
明をその背景となった利用分野である信号処理回路につ
いて説明したが、それに限定されるものではない。
本発明は、ＶＴＲなどの映像機器に広く利用することが
できる。
できる。
第１図は本発明の第１実施例を示す信号処理回路の回路
図を示し、 第２図（Ａ）の）（Ｑ１０［Ｆ］００は上記回路動作を
説明するための波形図を示し、 第３図は本発明の第２実施例を示すバックェツジ検出回
路の回路図を示す。 ＳＷ・・・電子スイッチ、ＦＦ、、ＦＦ、・・・フリッ
プフロップ回路、３・・・カウンタ回路、４・・・イン
バータ、５・・・バックェツジ検出回路、８・・・リン
グオツシレータ、Ｑｌ・・・トランジスタ、■、・・・
水平同手続補正書（方式） 事件の表示 昭和５９年特許願第１９６７０３ 万発明の名称 信号処理回路 Ｍｆｒ正をする者 １・ｙ［との１拍 特許出願人 乙 称 ′３１０ｉ抹式会トｔ 日 立
製 作 所（捻か１名） 代 理 人 方式指令は「第２図（Ａ）〜（Ｈ）が添付がない及に伴
ない第３図を第２図と何丁こと」といノしこであります
が、下記の理由により、第２図を追加しま丁。 記 明細書の発明の詳細な説明の欄における第３頁第１８行
〜第７頁第３行の説明文及び図面の簡単な説明の欄にお
ける第９頁８行、９行「第２図・・・・・・を示し」の
文言並びに図面における第１’ｌＦ、第１図、第３図に
示すことからも明らかなように、出願時添何丁べき第２
図を提出致します。 代
図を示し、 第２図（Ａ）の）（Ｑ１０［Ｆ］００は上記回路動作を
説明するための波形図を示し、 第３図は本発明の第２実施例を示すバックェツジ検出回
路の回路図を示す。 ＳＷ・・・電子スイッチ、ＦＦ、、ＦＦ、・・・フリッ
プフロップ回路、３・・・カウンタ回路、４・・・イン
バータ、５・・・バックェツジ検出回路、８・・・リン
グオツシレータ、Ｑｌ・・・トランジスタ、■、・・・
水平同手続補正書（方式） 事件の表示 昭和５９年特許願第１９６７０３ 万発明の名称 信号処理回路 Ｍｆｒ正をする者 １・ｙ［との１拍 特許出願人 乙 称 ′３１０ｉ抹式会トｔ 日 立
製 作 所（捻か１名） 代 理 人 方式指令は「第２図（Ａ）〜（Ｈ）が添付がない及に伴
ない第３図を第２図と何丁こと」といノしこであります
が、下記の理由により、第２図を追加しま丁。 記 明細書の発明の詳細な説明の欄における第３頁第１８行
〜第７頁第３行の説明文及び図面の簡単な説明の欄にお
ける第９頁８行、９行「第２図・・・・・・を示し」の
文言並びに図面における第１’ｌＦ、第１図、第３図に
示すことからも明らかなように、出願時添何丁べき第２
図を提出致します。 代
Claims (1)
- １、同期信号に含まれる等価パルスを除去するための電
子スイッチ手段と、上記電子スイッチ手段を水平同期信
号に同期して開閉制御する制御信号発生回路と、上記電
子スイッチ手段と上記制御信号発生回路とを接続する信
号伝達径路とを単一の半導体集積回路内に設けたことを
特徴とする信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19670384A JPS6175672A (ja) | 1984-09-21 | 1984-09-21 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19670384A JPS6175672A (ja) | 1984-09-21 | 1984-09-21 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175672A true JPS6175672A (ja) | 1986-04-18 |
| JPH0548661B2 JPH0548661B2 (ja) | 1993-07-22 |
Family
ID=16362178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19670384A Granted JPS6175672A (ja) | 1984-09-21 | 1984-09-21 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175672A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121871A (ja) * | 1982-01-13 | 1983-07-20 | Matsushita Electric Ind Co Ltd | 水平同期信号分離装置 |
-
1984
- 1984-09-21 JP JP19670384A patent/JPS6175672A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121871A (ja) * | 1982-01-13 | 1983-07-20 | Matsushita Electric Ind Co Ltd | 水平同期信号分離装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548661B2 (ja) | 1993-07-22 |
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