JPH0877114A

JPH0877114A - 情報処理装置

Info

Publication number: JPH0877114A
Application number: JP7113373A
Authority: JP
Inventors: Masaya Umemura; 雅也梅村; Toshihiko Ogura; 敏彦小倉; Shunji Takekuma; 俊次武隈
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-06
Filing date: 1995-05-11
Publication date: 1996-03-22
Anticipated expiration: 2020-02-02
Also published as: JP3615264B2

Abstract

(57)【要約】【目的】バスシステムの動作周波数を制限すること無
く、能動的または受動的なデータ処理回路の数を増やし
て機能の充実や拡張を図ることができる情報処理装置を
提供する。【構成】半導体チップ３０ａ上にＣＰＵコア３５ａ，
３５ｂを含む２つの演算処理回路４１，４２を形成し、
演算処理回路４１，４２が外部バス１にデータを出力す
る時は、シーケンサ３６ａ，３６ｂがアービタ２ａにバ
ス権要求信号ＢＲＥＱ１，ＢＲＥＱ２を出力し、アービ
タ２ａからバス使用許可信号ＢＧＲＡＮＴ１，ＢＧＲＡ
ＮＴ２が出力されると、選択器５１はバス使用許可信号
ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２が先着した側の演算処
理回路（４１，４２）と、外部バス１側の入出力回路３
１ａの出力回路３２ａとの接続を行うようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算処理回路、メモリコ
ントローラ、バス変換器、通信アダプタ等の複数のデー
タ処理回路が入出力回路を介して共通のバスに接続され
たバスシステムで構成される情報処理装置に関する。

【０００２】

【従来の技術】情報処理装置に用いられるバスシステム
に接続されるＣＰＵや周辺装置の数は年々増大している
ため、接続されるＬＳＩの数も増加している。また、周
辺装置の高速化の要請に伴い、バスシステムの布線長の
短縮が求められている。これらバスシステムに接続され
るＬＳＩの増加やバスシステムの布線長の短縮の要請に
呼応して、マルチチップモジュール（ＭＣＭ）や印刷回
路基板を用いてバスシステムを構成することにより、接
続すべきＬＳＩを集約化して回路動作の高速化を図る等
の工夫が成されている。

【０００３】図１１は独立に機能するＬＳＩが実装され
たバスシステムの従来例の構成を示す構成図、図１２お
よび図１３はそれぞれＭＣＭおよび印刷回路基板を用い
てＬＳＩの増加やバスシステムの布線長の短縮を図った
バスシステムを構成した従来例の構成を示す構成図であ
る。図１１に示すバスシステムにおいては、外部バス１
に接続されるＬＳＩ３が外部バス１に接続される図示し
ない他のＬＳＩまたは入出力装置と信号、データの授受
を行い、演算、データの加工や変換等の処理を行う。Ｌ
ＳＩ３内には半導体チップ（半導体集積回路基板）３０
が封入されており、半導体チップ３０上にはＣＰＵコア
３５、一次キャッシュメモリ３８、シーケンサ３６から
成る演算処理回路４１、演算処理回路４１の周辺に形成
された４つの入出力回路３１ａ〜３１ｄが写真蝕刻法等
の周知の半導体製造技術により形成されている。演算処
理回路４１内のシーケンサ３６は入出力回路３１ｂを介
してバスアービタ２と接続されていて、外部バス１に接
続される図示しない他のＬＳＩ等にＣＰＵコア３５がデ
ータを出力する場合は、シーケンサ３６がバスアービタ
２にバス権要求信号ＢＲＱを出力し、バスアービタ２は
外部バス１のデータ専有状態を監視して、外部バス１に
データ出力が可能な状態になると、シーケンサ３６にバ
ス使用許可信号ＢＧＲＡＮＴを出力する。

【０００４】かかる情報処理回路の機能を拡張するには
演算処理回路４１をより充実させなければならない。そ
のためには演算処理回路４１の形成領域、従って、半導
体チップ３０の面積が大きくなるばかりでなく、回路設
計に要する膨大な手間と時間が必要になるためレベルア
ップのための費用が掛かり過ぎてしまう。そこで、あま
り多くの費用を掛けずに情報処理回路の機能を拡張する
ための工夫が成されてきた。ＭＣＭや印刷回路基板上へ
の半導体チップの集約化はかかる工夫の例である。図１
２に示すバスシステムにおいては、情報処理装置を構成
するＭＣＭ９上に２つの半導体チップ３０ｇ，３０ｈが
搭載されており、半導体チップ３０ｇ，３０ｈは外部バ
ス１から分岐された分岐外部バス１１と入出力回路３１
ｅ，３１ｗを介してそれぞれ接続されている。半導体チ
ップ３０ｇ，３０ｈ上には図示しないバス変換器とキャ
ッシュコントローラの回路がそれぞれ形成されている。
そして、バス変換器４３には入出力回路３１ｇとＩ／Ｏ
バス８０を介して入出力装置８１ａ〜８１ｄが接続さ
れ、キャッシュコントローラには入出力回路３１ｘとキ
ャッシュバス８２を介して二次キャッシュメモリ８３が
接続されている。図１３に示すバスシステムにおいて
は、印刷回路基板９３上に基板バス１２と２つの論理機
能ＬＳＩ３ｊ，３ｋが搭載され、基板バス１２が外部バ
ス１とＬＳＩ構成された外部バッファ回路５５′を介し
て接続され、ＬＳＩ３ｊ，３ｋ上に形成されたバス変換
器とキャッシュコントローラの内部のシーケンサから出
力されたバス権要求信号ＢＲＱに応答して、バスアービ
タ２から出力されるバス使用許可信号ＢＧＲＡＮＴの有
無に応じて、ＳＳＩ（Small scale Integrated Circuit
s ）構成された選択回路５４′からバス接続切換え信号
が出力され、基板バス１２に接続された外部バッファ回
路５５′が切り換え動作を行い、外部バス１と基板バス
１２に接続されるバス変換器とキャッシュコントローラ
を通信接続または通信分離させている。

【０００５】これらの演算処理等の各種機能を果たすＬ
ＳＩを搭載した情報処理装置において、図１１に示すバ
スシステムの場合は、外部バス１に接続されたＬＳＩ３
の入出力回路３１ａは、例えば、演算処理回路４１がＣ
ＭＯＳを含む回路要素で形成されている場合には、ＬＳ
Ｉ３が接続される外部バス１に対して容量素子として振
る舞う。そのため、外部バス１に接続される図示しない
他のＬＳＩまたは入出力装置から外部バス１に出力され
るデータはパルス信号の形で出力されるので、入出力回
路が多数になると、外部バス１に出力される高い周波数
のパルス信号が積分されてパルス波形が失われてしま
う。このように、外部バス１に接続される演算処理回路
の数を増やして機能の向上を図ろうとすると、演算処理
回路に接続される入出力回路の数も増えるから、そのた
めにバスシステムの動作周波数が制限される。さらに、
図１１に示すような半導体チップを複数個組み合わせて
複合機能を有した情報処理回路を構成する場合には、Ｌ
ＳＩの外枠の１辺とＬＳＩに実装される半導体チップの
１辺の比は例えば、２〜６になる。そのため、複数の集
積回路が形成された複数の半導体チップを搭載並置され
て構成されるバスシステムにおいてはバス線の総延長は
長大になり、バスの動作周波数が一層制限される。一
方、バスに接続される磁気ディスク等の回転手段を有す
る情報保存読出装置や描画装置の数を増やして情報処理
装置の機能を拡張したい場合がある。上述の理由によ
り、動作周波数の低下を招かない範囲でバスに接続可能
な入出力装置（Ｉ／Ｏ）の数は限られるから、このよう
な場合にはＣＰＵが接続されるプロセサバスにバス変換
器で構成されるバスブリッジを介してＩ／Ｏバスを接続
することにより機能の拡張が図られている。

【０００６】図１４は２つのＣＰＵ、大容量のメモリ、
ハードディスク駆動装置（ＨＤＤ）等の装置が接続され
た複数のバスがバスブリッジを介して接続されたバスシ
ステム構成の従来例を示したものである。この従来例で
は図１４に示すように、演算処理回路４１と主メモリ装
置、キャッシュメモリおよび主メモリ制御回路から成る
主記憶装置４９はプロセサバス１０に接続され、さら
に、バスブリッジ３ｉを介してＩ／Ｏバス８０ｈが接続
される。そして、Ｉ／Ｏバス８０ｈには情報処理装置と
して必要な入出力回路として、フロッピーディスク等の
入出力回路を接続するためのバス変換器８１ｌ、ＨＤＤ
入出力装置８１ｏ、グラフィックアダプタ８１ｎ、ＬＡ
Ｎアダプタ８１ｍが接続される。ところで、１個当りの
ＨＤＤ入出力装置が管理できるＨＤＤの数は限られるか
ら、ＨＤＤの記憶容量の拡張を図る場合はＩ／Ｏバス８
０ｈに接続されるＨＤＤ入出力装置を増設して対応す
る。ＬＡＮアダプタ等の接続においても同様である。し
かし、先に詳述したように、Ｉ／Ｏバス８０ｈに接続可
能な入出力装置の数は動作周波数を確保するため制限さ
れるので、この従来例ではＨＤＤ入出力装置を増設する
ためのＩ／Ｏバス８０ｉをバスブリッジ３ｊを介してＩ
／Ｏバス８０ｈに接続して、入出力装置の増設を図って
いる。このように、Ｉ／Ｏバス８０ｈの下位階層にＩ／
Ｏバス８０ｉを設けることで、より多くのＨＤＤ入出力
装置８１ｑ〜８１ｕの接続を可能にしている。

【０００７】

【発明が解決しようとする課題】図１２に示すように、
ＭＣＭ９へ半導体チップ３０ｇ，３０ｈの集約を行って
動作周波数の改善を図る等の工夫が成されているが、こ
の場合でも、バスシステムの動作周波数の改善の度合い
は低い。また、ＭＣＭ９に複数の半導体チップを集約す
ることで、バス線の総延長は短くできるが、バスはＭＣ
Ｍ９内の分岐バス１１と外側の外部バス１とで性質が異
なってしまう。即ち、容量負荷がＭＣＭ９の内部に引き
込まれた分岐バス１１上に集中し、ＬＳＩ内外のバス線
上を伝搬する信号の伝搬波形は容量負荷の反射波により
歪み、信号の伝搬遅延は大きくなる。この伝搬遅延の抑
制には電流駆動能力の高い大電力の入出力回路３１ｅ，
３１ｗが必要となるが、ＬＳＩの消費電力も増大してし
まうため、電流駆動能力の高い入出力回路３１ｅ，３１
ｗのＭＣＭ９への実装が困難となる。従って、この情報
処理装置においても同様に動作周波数が制限される。ま
た、上述のように入出力回路３１ｅ，３１ｗが外部バス
１に対して容量素子として振る舞う場合には、ＭＣＭ９
に複数の半導体チップを集約しても半導体チップ上に形
成される入出力回路の数は削減できないため、この点で
もバスシステムの動作周波数の改善効果が得られない。
さらに、ＭＣＭ９内部の半導体チップ３０ｇ，３０ｈが
故障した場合に、最悪の場合、故障した半導体チップ３
０ｇ，３０ｈによる外部バス１線上への誤データ出力は
避けられない。そのため、バスシステムに接続されたＭ
ＣＭや他のＬＳＩの半導体チップを破壊しかねない。

【０００８】さらに、図１３に示すように、印刷配線基
板９３上に形成された外部バッファ回路５５′を用いて
印刷回路基板９３内の論理機能ＬＳＩ３ｊ，３ｋに接続
される基板バス１２を外部バス１に接続、分離または方
向制御させるものにあっては、論理機能ＬＳＩ３ｊ，３
ｋ、選択回路５４′、外部バッファ回路５５′はそれぞ
れ別々の半導体製造工程を経て製造されるため、不可避
的な不純物拡散量のばらつきにより、各々の集積回路中
を伝播するクロック信号の同期タイミングがばらついて
しまう。従って、このバスシステムが誤動作しないよう
するためには上記各々の集積回路のクロック信号の同期
タイミングの製造過程におけるばらつきを調べて統計的
な安全率を見込んだ動作周波数を設定しなければならな
い。かかる制約のために、プリント基板９３上に搭載さ
れるＬＳＩの実装密度を上げたところで、バスシステム
の動作周波数の改善の度合いは左程変わらないものにな
る。

【０００９】また、図１４に示すバスシステム構成にお
いて、ＣＰＵ（演算処理回路）４１がＩ／Ｏバス８１ｉ
に接続されたＨＤＤ入出力装置８１ｑ〜８１ｕからの情
報読出を行おうとする時に、ＨＤＤ入出力装置８１ｑ〜
８１ｕはビジー（読出または書込み動作中）状態の時、
ＣＰＵ１からの読出要求を拒否し、ＣＰＵ１に対して読
出要求の時間を置いた再実行を要求する。ＣＰＵ４１が
Ｉ／Ｏバス８０ｉに接続されたＨＤＤ入出力装置８１ｑ
〜８１ｕから読出要求の再実行を要求されると、ＣＰＵ
４１は既に獲得していたＩ／Ｏバス８０ｈ，８０ｉのバ
ス権を手放す。外の動作が並行して行われている場合に
は当該動作が優先して実行されるので、ＣＰＵ４１がバ
ス権を手放した後、ＨＤＤ入出力装置８１ｑ〜８１ｕに
対する読出要求の再実行を行うために再度バス権を獲得
するまでの時間間隔は増大し、ＣＰＵ１の演算処理実行
性能を下げるばかりか、ＨＤＤ入出力装置８１ｑ〜８１
ｕのデータの取りこぼしや、割り込み信号の延着が発生
する。本発明は従来技術におけるかかる事情に鑑みて成
されたものであり、バスシステムの動作周波数を制限す
ること無く、能動的または受動的なデータ処理回路の数
を増やして機能の充実や拡張を図ることができる情報処
理装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明は、複数のデータ処理回路の中、少なくとも２
つの回路はバスに接続される入出力回路を共有して、該
入出力回路を介して独立してバスにデータを入出力し、
前記バスに接続された他のデータ処理回路との間で互い
にデータを遣り取りするようにしたものである。さらに
好ましくは、入出力回路を共有する複数のデータ処理回
路は共通の半導体集積回路基板上に形成され、外部から
の選択入力信号により動作し、入出力回路と該入出力回
路を共有する複数のデータ処理回路を切り換え接続する
切換手段を具えたものである。

【００１１】

【作用】バスに接続される入出力回路を共有する複数の
データ処理回路は前記入出力回路を介して独立してバス
にデータを入出力し、前記バスに接続された他のデータ
処理回路との間で互いにデータを遣り取りする。好まし
い手段においては、切換手段は外部からの選択入力信号
により動作し、入出力回路と該入出力回路を共有する複
数のデータ処理回路を切り換える。

【００１２】

【実施例】以下に本発明の実施例を説明する。図１は本
発明の第１の実施例の回路構成を示す構成図である。な
お、従来例と同一または同一と見做せる箇所には同一の
符号を付し、その重複する説明を省略する。また、アル
ファベットのみが異なる、あるいは、付加された符号は
その箇所が同一の機能を有していることを示す。同図に
おいて、３２（ａ〜ｄ）は出力回路、３３（ａ〜ｄ）は
入力回路、３４（ａ〜ｄ）はリージョンバッファ、４２
は演算処理回路、５１は選択器である。なお、ＢＧＲＡ
ＮＴ１，ＢＧＲＡＮＴ２はバス使用許可信号、ＢＲＥＱ
１，ＢＲＥＱ２はバス権要求信号である。同図に示すよ
うに、本実施例では半導体チップ３０ａは互いに近接配
置されると共に各々独立に動作する演算処理回路４１，
４２が形成されている。演算処理動作を行う演算処理回
路４１，４２はそれぞれシーケンサ３６ａ，３６ｂ、Ａ
ＬＵやレジスタから成るＣＰＵコア３５ａ，３５ｂおよ
び一次キャッシュメモリ３８ａ，３８ｂで構成されてい
る。ＬＳＩ３の内部では、外部バス１側の入出力回路３
１ａは左右に並設された演算処理回路４１，４２により
共有されている。入出力回路３１ａの入力回路３３ａか
ら入力されたプログラムの命令やデータは、左右に並設
された演算処理回路４１，４２の各々のＣＰＵコア３５
ａ，３５ｂに送られる。ＣＰＵコア３５ａ，３５ｂでは
受け取ったプログラムの命令やデータを判別し、それら
がＣＰＵコア３５ａ，３５ｂ自身が読み出したものであ
った場合は取り込み、一次キャッシュメモリ３８ａ，３
８ｂのコヒーレンシ（主メモリと一次キャッシュメモリ
の整合性を取る制御）の情報であった場合は一次キャッ
シュメモリ３８ａ，３８ｂに存在する古いデータと入れ
替える。

【００１３】ＣＰＵコア３５ａ，３５ｂが外部バス１を
介して接続された入出力装置や主記憶装置にデータの読
み書きを行う時、読み書きを行う側の演算処理回路４
１，４２内のシーケンサ３６ａ，３６ｂがバス権要求信
号ＢＲＥＱ１，ＢＲＥＱ２をバスアービタ２ａに出力
し、バス使用許可信号ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２
を待つ。バスアービタ２ａからバス使用許可信号ＢＧＲ
ＡＮＴ１，ＢＧＲＡＮＴ２を受け取る時、バス使用許可
信号ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２はシーケンサ３６
ａ，３６ｂの外に選択器５１にも入力される。選択器５
１では左右の演算処理回路４１，４２の各々のバス使用
許可信号ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２を監視してお
り、バス使用許可信号ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２
が先着した側の演算処理回路（４１，４２）と、外部バ
ス１側の入出力回路３１ａの出力回路３２ａとの接続を
行う。バス使用許可信号が先着した側の演算処理回路
（４１，４２）は出力回路３２ａと接続され次第、デー
タの存在場所を示すアドレスデータを書き込むべきデー
タがあれば、そのデータと共に外部バス１に出力し、外
部バス１を介して接続された入出力装置や主記憶装置へ
の読み書きを行う。なお、図１ではＣＰＵコア３５ａ，
３５ｂから入出力回路３１ａへ、あるいは、一次キャッ
シュメモリ３８ａ，３８ｂへのデータ転送経路を１本の
線で示しているが、多バイトの束線であっても良い。

【００１４】本実施例においては、１つの半導体チップ
３０ａ上に２個形成される演算処理回路４１，４２は、
それぞれがシーケンサ３６ａ，３６ｂを内蔵しており、
かつ、互いに独立に機能する。同一半導体チップ３０ａ
上の演算処理回路４１，４２間のデータ転送も外部バス
１を介した他のＬＳＩに搭載された半導体チップの処理
回路へのデータ転送と同様に、演算処理回路（４１，４
２）の一方から入出力回路３１ａ中の出力回路３２ａを
介して外部バス１上にデータが出力される。データの外
部バス１上への出力と同時に、入出力回路３１ａ中の入
力回路３３ａは外部バス１に出力されたデータを取り込
み、半導体チップ３０ａに搭載された演算処理回路（４
１，４２）にデータを割り付ける。演算処理回路（４
１，４２）は割り付けられたデータについて、外部バス
１に接続される他のＬＳＩに搭載された半導体チップの
処理回路と同様に、転送先の判別を行い、判別結果に従
ってデータの転送を行う。このように、本実施例の基本
的動作は従来のＬＳＩを搭載したバスシステムと同様で
あるから、従来のＬＳＩの演算処理回路をそのままＬＳ
Ｉ３ａ上に載せ変える、即ち、従来のＬＳＩのフォトマ
スクを複写するだけで本実施例を殆ど実現することがで
き、ＬＳＩの回路設計に要する時間と費用を大幅に削減
できる。また、本実施例では２つの演算処理回路４１，
４２が半導体チップ３０ａ上に形成された例を示した
が、もちろん、もっと多くの演算処理回路が形成されて
いても良い。

【００１５】また、演算処理回路４１，４２毎に独立に
動作するので、演算処理回路４１，４２の故障時には、
選択器５１が当該演算処理回路（４１，４２）のバス使
用許可信号ＢＧＲＡＮＴの受信を否認し、当該演算処理
回路（４１，４２）を外部バス１から切離す。これによ
り、同一もしくは他のＬＳＩに搭載された半導体チップ
上の正常に動作している他の回路への影響を回避するこ
とができる。上述のように、本実施例では２つの演算処
理回路４１，４２に対してデータの入出力処理を行う入
出力回路３１ａは共通であるから、演算処理回路４１，
４２がＣＭＯＳで形成されていた場合に、外部バス１に
対する入出力回路３１ａの容量寄与を半減させることが
できるから、その分だけ外部バス１の動作周波数を高め
ることができる。半導体チップ上に形成される回路は演
算処理回路に限らず、他の機能を有した情報処理回路に
対しても同様に適用できる。図２は本発明の第２の実施
例の回路構成を示す構成図である。なお、第１の実施例
と同一または同一と見做せる箇所には同一の符号を付
し、その重複する説明を省略する。また、アルファベッ
トのみが異なる符号は同一機能の回路を表す。以下の実
施例の説明においても同様とする。同図において、３７
（ａ，ｂ）はデータバッファ、３９はキャッシュコント
ローラ、４３はバス変換器、４４はキャッシュ制御回
路、５２は選択器、８０ａはＩ／Ｏバス、８１（ａ〜
ｄ）はＩ／Ｏアダプタを具えた入出力装置、８２は二次
キャッシュバス、８３は二次キャッシュメモリである。

【００１６】本実施例では、ＬＳＩ３ｂは外部バス１と
入出力（Ｉ／Ｏ）バス８０ａを接続するバス変換器４３
と、二次キャッシュメモリ８３を外部バス１に接続する
キャッシュ制御回路４４を搭載している。バス変換器４
３では外部バス１からＩ／Ｏバス８０ａを介した入出力
装置８１への通信接続を行っている。バス変換器４３に
ついて外部バス１側からＩ／Ｏバス８０ａへのデータの
流れを説明すると、データは外部バス１側の入出力回路
３１ｅの入力回路３３ｅからリージョンバッファ３４ｆ
を介してデータバッファ３７ｂに蓄えられる。データバ
ッファ３７ｂでは、蓄えられたデータがＩ／Ｏバス８０
ａに接続された何の入出力装置８１ａ〜ｄへ転送される
データかを判断し、転送先が決まれば、リージョンバッ
ファ３４ｇを介してＩ／Ｏバス８０ａ側の入出力回路３
１ｇの出力バッファ３２ｇからデータバッファ３７ｂの
出力データとしてＩ／Ｏバス８０ａへ出力される。入出
力装置８１（ａ〜ｄ）から外部バス１へのデータの流れ
も、同様にして入出力装置８１（ａ〜ｄ）から出力され
たデータがＩ／Ｏバス８０ａから外部バス１へ転送され
る。Ｉ／Ｏバス８０ａから外部バス１へデータが転送さ
れる際には、データバッファ３７ａにデータが蓄えられ
た時、シーケンサ３６ｃがバスアービタ２ｂに対してバ
ス権要求信号ＢＲＥＱ３を出力する。バスアービタ２ｂ
ではデータの判定が行われ、外部バス１へデータの転送
が可能ならばバス使用許可信号ＢＧＲＡＮＴ３を出力す
る。選択器５２はバス使用許可信号ＢＧＲＡＮＴ３を受
信すると、出力回路３３ｅに対する接続先をバス変換器
４３側に切り換える。シーケンサ３６ｃはバスアービタ
２ｂからバス使用許可信号ＢＧＲＡＮＴ３を受け取る
と、データバッファ３７ａに蓄えられたデータを出力回
路３３ｅを介して外部バス１に出力する。

【００１７】キャッシュ制御回路４４は外部バス１に接
続された主記憶装置に対するデータの読み取りや書き込
み転送と、リージョンバッファ３４ｈを介して二次キャ
ッシュメモリ８３のコヒーレンシ転送データの取り込み
を行う。キャッシュコントローラ３９はコヒーレンシ転
送の指令データを受信すると、書き込みデータと同じア
ドレスのデータが二次キャッシュメモリ８３に記憶され
ていれば、そのデータの更新を行う。一方、二次キャッ
シュメモリ８３からのデータの読み出し時には、転送さ
れたアドレスのデータが二次キャッシュメモリ８３に記
憶されていれば、二次キャッシュメモリ８３に記憶され
たデータを読み出す。同時に、シーケンサ３６ｄはバス
アービタ２ｂにバス権要求信号ＢＲＥＱ４を出力する。
二次キャッシュメモリ８３からデータが読み出され、バ
スアービタ２ｂからのバス使用許可信号ＢＧＲＡＮＴ４
が出力されると、選択器５２はキャッシュコントローラ
３９とリージョンバッファ３４ｇを通信接続し、二次キ
ャッシュメモリ８３から読み出されたデータの外部バス
１への出力が開始される。このように、バス変換器４３
およびキャッシュ制御回路４４のシーケンサ３６ｃ，３
６ｄは互いに独立に動作しているので、バス変換器４３
が外部バス１からデータを取り込んでＩ／Ｏバス８０ａ
へ出力する一方、キャッシュ制御回路４４が二次キャッ
シュメモリ８３のデータを読み出す動作が独立してでき
るようになっている。

【００１８】次に、本発明の第１および第２の実施例に
係るＬＳＩ３ａ，３ｂと共に主記憶装置や描画装置等の
各種周辺装置が接続されたバスシステムで構成された情
報処理装置を成す本発明の第３の実施例を説明する。図
３および図４は本発明の第３の実施例である情報処理装
置の構成と動作をそれぞれ示す構成図およびタイミング
チャートである。図３において、４５，４６はバス変換
器、４７は主メモリ制御回路、８４は主メモリバス、８
５は主メモリ装置、８６は描画装置、８７は画像音声入
力装置、８８はローカルエリアネットワーク（ＬＡＮ）
である。本実施例のバスシステムには外部バス１上に図
３で上から順に、本発明の第１の実施例で説明したＣＰ
Ｕコア３５ａ，３５ｂを搭載したＬＳＩ３ａ、バス変換
器４６と主メモリ制御回路４７を包含したＬＳＩ３ｃ、
従来のバス変換器４５を搭載したＬＳＩ３ｄ、本発明の
第２の実施例で説明したバス変換器４３とキャッシュ制
御回路４４を包含したＬＳＩ３ｂが接続されている。バ
ス変換器４３とキャッシュ制御回路４４の外部バス１と
反対側にはＩ／Ｏバス８０ａを介してＩ／Ｏアダプタを
具えた入出力装置８１（ａ〜ｄ）と、キャッシュバス８
２を介して二次キャッシュメモリ８３がそれぞれ接続さ
れる。同様に、バス変換器４６とメモリコントローラ４
７を包含したＬＳＩ３ｃにはバス変換器４６の外部バス
１と反対側にＩ／Ｏバス８０ｂを介してＩ／Ｏアダプタ
を具えた入出力装置８１（ｅ〜ｈ）と、主メモリ制御回
路４７の外部バス１と反対側に主メモリバス８４を介し
て主メモリ装置８５が接続されている。また、バス変換
器４５の外部バス１と反対側にはＩ／Ｏバス８０ｃを介
してＩ／Ｏアダプタを具えた入出力装置８１（ｉ〜ｋ）
が接続される。さらに、Ｉ／Ｏバス８０ｂにはスピーカ
ーを具えた描画処理装置８６、画像音声入力装置８７お
よびＬＡＮ８８が接続されている。Ｉ／Ｏバス８０ａ，
８０ｃにはファイル入出力装置であるハードディスク駆
動装置（ＨＤＤ）が接続可能となっているが、光磁気デ
ィスクやデジタルオーディオテープ（ＤＡＴ）、８mmＶ
ＴＲと云ったテープ媒体記憶装置も接続可能である。ま
た、Ｉ／Ｏバス８０ｂはインターロック（応答確認）転
送方式の同期バスであり、Ｉ／Ｏバス８０ａ，８０ｃは
外部バス１とスプリット（要求応答分離）転送方式の同
期バスとなっている。

【００１９】図４は本実施例の動作の具体例として、Ｌ
ＳＩ３ａ上の演算処理回路４１，４２からＬＳＩ３ｃ上
のバス変換器４６と主メモリ制御回路４７およびＬＳＩ
３ｄ上の従来のバス変換器４５を介してのデータの読み
出しのタイミングを示したものである。まず、第１の実
施例の説明で述べた要領で、演算処理回路４１からアド
レスデータＤA1が外部バス１に出力され、外部バス１お
よびバス変換器４６を介してＩ／Ｏバス８０ｂに転送さ
れる。この時、ＬＳＩ３ｃ上のバス変換器４６はＩ／Ｏ
バス８０ｂに接続された入出力装置８１（ｅ〜ｈ）と応
答確認し、アドレスデータＤA1が特定の入出力装置８１
（ｅ〜ｈ）に関係するか否かを判断する。関係している
と判断した時はアドレスデータＤA1に対応するデータＤ
１を特定の入出力装置８１（ｅ〜ｈ）から読み出す。Ｉ
／Ｏバス８０ｂに接続された特定の入出力装置８１（ｅ
〜ｈ）に接続された周辺装置のアドレスA1から読み出さ
れたデータＤ１がバス変換器４６に到達すると、バス権
要求信号ＢＲＥＱをＬＳＩ３ｃ上に設けられたバスアー
ビタに出力し、バス使用許可信号ＢＧＲＡＮＴを受信す
るとデータＤ１を外部バス１を介して演算処理回路４１
に転送する。なお、外部バス１はスプリット転送方式の
同期バスとなっているので、アドレスデータＤA1が外部
バス１上に出力されるまでの間、外部バス１は開放され
ている。主メモリ制御回路４７、ＬＳＩ３ｄ上のバス変
換器４５およびＬＳＩ３ｂ上のバス変換器４３とキャッ
シュ制御回路４４はアドレスデータＤA1がそれぞれの外
部バス１と反対側に接続されたバスを介して接続された
入出力装置に関係していないと判断するので、アドレス
データＤA1を無視する。

【００２０】次に、他方の演算処理回路４２から従来の
バス変換器４５に関係したアドレスデータＤA2が外部バ
ス１上に出力されると、アドレスデータＤA2は同様にし
てＬＳＩ３ｄ上の従来のバス変換器４５を介してＩ／Ｏ
バス８０ｃに転送される。Ｉ／Ｏバス８０ｃはスプリッ
ト転送方式で動作しており、従来のバス変換器４５はア
ドレスデータＤA2を出力した後、Ｉ／Ｏバス８０ｃを開
放する。アドレスデータＤA2に応答して入出力装置８１
（ｉ〜ｌ）からデータＤ２が読み出され、Ｉ／Ｏバス８
０ｃおよびバス変換器４５を介して外部バス１上に出力
される。そして、このデータＤ２は入出力回路３１ａを
介して演算処理回路４２に取り込まれる。なお、図４に
示す例では、Ｉ／Ｏバス８０ｃにおいてはアドレスデー
タＤA2とデータＤ２の間に他の転送データは存在してい
ない。データＤ１が外部バス１上に出力されるまでの間
に、先のアドレスデータＤA2の出力に続いて、演算処理
回路４１から外部バス１上に主メモリ制御回路４７に関
係したアドレスデータＤA3が出力され、ＬＳＩ３ｃ上の
主メモリ制御回路４７を介して主メモリバス８４に転送
される。Ｉ／Ｏバス８０ｂはスプリット転送方式で動作
しており、主メモリバス８４上にアドレスデータＤA3が
出力された後、データＤ３が出力されるまで主メモリバ
ス８４は開放されている。ＬＳＩ３ｃ上のバス変換器４
６と主メモリ制御回路４７はＬＳＩ３ｃ上に設けられた
上述のアービタと選択器の働きにより独立して動作する
ので、主メモリバス８４でのデータの転送にＩ／Ｏバス
８０ｂ側のバス変換器４６は影響を及ぼさない。データ
Ｄ１，２と同様にして、データＤ３−１〜４が主メモリ
バス８４および主メモリ制御回路４７を経て順次、演算
処理回路４１に転送される。このように、ＬＳＩ３ｂに
搭載されたバス変換器４３とキャッシュ制御回路４４、
ＬＳＩ３ｃに搭載されたバス変換器４６と主メモリ制御
回路４７およびＬＳＩ３ａに搭載された演算処理回路４
１，４２を包含したバスシステムは、ＬＳＩ３ｄに搭載
された従来のバス変換器４５と共存可能であり、従来の
バス変換器と同様に動作することが分かる。つまり、本
発明に係るバスシステムのデータ処理回路は従来のバス
システムのデータ処理回路と任意互換性を有している。
例えば、複数のＣＰＵコア３５ａ，３５ｂを搭載するＬ
ＳＩ３ａを従来のＣＰＵを搭載するＬＳＩと交換するこ
とで単一のＣＰＵ構成にもできれば、ＬＳＩ３ａのＣＰ
Ｕコアの数を増やしたＬＳＩに交換することで演算処理
性能を向上させることもできる。

【００２１】次に、ＬＳＩ上に４つの半導体チップを搭
載して成る最小構成の情報処理装置を実現した本発明の
第４の実施例を説明する。図５は本発明の第４の実施例
に係るバスシステム構成を示したものである。同図にお
いて、３９は通信インタフェース回路、５３は選択器、
９１は外部バスコネクタ、９２は外部バス負荷容量であ
る。同図に示すように、ＬＳＩ３ｅには演算処理回路４
１、バス変換器４３、主メモリ制御回路４７、通信アダ
プタ４８、選択器５３および入出力回路３１（ｑ〜ｕ）
からなる半導体チップ３０ｅが搭載されている。演算処
理回路４１、バス変換器４３、主メモリ制御回路４７、
通信アダプタ４８はバス権要求信号ＢＲＥＱ５，ＢＲＥ
Ｑ６，ＢＲＥＱ７，ＢＲＥＱ８とバス使用許可信号ＢＧ
ＲＡＮＴ５，ＢＧＲＡＮＴ６，ＢＧＲＡＮＴ７，ＢＧＲ
ＡＮＴ８を入出力回路３１（ｑ〜ｔ）を介してバスアー
ビタ２ｅまたは外部バス１に出力している。バスシステ
ム構成を説明すると、バス変換器４３の下位側にはＩ／
Ｏバス８０ａおよび入出力装置８１ｃ，８１ｄを介し
て、描画装置８６、画像音声入力装置８７が接続されて
いる。主メモリ制御回路４７の下位側には主メモリバス
８４を介して主メモリ装置８５が接続され、通信アダプ
タ４８の下位側には通信インタフェース回路３９を介し
てＬＡＮ８８ｃが接続されている。外部バス１にはＬＳ
Ｉ３ｅの外に、外部バスコネクタ９１と外部バス負荷容
量９２が接続されている。なお、半導体チップ３０ｅ上
にバス変換器４３と通信アダプタ４８を実装する際には
回路配置をフォトマスク上で左右反転させることによ
り、バス権要求信号ＢＲＥＱ７，ＢＲＥＱ８とバス使用
許可信号ＢＧＲＡＮＴ７，ＢＧＲＡＮＴ８が導かれる配
線の配線長が短くなるようにしている。

【００２２】外部バスコネクタ９１には他の情報処理装
置が接続されるようになっていて、接続される情報処理
機器の数を増大できると共に、他の情報処理装置が接続
されることにより、バスシステムの情報処理能力を向上
できるようになっている。また、本実施例においては外
部バス負荷容量９２はＬＳＩ３ｅが実装される印刷回路
基板の印刷配線により容量形成されているが、これによ
り負荷容量の調整が行われる。外部バスコネクタ９１に
他の情報処理装置が接続されない場合には、即ち、最小
のバスシステム構成においては外部バス負荷容量９２が
ＬＳＩ３ｅの唯一の駆動すべき負荷となる。この最小の
バスシステム構成において、ＬＳＩ３ｅ上の演算処理回
路４１は入出力回路３１ｑを介して外部バス１を駆動す
ることでデータを出力し、外部バス１上の信号を出力し
た論理レベルに確定する。この信号は駆動した入出力回
路３１ｑを介して一旦、外部バス１上に出力され、再度
入出力回路３１ｑを介してバス変換器４３、主メモリ制
御回路４７および通信アダプタ４８に入力される。外部
バス１で確定された信号がアドレス信号であり、バス変
換器４３、主メモリ制御回路４７、通信アダプタ４８の
何れか、あるいは、Ｉ／Ｏバス８０ａに接続された入出
力装置８１ａ〜８１ｄに該当するアドレスがあれば、こ
れらの回路中の該当する回路が動作し、演算処理回路４
１とデータの交換を行う。なお、上述の動作は外部バス
１上に他のＬＳＩが接続された場合も同様であり、外部
バスコネクタ９１に他の情報処理装置が接続された場合
には、他の情報処理装置のＬＳＩとの間でもデータ転送
が行われる。

【００２３】次に、第１の実施例および第４の実施例に
用いられた２つのＬＳＩａ，ｆを搭載し、バスシステム
の構成に自由度を持たせた本発明の第５の実施例を説明
する。図６は本発明の第５の実施例に係る情報処理装置
の構成を示す構成図、図７はこの情報処理装置の組上が
りを示す斜視図である。これらの図において、９６はス
ピーカー、８９は座標入力器、９０は制御卓、９１ａ〜
９１ｃはコネクタ、９３，９３ａ，９３ｂは印刷回路基
板、９４ａ〜９４ｆはソケットである。図７に示すよう
に、本実施例の情報処理装置は３つの印刷回路基板９
３，９３ａ，９３ｂで組み立てられており、外部バス１
がこれらの間を接続している。印刷回路基板９３ａ上に
は第１の実施例のＣＰＵ機能を具えた演算処理回路４
１，４２Ｕを搭載するＬＳＩ３ａがソケット９４ａを介
して組み込まれ、印刷回路基板９３ｂ上には第４の実施
例のバス変換器４３、主メモリ制御回路４７、通信アダ
プタ４８を搭載したＬＳＩ３ｆと、主メモリ装置８５が
それぞれソケット９４ｂ，９４ｃを介して組み込まれて
いる。外部バスコネクタ９１、バスアービタ２ｅ、入出
力装置８１（ａ〜ｃ）が取り付けられた印刷回路基板９
３に上述の各印刷回路基板９３ａ，９３ｂを組み込んで
印刷回路基板９３上の外部バス１に接続すると共に、印
刷回路基板９３ｂ上のコネクタ９１ｂと印刷回路基板９
３上のコネクタ９１ｃをＩ／Ｏバス８０ａで接続するこ
とにより、本実施例の情報処理装置が組み上がる。ま
た、バス変換器４３、主メモリ制御回路４７、通信アダ
プタ４８を搭載したＬＳＩ３ｆにおいて、搭載される回
路の機能を適宜選択することによって、印刷回路基板９
３ｂに組み込まれるＬＳＩの機能を変更でき、情報処理
装置の構成に自由度を持たせることができる。

【００２４】本実施例においては入出力装置８１（ａ〜
ｃ）に描画装置８６、画像音声入力装置８７、座標入力
装置８９、制御卓９０、スピーカー９６が接続されてい
る。なお、印刷回路基板９３ａ，９３ｂを印刷回路基板
９３上に固設せずに、例えば、ＩＣカード（ＰＣＭＣＩ
Ａ）のようにコネクタを介して印刷回路基板９３に挿抜
可能な形態として、必要に応じて主演算装置との間でデ
ータの遣り取りを行えるようにしても良い。座標入力装
置８９としてはマウス、感圧式の表示板やペン入力装置
を用いることができ、制御卓９０としてはキーボード、
遠赤外線発光ダイオード等の光デバイスや電磁波を用い
た無線式若しくは有線式の遠隔操作装置（リモコン）を
用いることができる。ＬＡＮ８８は通常のコンピュータ
の間のデータ転送手段としての狭域通信網の機能を有す
ると共に、ＣＡＴＶ（ケーブルテレビジョン）の動画や
音声情報の伝送手段としても機能している。

【００２５】次に、多くのＨＤＤやＬＡＮ、描画装置等
を接続して情報処理能力を大幅に拡張できるようにした
バスシステムで構成された本発明の第６の実施例を説明
する。図８は本発明の第６の実施例の構成を示すブロッ
ク図である。同図において、３ｇ，３ｈは高い動作周波
数で駆動されるプロセサバス１０とＩ／Ｏバス８０ｄ，
８０ｅおよびＩ／Ｏバス８０ｅとＩ／Ｏバス８０ｆ，８
０ｇをそれぞれ通信接続する２つのバス変換器を具えた
ＬＳＩから成るバスブリッジ、４１ａ，４１ｂは２つの
ＣＰＵ、８１ｖ〜８１ｘはＨＤＤ入出力装置、９１ｅ〜
９１ｈはコネクタである。なお、本実施例ではプロセサ
バス１０に接続されるＣＰＵ４１ａ，４１ｂは個別の２
個のＣＰＵから成るマルチＣＰＵ構成を取っているが、
ＣＰＵの数は１個でも３個以上でも構わないし、ＣＰＵ
４１ａ，４１ｂの代わりに本発明の第１の実施例に示し
たような半導体チップ上に２個のＣＰＵが形成されたマ
ルチＣＰＵ構成としても良い。さらに、バスブリッジ３
ｇはプロセサバス１０とＩ／Ｏバス８０ｄ，８０ｅの間
を通信接続するように構成されているが、主メモリ制御
回路をバスブリッジ３ｇの内部に取り込んで４叉路構成
としても良い。

【００２６】本実施例ではＩ／Ｏバス８０ｄは業界の標
準的なバスシステムとなっているＳＣＳＩバスで構成さ
れている。Ｉ／Ｏバス８０ｄに対してＨＤＤ入出力装置
８１ｏ，８１ｐと標準バス変換器８１ｌが接続されてお
り、さらに、コネクタ９１ｄ，９１ｅを介してＬＡＮア
ダプタ８１ｍやグラフィックアダプタ８１ｎが選択自在
に接続できるようになっている。標準バス変換器８１ｌ
には配下に標準バスを介して標準バス用の入出力装置が
接続可能である。Ｉ／Ｏバス８０ｄは所謂、マザーボー
ド（親基板）と呼ばれる印刷回路基板上に布線され、こ
の印刷回路基板上に取り付けられた雌型コネクタに接続
される。一方、コネクタ９１ｄ，９１ｅを介して接続さ
れるＬＡＮアダプタ８１ｍやグラフィックアダプタ８１
ｎは所謂、ドータカード（子基板）と呼ばれる、一端に
雄型コネクタが形成された個別の印刷回路基板上に搭載
される。各アダプタ８１ｍ，８１ｎからの配線はこの子
基板上で雄型コネクタに接続される。各アダプタ８１
ｍ，８１ｎを搭載した子基板が親基板に対してコネクタ
９１ｄ，９１ｅを介して連結されることで各アダプタ８
１ｍ，８１ｎとＩ／Ｏバス８０ｄとが電気的に接続され
る。ＳＣＳＩバスはＨＤＤが接続される標準的なバスシ
ステムなので、ＨＤＤをＩ／Ｏバス８０ｄへ直付けした
構成とすることもできる。なお、本実施例では、Ｉ／Ｏ
バス８０ｄはＳＣＳＩバスとしたが、他の業界標準であ
るＩＤＥ方式を採用しても同様のバスシステムを構築で
きる。また、ＬＡＮアダプタ８１ｍや標準バス変換器８
１ｌには配下に一本のバスが接続されるようになってい
るが、前述の実施例で述べたＬＳＩの構成を採用すれば
配下に接続されるバスは１本に限らず、複数本とするこ
とができる。

【００２７】Ｉ／Ｏバス８０ｅはＩ／Ｏバス８０ｄと同
様に構成されているが、Ｉ／Ｏバス８０ｅに接続される
ＨＤＤ入出力装置８１ｑ，８１ｒおよびバスブリッジ３
ｈは全てコネクタ９１ｆ〜９１ｈを介して接続される構
成を採用している。このように、Ｉ／Ｏバス８０ｅに接
続される入出力装置は全てコネクタ９１ｆ〜９１ｈを介
して接続されるようになっているので、任意の入出力装
置を選択して接続できる利便性と様々な用途の入出力装
置を接続して情報処理装置の機能の拡張を図る拡張性の
高いシステム構成となっている。また、子基板に搭載さ
れる入出力装置は全てコネクタ９１ｆ〜９１ｈを介して
Ｉ／Ｏバス８０ｅに接続されるので、Ｉ／Ｏバス８０ｅ
に寄生する負荷容量が大きくなってしまう。このため、
前述のように、動作周波数による制限から本実施例では
Ｉ／Ｏバス８０ｅの入出力装置の接続数が３つに限られ
ている。

【００２８】プロセサバス１にバスブリッジ３ｇを介し
て接続されるＩ／Ｏバス８０ｄとＩ／Ｏバス８０ｅはプ
ロセサバス１から見たデータ転送のレイテンシー（遅延
度）では同一階層となり、この同一階層のＩ／Ｏバス８
０ｄ，８０ｅに４つのＨＤＤ入出力装置８１ｏ〜８１ｒ
とＬＡＮアダプタ８１ｍ、標準バス変換器８１ｌやグラ
フィックアダプタ８１ｎが接続される。このように、プ
ロセサバス１から見た同一階層のＩ／Ｏバス当たりの入
出力装置の接続数を従来例に較べて増やすことができ
る。これにより、動作周波数を低下させずに所定数で多
数の入出力装置が接続されたバスシステムを構築する場
合に、最上位のバスに接続された入出力装置から最下位
にあるバスに接続された入出力装置転送されるデータの
遅延度を低減できる。

【００２９】図８に示すように、バスブリッジ３ｇ，３
ｈ，…によりプロセサバス１に接続されるＩ／Ｏバス８
０ｄ，８０ｅ，８０ｆ，８０ｇ，…を次々に分岐接続し
た階層構造にすることで、動作周波数の低下を招かない
範囲でプロセサバス１に接続できるＩ／Ｏバスの本数、
従って、接続できる入出力装置の数を２の階乗の規模で
増やすことができるコンピュータシステムを実現してい
る。もちろん、バスブリッジに分岐接続されるＩ／Ｏバ
スの本数を増やせば、さらに大規模に接続できる入出力
装置の数を増加させることができる。例えば、バスブリ
ッジ３ｈが搭載された子基板をＩ／Ｏバス８０ｅのコネ
クタ９１ｆに実装接続することにより、コネクタ９１ｆ
を介してＩ／Ｏバス８０ｅに接続される入出力装置の数
を変えずに、Ｉ／Ｏバス８０ｅの配下に接続されるＩ／
Ｏバス８０ｆ，８０ｇの数を２本に増やすことができ
る。本実施例ではＩ／Ｏバス８０ｅとＩ／Ｏバス８０
ｆ，８０ｇはその信号線、動作周波数やバスプロトコル
が同一のもので構成されていて、ＣＰＵ４１ａ，４１ｂ
はＩ／Ｏバス８０ｆ，８０ｇに接続されるＨＤＤ入出力
装置８１ｓ〜８１ｘとＩ／Ｏバス８０ｅに接続されるＨ
ＤＤ入出力装置８１ｑ，８１ｒを同等のものとして扱う
ことができる。Ｉ／Ｏバス８０ｆ，８０ｇに接続される
入出力装置は本実施例のように、データ転送速度の優先
度が低い、あるいはそれが問題にならない、データ記録
用のＨＤＤ、デジタルオーディオテープ（ＤＡＴ）等の
大容量のストレージ（データ保存用）Ｉ／Ｏを接続する
ようにすれば、本発明における分岐接続可能なバスブリ
ッジによる階層構成の接続可能な入出力装置の数の大規
模化という利点のみを享受することができる。

【００３０】図９はバスブリッジ３ｇの内部構成の概略
を示す構成図である。同図に示すように、ＬＳＩ３ｇは
プロセサバス１０とＩ／Ｏバス８０ｄを接続するバス変
換器４３ａと、プロセサバス１０とＩ／Ｏバス８０ｅを
接続するバス変換器４３ｂを搭載している。バス変換器
４３ａ，４３ｂは共通のフォトマスクを用いた周知の写
真食刻法により同一の回路が形成される。そして、第２
の実施例と同様に、バス変換器４３ａ，４３ｂのシーケ
ンサ３６ｃ，３６ｄは互いに独立に動作しているので、
バス変換器４３ａがプロセサバス１０からデータを取り
込んでＩ／Ｏバス８０ｄへ出力する一方で、バス変換器
４３ｂがＩ／Ｏバス８０ｅに接続されたＨＤＤ入出力装
置８１ｑ，８１ｒからデータを読み出してプロセサバス
１０に出力する動作が独立してできるようになってい
る。本実施例では、プロセサバス１０とバスブリッジ３
ｇで接続されるＩ／Ｏバス８０ｄはプロセサバス１０と
同じ周波数で、Ｉ／Ｏバス８０ｅはプロセサバス１０の
動作周波数の１／２の周波数で動作している。Ｉ／Ｏバ
ス８０ｄがプロセサバス１０と同じ周波数で動作するこ
とから、Ｉ／Ｏバス８０ｄにはＬＡＮアダプタ８１ｍや
グラフィックアダプタ８１ｎのような高速の転送速度が
要求されをする入出力装置が接続されている。

【００３１】このように、本実施例ではプロセサバス１
０とＩ／Ｏバス８０ｅの動作周波数が異なっているの
で、バス変換器４３ａ，４３ｂのリージョンバッファ３
４ｅ，３４ｆ，３４ｉ，３４ｊとシーケンサ３６ｃ，３
６ｄとリージョンバッファ３４ｇ，３４ｈはプロセサバ
ス１０と同一の周波数で動作し、Ｉ／Ｏバス８０ｄも同
様に同一の周波数で動作する。一方、バス変換器４３ｂ
のリージョンバッファ３４ｋ，３４ｌはＩ／Ｏバス８０
ｅと同一の周波数で動作する。なお、プロセサバス１０
とＩ／Ｏバス８０ｄ，８０ｅの動作周波数は全て同一で
あっても、異なっていても構わない。一般に、プロセサ
バス１０とＩ／Ｏバス８０ｄ，８０ｅの動作周波数が異
なる場合には、プロセサバス１０とＩ／Ｏバス８０ｄの
動作周波数の差はデータバッファ３７ａ，３７ｂでの同
期化により吸収され、プロセサバス１０とＩ／Ｏバス８
０ｅの動作周波数の差はデータバッファ３７ｃ，３７ｄ
での同期化により吸収されるが、本実施例のように、プ
ロセサバス１０とＩ／Ｏバス８０ｄ，８０ｅの動作周波
数比を整数比に設定することにより、バス変換器４３
ａ，４３ｂのデータバッファ３７ａ〜３７ｄでの同期化
を省略あるいは簡略化することができる。

【００３２】次に、バスブリッジ３ｇの動作について説
明する。バス変換器４３ａはＩ／Ｏバス８０ｄから受信
したデータをデータバッファ３７ａに蓄える。データが
蓄えられると、シーケンサ３６ｃはバスアービタ２ｇに
対してバス権要求信号ＢＲＱ１０を出力する。バスアー
ビタ２ｇはプロセサバス１０へのデータ転送の可不可の
バス権の判定を行い、データ転送が可能ならばバス使用
許可信号ＢＧＲＡＮＴ１０を出力する。選択器５２はバ
ス使用許可信号ＢＧＲＡＮＴ１０を受信すると、出力回
路３２ｅに対する接続先をバス変換器４３ａ側に切り換
える。シーケンサ３６ｃはバスアービタ２ｇからバス使
用許可信号ＢＧＲＡＮＴ１０を受け取ると、データバッ
ファ３７ａに蓄えられたデータを出力回路３２ｅを介し
てプロセサバス１０に出力する。ここでは、Ｉ／Ｏバス
８０ｄからＩ／Ｏバス８０ｅへのデータ転送が行われる
場合について説明する。プロセサバス１０に出力された
データはプロセサバス１０側の入出力回路３１ｅの入力
回路３３ｅからリージョンバッファ３４ｊを介してデー
タバッファ３７ｄに蓄えられる。データバッファ３７ｄ
は蓄えられたデータがＩ／Ｏバス８０ｅに接続された何
のＨＤＤ入出力装置８１ｑ，８１ｒまたはバスブリッジ
３ｈへ転送されるデータかを判断し、転送先が決まれ
ば、データバッファ３７ｄの出力データとして、リージ
ョンバッファ３４ｌを介してＩ／Ｏバス８０ｅ側の入出
力回路３１ｇの出力バッファ３２ｉからＩ／Ｏバス８０
ｅへ出力させる。

【００３３】上述の実施例においては、外部バス１ある
いはプロセサバス１０に対するデータ転送の可否を判定
する機能を具えていない演算処理回路４１〜４３が形成
されたＬＳＩ３（ａ〜ｇ）を用いたバスシステム構成と
なっていたが、内部にデータ転送の可否を判定する機能
を具えた演算処理回路が形成されたＬＳＩを用いたバス
システム構成とすることもできる。以下に、かかるバス
システム構成とした本発明の第７の実施例について説明
する。図１０は本発明の第７の実施例に係るバスブリッ
ジ３ｉの内部構成の概略を示す構成図である。同図にお
いて、２１ａ，２１ｂはバス変換器４３ｃ，４３ｄのデ
ータバッファ３７ａ，３７ｃから出力される転送データ
の調停を行うアービトレイトシーケンサ、５０はデータ
バッファ３７ａ，３７ｃから出力される転送データを一
時的に格納するデータ退避バッファ、５４，５５は選択
器、５６は選択器５４，５５の切替え動作を制御してデ
ータバッファ３７ａ，３７ｃからの転送データの出力先
を決定するバスアービトレーション監視回路である。な
お、図中、アービトレイトシーケンサ２１ａと下位のＩ
／Ｏバス８０ｅとの間で遣り取りされるバス権要求信号
ＢＲＱａとバス権許可信号ＢＧＲＮＴａの信号線は簡便
のため１本の線で示しているが、実際は入出力装置８１
ｌ〜８１ｐ毎に結ばれる個別の信号線となっている。ま
た、バス権要求信号ＢＲＱａ及びバス権許可信号ＢＧＲ
ＮＴａの信号線を多ビットの信号線とし、各々の信号の
ビットパターンの形状からバス権の要求元、バス権の付
与先が何れのバス変換器４３ｃ，４３ｄ、入出力装置８
１ｌ〜８１ｐであるかを認識する構成にすることもでき
る。

【００３４】本実施例では、ＬＳＩ３ｉが搭載するバス
変換器４３ｃ，４３ｄはその内部にそれぞれアービトレ
イトシーケンサ２１ａ，２１ｂを具えており、アービト
レイトシーケンサ２１ａ，２１ｂはそれぞれ上位のプロ
セサバス１０と下位のＩ／Ｏバス８０ｅ，８０ｄのバス
の使用権利（バス権）の調停を行う。具体的には、上位
のプロセサバス１０に接続されたＣＰＵ４１から出力さ
れたバス権要求信号ＢＲＱ１１が入力すると、アービト
レイトシーケンサ２１ａ，２１ｂはそれぞれ下位のＩ／
Ｏバス８０ｅ，８０ｄへのデータ転送の可否を判定し
て、データ転送が可能ならばバス使用許可信号ＢＧＲＮ
Ｔ１１を出力してＣＰＵ４１にバス権を与える。本実施
例では上述のように、バス変換器４３ｃ，４３ｄは内部
にアービトレイトシーケンサ２１ａ，２１ｂを具えてい
るから、ＬＳＩｇが単体でプロセサバス１０に実装され
ても動作する論理回路であり、バス権要求信号ＲＥＱ
ｓ，ＲＥＱａ，ＲＥＱｂ、バス使用許可信号ＧＲＮＴ
ｓ，ＧＲＮＴａ，ＧＲＮＴｂの信号線はバス変換器４３
ｃ，４３ｄが本来具備するアービトレーション信号の端
子に接続されている。従って、バス変換器４３ｃ，４３
ｄに新たな信号線を付加する必要がないという利点があ
る。バス変換器４３ｃの下位のＩ／Ｏバス８０ｅに接続
される標準バス変換器８１ｌ、ＬＡＮアダプタ８１ｍ、
グラフィックアダプタ８１ｎ、ＨＤＤ入出力装置８１
ｏ，８１ｐについても同様に、これらの入出力装置８１
ｌ〜８１ｐからバス権要求信号ＢＲＱａが入力すると、
アービトレイトシーケンサ２１ａは上位のプロセサバス
１０へのデータ転送の可否を判定して、データ転送が可
能ならばバス権許可信号ＢＧＲＮＴａを出力して入出力
装置８１ｌ〜８１ｐにバス権を与える。バス変換器４３
ｄのアービトレイトシーケンサ２１ｂの下位のＩ／Ｏバ
ス８０ｅの入出力装置３ｈ，８１ｑ，８１ｒとの間のバ
ス権の調停の具体的な動作はバス変換器４３ｃのアービ
トレイトシーケンサ２１ａ動作と同様である。

【００３５】バスアービトレーション監視回路５６はバ
ス変換器４３ｃ，４３ｄのアービトレイトシーケンサ２
１ａ，２１ｂの出力信号であるバス使用許可信号ＢＧＲ
ＮＴ１１を監視し、アービトレイトシーケンサ２１ａ，
２１ｂの出力信号が一致した場合のみＣＰＵ４１へのバ
ス使用許可信号ＢＧＲＮＴ１１の出力を許可し、プロセ
サバス１０のバス権を調停する２つのアービトレイトシ
ーケンサ２１ａ，２１ｂが存在することによるプロセサ
バス１０のバスマスタが複数発生することを防止してい
る。また、バスアービトレーション監視回路５６はアー
ビトレイトシーケンサ２１ａ，２１ｂへ入力されるバス
権要求信号ＢＲＱ１１を監視していて、例えば、ＣＰＵ
４１からバス権要求信号ＢＲＱ１１が出力された時に、
バス変換器４３ｃ，４３ｄの何れか、もしくはバス変換
器４３ｃ，４３ｄが同時にプロセサバス１０のバス権を
獲得した場合には、アービトレイトシーケンサ２１ａ，
２１ｂでバス権が調停されたにも関わらず、バス使用許
可信号ＢＧＲＮＴ１１を出力させない。バスアービトレ
ーション監視回路５６がこの状態を検知すると制御線Ｃ
ＮＴに制御信号を出力して、選択器５６，５７およびデ
ータ退避バッファ５８の切替え動作および記憶動作それ
ぞれを制御する。即ち、バス変換器４３ｃ，４３ｄが同
時にプロセサバス１０のバス権を獲得した場合は、バス
アービトレーション監視回路５６は選択器５６，５７を
切替えさせてバス変換器４３ｃ，４３ｄの一方のデータ
のみをプロセサバス１０へ出力させ、他方のデータはデ
ータ退避バッファ５８に格納させると共に、バス変換器
４３ｃ，４３ｄのアービトレイトシーケンサ２１ａ，２
１ｂにバス権要求信号ＲＥＱｓを出力し、プロセサバス
１０のバス権を要求させる。データバッファ３７ａ，３
７ｄからのプロセサバス１０への一方のデータ転送が終
了し、バス使用許可信号ＧＲＮＴｓが出力されてバス変
換器４３ｃ，４３ｄの他方がプロセサバス１０のバス権
を獲得した時点で、バスアービトレーション監視回路５
６は先程データを格納させたデータ退避バッファ５８か
らプロセサバス１０へのデータを出力させ、一連のデー
タ転送を終了させる。

【００３６】バス変換器４３ｃ，４３ｄのアービトレイ
トシーケンサ２１ａ，２１ｂはそれぞれの下位のＩ／Ｏ
バス８０ｅ，８０ｄのシステム構成情報を保持してい
る。そこで、例えば、ＣＰＵ４１がＩ／Ｏバス８０ｅに
接続されたＨＤＤ入出力装置８１ｑに対して、Ｉ／Ｏバ
ス８０ｄの配下のＬＡＮアダプタ８１ｍに接続されるＬ
ＡＮへのデータ転送を命令する場合を考える。Ｉ／Ｏバ
ス８０ｅのＨＤＤ入出力装置８１ｑが転送データを準備
してバス変換器４３ｄに転送すると、バス変換器４３ｄ
のアービトレイトシーケンサ２１ｂは転送データから転
送先を判別し、バス変換器４３ｃのアービトレイトシー
ケンサ２１ａに対してバス権要求信号ＲＥＱｂを出力し
てバス権を要求する。バス変換器４３ｃのアービトレイ
トシーケンサ２１ａからバス使用許可信号ＧＲＮＴｂが
出力されてバス変換器４３ｄがバス権を得ると、バス使
用許可信号ＧＲＮＴｂを監視していたバスアービトレー
ション監視回路５６は選択器５６，５７を内部循環経路
側に接続させ、バス変換器４３ｄのデータバッファ３７
ｄからバス変換器４３ｃのデータバッファ３７ｂへのデ
ータ転送経路を確保し、バス変換器４３ｄのデータバッ
ファ３７ｄからバス変換器４３ｃのデータバッファ３７
ｂへのデータ転送が実行される。この時、転送データは
出力回路３２ｋを経てプロセサバス１０には出力される
ことなく、選択器５６，５７を介して直接、内部循環経
路を伝搬する。

【００３７】本実施例では、プロセサバス１０に接続さ
れるＣＰＵはＣＰＵ４１のみであるが、プロセサバス１
０に複数のＣＰＵが接続されるマルチＣＰＵ構成に拡張
した場合には、プロセサバス１０に転送データが出力さ
れないことは格別の意義を持つ。即ち、一般にマルチＣ
ＰＵ構成では、ＣＰＵは個別にキャッシュメモリを持っ
ており、メモリに格納されている情報の中、必要な個所
の情報を読み出してキャッシュメモリに保持している。
従って、１つのＣＰＵがメモリ中の情報を更新する制御
を行う場合に、メモリ中のデータを更新すると共に、他
のＣＰＵのキャッシュメモリ中のデータとの整合性を取
る必要がある。このような場合には、プロセサバス１０
には通常のデータ転送ためのデータの外に、メモリ中の
整合性を確保するための転送データが存在するため、プ
ロセサバス１０のデータ転送量が多くなる。しかし、上
述のようにプロセサバス１０を介さない入出力装置間の
データ転送が実現できると、プロセサバス１０のデータ
転送はＣＰＵによるメモリ中の情報更新に関係するデー
タ転送と、メモリ中の整合性を確保するためのデータ転
送に限定できる。従って、プロセサバス１０の使用率を
大幅に抑制でき、プロセサバス１０を効率よく使用する
ことができる。なお、バス変換器４３ｃ，４３ｄのアー
ビトレイトシーケンサ２１ａ，２１ｂがプロセサバス１
０のバス権の調停のみを行う場合も、バスアービトレー
ション監視回路５６とデータ退避バッファ５８の一連の
動作に変わりはなく、プロセサバス１０上でバスマスタ
が複数個発生することを防いでいる。

【００３８】本実施例では、バス変換器４３ｃ，４３ｄ
のアービトレイトシーケンサ２１ａ，２１ｂはプロセサ
バス１０及びＩ／Ｏバス８０ｄ，８０ｅのバス権の調停
を司っているが、プロセサバス１０及びＩ／Ｏバス８０
ｄ，８０ｅにおけるバス権の調停は集中型に限らず、分
散型のバス権調停でも構わない。分散アービトレーショ
ンの場合には、プロセサバス１０及びＩ／Ｏバス８０
ｄ，８０ｅのアービトレーションバスにＬＳＩ３ｉのア
ービトレイトシーケンサ２１ａ，２１ｂが接続され、こ
れらのアービトレイトシーケンサがプロセサバス１０及
びＩ／Ｏバス８０ｄ，８０ｅに接続された入出力装置間
のバス権の調停を行う。バスアービトレーション監視回
路５６はプロセサバス１０のバス権調停に割り当てられ
るアービトレーションバスのバス権の推移を監視し、Ｌ
ＳＩ３ｉの中のバス変換器４３ｃ，４３ｄにバス権が移
った時点で、制御信号線ＣＮＴにより選択器５６，５７
を制御し、バス権の移ったバス変換器のデータをプロセ
サバス１０またはＩ／Ｏバス８０ｄ，８０ｅに出力す
る。なお、プロセサバス１０には別途集中型のアービタ
が存在し、バス変換器４３ｃ，４３ｄのアービトレイト
シーケンサ２１ａ，２１ｂはプロセサバス１０またはプ
ロセサバス１０とＩ／Ｏバス８０ｄ，８０ｅのバス権調
停を行わないような構成の場合には、プロセサバス１０
のバス権の調停を行うアービタは１つに限定されるの
で、ＬＳＩ３ｉの中のバスアービトレーション監視回路
５６とデータ退避バッファ５８は省略できる。

【００３９】

【発明の効果】以上説明したように請求項１記載の発明
によれば、複数のデータ処理回路の中、少なくとも２つ
の回路は入出力回路を共有して、該入出力回路を介して
独立してバスにデータを入出力し、前記バスに接続され
た他のデータ処理回路との間で互いにデータを遣り取り
するようにしたので、データ処理回路をＬＳＩで構成し
た時のバス線上の容量を減らすことができるから、デー
タ処理回路の数を増やして機能の充実や拡張を図っても
バスシステムの動作周波数を制限することのない情報処
理装置を提供することができる。請求項２記載の発明に
よれば、入出力回路を共有する複数のデータ処理回路を
共通の半導体集積回路基板上に形成したので、データ処
理回路をＬＳＩで構成した時のバス線の総延長の延びを
抑制できるから、情報処理装置を小型化できると共に上
限動作周波数を引き上げることができる。請求項３記載
の発明によれば、外部からの選択入力信号により動作
し、入出力回路と該入出力回路を共有する複数のデータ
処理回路を切り換え接続する切換手段を具えたので、入
出力回路を共有する複数のデータ処理回路のバスへの独
立した入出力動作を容易に実現できる。請求項４記載の
発明によれば、入出力回路を共有する複数のデータ処理
回路の中の少なくとも２つの回路は同一の回路構成を有
するようにしたので、データ処理回路の並列動作を実現
することができると共に前記２つの回路を半導体集積回
路基板上に形成してより機能の充実したデータ処理回路
とする際に、一方の回路を他方の回路が形成される位置
に複写するだけで済むから、より機能の充実したデータ
処理回路を設計する手間と時間を大幅に縮小できる。

【００４０】請求項５記載の発明によれば、複数のデー
タ処理回路の中の少なくとも１つの回路は周辺機器との
データの遣り取りの制御を行うバス変換器としたので、
周辺機器を含むバスシステムの動作周波数を向上させる
ことができる。請求項６記載の発明によれば、複数のデ
ータ処理回路の中の少なくとも１つの回路は各種演算処
理を行う演算処理回路または下位側に記憶装置が接続可
能でデータの読み出し、書き込みの制御を行う記憶制御
回路としたので、大型の記憶装置を含むバスシステムの
動作周波数を向上させることができる。請求項７記載の
発明によれば、バス変換器の回路機能を有するデータ処
理回路を局所バスを介して周辺機器に接続したので、多
くの周辺機器を接続することにより、バスシステムの機
能を拡張することができる。請求項８記載の発明によれ
ば、入出力回路を共有するデータ処理回路の１つの回路
が故障した時または不用になった時、切換手段が故障し
た、または不用になったデータ処理回路を入出力回路に
接続しないような選択入力信号を入力させるようにした
ので、故障した、または不用になったデータ処理回路に
よる他の正常に動作しているデータ処理回路への影響を
回避できる。

【００４１】請求項９記載の発明によれば、全てのデー
タ処理回路をそれぞれ共通の半導体集積回路基板を含む
複数の半導体集積回路基板上に形成することにより、デ
ータ処理回路の総数より半導体集積回路基板の総数を少
なくし、半導体集積回路基板をさらに印刷回路基板上に
搭載したので、情報処理装置の処理能力の向上を図りな
がら小型にでき、しかも、印刷回路基板実装技術を用い
て製造することができる。請求項１０記載の発明によれ
ば、バス上に出力されたデータを監視して、データの出
力が可能になった時、データ処理回路にデータの出力を
許可するデータ出力許可信号を出力するようにしたの
で、インターロック転送方式の同期バスとスプリット転
送方式の同期バスが混在したバスシステムへの適用を容
易にできる。請求項１１記載の発明によれば、切換手段
を切り換えさせる選択入力信号はデータ出力許可信号と
したので、選択入力信号の生成手段を省くことができ
る。請求項１２記載の発明によれば、データ処理回路は
バス上に出力されたアドレスデータに基づいて、当該デ
ータ処理回路に関係する処理が要求されているか否かを
判定するようにしたので、汎用の計算機におけるデータ
授受方式を適用できる。請求項１３記載の発明によれ
ば、バスまたは局所バスとデータ処理回路を接続する接
続手段を有したので、他の周辺装置との互換性を容易に
できる。

【００４２】請求項１４記載の発明によれば、半導体集
積回路基板と印刷回路基板の端子をそれぞれ導電接続す
るコネクタを接続手段としたので、データ処理回路を機
能の異なるデータ処理回路や能力の異なるデータ処理回
路に容易に付け替えることができる。請求項１５記載の
発明によれば、半導体集積回路基板上に形成された複数
のデータ処理回路は共にバス変換器の回路機能を有し、
該データ処理回路にはそれぞれ局所バスが接続されるよ
うにしたので、バスに対してバス変換器として機能する
データ処理回路を介して接続される局所バスは独立して
動作するから、バスシステムの動作周波数に制限を受け
ずに局所バスに接続される回路装置の数を局所バスの数
だけ増やすことができる。請求項１６記載の発明によれ
ば、少なくとも１つの局所バスには、共にバス変換器の
回路機能を有し、それぞれに他の局所バスが接続される
複数のデータ処理回路を接続するようにしたので、１つ
の局所バスにバス変換器の回路機能を有するデータ処理
回路を介して複数の局所バスが接続できるから、バスシ
ステムの動作周波数に制限を受けずに局所バスに接続さ
れる回路装置の数をバス変換器の回路機能を有するデー
タ処理回路の数の冪乗の規模で増やすことができる。請
求項１７記載の発明によれば、バス変換器の回路機能を
有するデータ処理回路によりそれぞれ接続される２つの
バスまたは局所バスの動作周波数が互いに一致するよう
にしたので、データ処データ処理回路におけるバスと局
所バスとの間での同期化のための回路を省くことができ
るから、データ処理回路の構成を簡素化できると共にデ
ータ転送時の転送遅れ時間を低減できる。請求項１８記
載の発明によれば、バス変換器の回路機能を有するデー
タ処理回路によりそれぞれ接続される２つのバスまたは
局所バスの転送手順が互いに一致するようにしたので、
データ処データ処理回路におけるバスと局所バスとの間
でのバス転送手順変換のための回路を省いて直付けした
のと同等にすることができるから、データ処理回路の構
成を簡素化できると共にデータ転送時の転送遅れ時間を
低減できる。

【００４３】請求項１９記載の発明によれば、共通の半
導体集積回路基板上に形成された複数のデータ処理回路
にそれぞれ付随してデータ出力調停回路を設けたので、
データ出力調停回路が付随して設けられたデータ処理回
路のマスクを用いて、半導体集積回路基板上に単に転写
するだけで情報処理回路を形成できるから、新たにデー
タ出力調停回路を含むマスクを作る手間が省け、その分
製造費用を低減することができる。請求項２０記載の発
明によれば、複数のデータ出力調停回路の出力信号を監
視し、該複数のデータ出力調停回路がそれぞれ付随して
設けられたデータ処理回路の中の１つの回路だけが共通
の入出力回路を介して共通のバスにデータを出力できる
ようにするデータ出力調停監視手段を有したので、共通
の半導体集積回路基板上に形成された複数のデータ処理
回路から同時に複数のデータがバス上に出力されるのを
防止して、バス上でのデータの衝突と衝突に起因する部
品の故障、破壊等の事故の発生を回避することができ
る。請求項２１記載の発明によれば、データ出力調停監
視手段が１つだけデータの出力を可能にしたデータ処理
回路から共通のバスにデータが出力されている間に、他
のデータ処理回路から出力されるデータを共通の半導体
集積回路基板上に形成されたデータ格納手段に格納させ
るようにしたので、他のデータ処理回路から出力される
データを無駄にすることなく、先のデータ処理回路から
の共通のバスへのデータ転送が終了した時点で直ちに他
のデータ処理回路からの共通のバスへのデータ転送を開
始することができるから、複数の局所バスから転送され
るデータの転送処理時間を短縮できると共に転送処理効
率を向上させることができる。請求項２２記載の発明に
よれば、データ処理回路によりそれぞれ入出力回路を介
して接続される動作周波数が互いに異なる２つのバスま
たは局所バスとの間でデータが転送される時には、バス
変換器の回路機能を有するデータ処理回路は該回路内で
データの同期化処理を行うようにしたので、バスシステ
ムの動作周波数に制限を受けずに動作周波数の低い局所
バスに接続される回路装置の数を増やすことができる。
請求項２３記載の発明によれば、共通の半導体集積回路
基板上に形成された複数のデータ処理回路間を直接連絡
する連絡回路を設け、データ出力調停手段またはデータ
出力調停回路から出力されるデータ出力許可信号に基づ
いてデータ処理回路から出力されるデータの出力先を切
り換えるようにしたので、局所バス同士の間でデータが
転送される時には共通のバスを介さずデータ転送させる
ことができるから、共通のバスを効率よく使用でき、バ
スシステム全体の動作効率を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す構成図
である。

【図２】本発明の第２の実施例の回路構成を示す構成図
である。

【図３】本発明の第３の実施例の回路構成を示す構成図
である。

【図４】同じく、その動作を示すタイミングチャートで
ある。

【図５】本発明の第４の実施例に係るバスシステムの構
成を示す構成図である。

【図６】本発明の第５の実施例に係るバスシステムの構
成を示す構成図である。

【図７】同じく、その組上がり状態を示す斜視図であ
る。

【図８】本発明の第６の実施例に係る情報処理装置の構
成を示す構成図である。

【図９】同じく、そのバスブリッジの内部回路構成の概
略を示す構成図である。

【図１０】本発明の第７の実施例のバスブリッジの内部
回路構成の概略を示す構成図である。

【図１１】ＬＳＩを用いた従来のバスシステムを示す構
成図である。

【図１２】ＭＣＭを用いて構成された従来のバスシステ
ムの構成を示す構成図である。

【図１３】印刷回路基板に実装された従来のバスシステ
ムの構成を示す構成図である。

【図１４】バスブリッジを介してバスが接続された従来
のバスシステムを示す構成図である。

【符号の説明】

１，１ａ外部バス（ＣＰＵバス）２（ａ〜ｇ）アービタ１０プロセサバス２１（ａ，ｂ）アービトレイトシーケンサ３（ａ〜ｉ）ＬＳＩ３０（ａ〜ｈ）半導体チップ３１（ａ〜ｘ）入出力回路３２（ａ〜ｏ）出力回路３３（ａ〜ｏ）入力回路３４（ａ〜ｌ）リージョンバッファ３５（ａ，ｂ）ＣＰＵコア３６（ａ〜ｉ）シーケンサ３７（ａ〜ｊ）データバッファ３８（ａ，ｂ）一次キャッシュメモリ３９キャッシュコントローラ４１（ａ，ｂ），４２演算処理回路（ＣＰＵ）４３（ａ，ｂ），４５，４６バス変換器４４キャッシュ制御回路４７主メモリ制御回路４８通信アダプタ５０データ退避バッファ５１〜５５選択器５６バスアービトレーション監視回路８０（ａ〜ｉ）Ｉ／Ｏバス８１（ａ〜ｕ）入出力装置８３二次キャッシュメモリ８５主メモリ装置４９主記憶装置８８（ａ〜ｃ）ＬＡＮ９１（ａ〜ｈ）コネクタ９４（ａ〜ｄ）ソケット９３（ａ，ｂ）印刷回路基板

Claims

【特許請求の範囲】

【請求項１】複数のデータ処理回路が入出力回路を介
して共通のバスに接続されたバスシステムで構成された
情報処理装置において、複数の前記データ処理回路の
中、少なくとも２つの回路は前記入出力回路を共有し
て、該入出力回路を介して独立して前記バスにデータを
入出力し、前記バスに接続された他のデータ処理回路と
の間で互いにデータを遣り取りするようにしたことを特
徴とする情報処理装置。
【請求項２】請求項１の記載において、入出力回路を
共有する複数のデータ処理回路は共通の半導体集積回路
基板上に形成されたことを特徴とする情報処理装置。
【請求項３】請求項２の記載において、外部からの選
択入力信号により動作し、入出力回路と該入出力回路を
共有する複数のデータ処理回路を切り換え接続する切換
手段を具えたことを特徴とする情報処理装置。
【請求項４】請求項２の記載において、入出力回路を
共有する複数のデータ処理回路の中の少なくとも２つの
回路は同一の回路構成を有するものであることを特徴と
する情報処理装置。
【請求項５】請求項３の記載において、複数のデータ
処理回路の中の少なくとも１つの回路は描画装置、画像
音声入出力装置等の周辺機器の接続が可能で該周辺機器
とのデータの遣り取りの制御を行うバス変換器の回路機
能を有したことを特徴とする情報処理装置。
【請求項６】請求項５の記載において、複数のデータ
処理回路の中の少なくとも１つの回路は各種演算処理を
行う演算処理回路または下位側に記憶装置が接続可能で
データの読み出し、書き込みの制御を行う記憶制御回路
の機能を具えたことを特徴とした情報処理装置。
【請求項７】請求項５の記載において、バス変換器の
回路機能を有するデータ処理回路は局所バスを介して周
辺機器に接続されたことを特徴とする情報処理装置。
【請求項８】請求項３の記載において、入出力回路を
共有するデータ処理回路の１つの回路が故障した時また
は不用になった時、切換手段が故障した、または不用に
なった前記データ処理回路を入出力回路に接続しないよ
うな選択入力信号を入力させるようにしたことを特徴と
する情報処理装置。
【請求項９】請求項２の記載において、全てのデータ
処理回路をそれぞれ共通の半導体集積回路基板を含む複
数の半導体集積回路基板上に形成することにより、デー
タ処理回路の総数より前記半導体集積回路基板の総数を
少なくし、前記半導体集積回路基板をさらに印刷回路基
板上に搭載したことを特徴とする情報処理装置。
【請求項１０】請求項２，３，５または６の記載にお
いて、バス上に出力されたデータを監視して、データの
出力が可能になった時、データ処理回路にデータの出力
を許可するデータ出力許可信号を出力するデータ出力調
停手段を有したことを特徴とする情報処理装置。
【請求項１１】請求項１０の記載において、切換手段
を切り換えさせる選択入力信号はデータ出力許可信号で
あることを特徴とする情報処理装置。
【請求項１２】請求項１０の記載において、データ処
理回路はバス上に出力されたアドレスデータに基づい
て、当該データ処理回路に関係する処理が要求されてい
るか否かを判定することを特徴とする情報処理装置。
【請求項１３】請求項７または９の記載において、バ
スまたは局所バスとデータ処理回路を接続する接続手段
を有したことを特徴とする情報処理装置。
【請求項１４】請求項１３の記載において、接続手段
は半導体集積回路基板と印刷回路基板の端子をそれぞれ
導電接続するコネクタであることを特徴とする情報処理
装置。
【請求項１５】請求項２または３の記載において、半
導体集積回路基板上に形成された複数のデータ処理回路
は共にバス変換器の回路機能を有し、該データ処理回路
には入出力回路を介してそれぞれ局所バスが接続された
ことを特徴とする情報処理装置。
【請求項１６】請求項１５の記載において、少なくと
も１つの局所バスには、入出力回路を共有して共にバス
変換器の回路機能を有し、それぞれに入出力回路を介し
て他の局所バスが接続される複数のデータ処理回路が接
続されたことを特徴とする情報処理装置。
【請求項１７】請求項１５または１６の記載におい
て、バス変換器の回路機能を有するデータ処理回路によ
りそれぞれ入出力回路を介して接続される２つのバスま
たは局所バスの動作周波数は互いに一致することを特徴
とする情報処理装置。
【請求項１８】請求項１５または１６の記載におい
て、バス変換器の回路機能を有するデータ処理回路によ
りそれぞれ入出力回路を介して接続される２つのバスま
たは局所バスの転送手順は互いに一致することを特徴と
する情報処理装置。
【請求項１９】請求項１０の記載において、データ出
力調停手段は共通の半導体集積回路基板上に形成された
複数のデータ処理回路にそれぞれ付随して設けられたデ
ータ出力調停回路であることを特徴とする情報処理装
置。
【請求項２０】請求項１９の記載において、複数のデ
ータ出力調停回路の出力信号を監視し、該複数のデータ
出力調停回路がそれぞれ付随して設けられたデータ処理
回路の中の１つの回路だけが共通の入出力回路を介して
共通のバスにデータの出力を可能にするデータ出力調停
監視手段を有したことを特徴とする情報処理装置。
【請求項２１】請求項２０の記載において、複数のデ
ータ処理回路が形成される共通の半導体集積回路基板上
に前記データ処理回路の出力信号を一時的に格納するデ
ータ格納手段を有し、データ出力調停監視手段は１つだ
け共通のバスにデータの出力を可能にしたデータ処理回
路から前記共通のバスにデータが出力されている間に、
他のデータ処理回路に付随して設けられたデータ出力調
停回路が前記共通のバスにデータの出力を許可したこと
により、付随する前記データ処理回路から出力されるデ
ータを前記データ格納手段に格納させるようにしたこと
を特徴とする情報処理装置。
【請求項２２】請求項１５または１６の記載におい
て、バス変換器の回路機能を有するデータ処理回路によ
りそれぞれ入出力回路を介して接続される２つのバスま
たは局所バスの動作周波数は互いに異なっており、前記
バスまたは前記局所バスとの間でデータが転送される時
には、前記データ処理回路は該回路内でデータの同期化
処理を行うことを特徴とする情報処理装置。
【請求項２３】請求項１０または２０の記載におい
て、共通の半導体集積回路基板上に形成された複数のデ
ータ処理回路間を直接連絡する連絡回路と、前記データ
処理回路と入出力回路および前記連絡回路の間に接続さ
れ、データ出力調停手段またはデータ出力調停回路から
出力されるデータ出力許可信号に基づいて前記データ処
理回路から出力されるデータの出力先を切り換える切換
手段を有したことを特徴とする情報処理装置。