JPH0876893A - 同期リセット型回路の非同期リセット回路 - Google Patents
同期リセット型回路の非同期リセット回路Info
- Publication number
- JPH0876893A JPH0876893A JP6211220A JP21122094A JPH0876893A JP H0876893 A JPH0876893 A JP H0876893A JP 6211220 A JP6211220 A JP 6211220A JP 21122094 A JP21122094 A JP 21122094A JP H0876893 A JPH0876893 A JP H0876893A
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- JP
- Japan
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- reset
- circuit
- synchronous
- clock
- signal
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Abstract
(57)【要約】
【目的】 同期リセット型回路を確実にリセットする。
【構成】 同期リセット型回路10は、端子C1に入力され
るクロックCPにより動作し、システムを構成する１回路
である。初期設定の場合、クロックCPを入力し、かつ有
意なリセット信号RSを所定の期間端子R1に入力すると、
リセットされる。リセットパルスRPがＤ型フリップフロ
ップ12の端子R2およびカウンタ13の端子R3に入力する
と、フリップフロップ12は、リセットパルスRPのダウン
エッジでリセット信号RSを有意にし、これを同期リセッ
ト型回路10の端子R1へ出力する。その後、クロックCPが
カウンタ13の端子C3および同期リセット型回路10の端子
C1に入力されると、同期リセット型回路10はリセット動
作を開始する。カウンタ13は、所定の個数ｎ個のクロッ
クパルスP1〜Pnをカウントすると、端子Q3にパルス
「１」を出力し、これを端子C2に受けたフリップフロッ
プ12はリセット信号RSの有意状態を終了する。所定の期
間ｔは、同期リセット型回路10のリセット期間より長く
設定されているので、この間に同期リセット型回路10は
リセットを完了する。
るクロックCPにより動作し、システムを構成する１回路
である。初期設定の場合、クロックCPを入力し、かつ有
意なリセット信号RSを所定の期間端子R1に入力すると、
リセットされる。リセットパルスRPがＤ型フリップフロ
ップ12の端子R2およびカウンタ13の端子R3に入力する
と、フリップフロップ12は、リセットパルスRPのダウン
エッジでリセット信号RSを有意にし、これを同期リセッ
ト型回路10の端子R1へ出力する。その後、クロックCPが
カウンタ13の端子C3および同期リセット型回路10の端子
C1に入力されると、同期リセット型回路10はリセット動
作を開始する。カウンタ13は、所定の個数ｎ個のクロッ
クパルスP1〜Pnをカウントすると、端子Q3にパルス
「１」を出力し、これを端子C2に受けたフリップフロッ
プ12はリセット信号RSの有意状態を終了する。所定の期
間ｔは、同期リセット型回路10のリセット期間より長く
設定されているので、この間に同期リセット型回路10は
リセットを完了する。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路のリセット方
式に関し、とくにクロック信号に同期して動作する電子
回路の非同期リセット回路に関するものである。
式に関し、とくにクロック信号に同期して動作する電子
回路の非同期リセット回路に関するものである。
【０００２】
【従来の技術】同期リセット型の電子回路は、これを初
期状態に設定するときは、リセットパルスとクロックの
双方を入力してリセットされるように構成されている。
このような電子回路を使用する装置は一般に、常時供給
されるクロックおよび（または）外部から独立に供給さ
れるクロックを使用するように設計される。外部クロッ
クを使用する場合、回路を適切にリセットするには、リ
セットパルスとともに外部クロックの供給を開始する必
要があった。
期状態に設定するときは、リセットパルスとクロックの
双方を入力してリセットされるように構成されている。
このような電子回路を使用する装置は一般に、常時供給
されるクロックおよび（または）外部から独立に供給さ
れるクロックを使用するように設計される。外部クロッ
クを使用する場合、回路を適切にリセットするには、リ
セットパルスとともに外部クロックの供給を開始する必
要があった。
【０００３】
【発明が解決しようとする課題】しかし、リセットパル
スより遅れてクロックが外部から供給されると、リセッ
トパルスから最初のクロックパルスまでの期間、すなわ
ち両者が同時に存在する期間までは、リセット条件が成
立しない。また、回路が完全にリセットされるまでは所
定の長さのリセット期間を要する。しかし、リセットパ
ルスの期間が短いと、リセットが十分に行われないこと
があった。このような不完全にリセットされた初期状態
を経て電子回路が稼働すると、誤動作するという欠点が
あった。
スより遅れてクロックが外部から供給されると、リセッ
トパルスから最初のクロックパルスまでの期間、すなわ
ち両者が同時に存在する期間までは、リセット条件が成
立しない。また、回路が完全にリセットされるまでは所
定の長さのリセット期間を要する。しかし、リセットパ
ルスの期間が短いと、リセットが十分に行われないこと
があった。このような不完全にリセットされた初期状態
を経て電子回路が稼働すると、誤動作するという欠点が
あった。
【０００４】本発明はこのような従来技術の欠点を解消
し、リセットパルスのみならずクロックが到来してか
ら、回路を確実にリセットする同期リセット型回路の非
同期リセット回路を提供することを目的とする。
し、リセットパルスのみならずクロックが到来してか
ら、回路を確実にリセットする同期リセット型回路の非
同期リセット回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、クロッ
ク信号およびリセット信号を受けて初期状態にリセット
される同期リセット型回路をリセットする同期リセット
型回路の非同期リセット回路は、リセット信号を発生す
る手段であってリセットパルスに応動してリセット信号
を有意状態にするリセット信号生成手段と、リセットパ
ルス以後に受けたクロック信号に応動して所定の期間の
計時を開始し、所定の期間を計時すると、リセット信号
生成手段にリセット信号の有意状態を解除させる時限手
段と、リセット信号を同期リセット型回路へ供給する出
力手段とを含む。
ク信号およびリセット信号を受けて初期状態にリセット
される同期リセット型回路をリセットする同期リセット
型回路の非同期リセット回路は、リセット信号を発生す
る手段であってリセットパルスに応動してリセット信号
を有意状態にするリセット信号生成手段と、リセットパ
ルス以後に受けたクロック信号に応動して所定の期間の
計時を開始し、所定の期間を計時すると、リセット信号
生成手段にリセット信号の有意状態を解除させる時限手
段と、リセット信号を同期リセット型回路へ供給する出
力手段とを含む。
【０００６】本発明によればまた、このような非同期リ
セット回路と、クロック信号およびリセット信号を受け
て初期状態にリセットされる同期リセット型回路とを含
み、これによって同期リセット型回路が確実にリセット
される同期リセット型装置が提供される。
セット回路と、クロック信号およびリセット信号を受け
て初期状態にリセットされる同期リセット型回路とを含
み、これによって同期リセット型回路が確実にリセット
される同期リセット型装置が提供される。
【０００７】
【作用】本発明によれば、リセットパルスが入力する
と、これを保持して直ちにリセット信号を有意に出力
し、その後のクロックパルスを計数して所定の期間に至
るとリセット信号の有意状態を解除する。このようなリ
セット信号により、同期リセット型回路は、クロック信
号に確実に応動して初期状態にリセットされる。したが
って、リセットパルスの期間の長短に拘らず、またクロ
ックパルスがリセットパルスより遅れて到来しても、確
実にリセットが行われる。
と、これを保持して直ちにリセット信号を有意に出力
し、その後のクロックパルスを計数して所定の期間に至
るとリセット信号の有意状態を解除する。このようなリ
セット信号により、同期リセット型回路は、クロック信
号に確実に応動して初期状態にリセットされる。したが
って、リセットパルスの期間の長短に拘らず、またクロ
ックパルスがリセットパルスより遅れて到来しても、確
実にリセットが行われる。
【０００８】
【実施例】次に添付図面を参照して本発明による同期リ
セット型回路の非同期リセット回路の実施例を詳細に説
明する。図１に本発明による非同期リセット回路の第１
の実施例を示し、図２にその動作タイミングを示す。同
期リセット型回路10は、端子C1に入力されるクロックCP
に同期して動作し、システムを構成する一般的な電子回
路のひとつである。この回路は、初期設定の場合、クロ
ックCPをクロック端子C1に入力し、かつリセット端子R1
に、この例では負論理のリセット信号RSをリセット期間
の長さだけ入力すると、リセット動作を完了する回路で
ある。つまり同期リセット型回路10は、クロックCPおよ
びリセット信号RSの双方を受けて、その初期状態にリセ
ットされる。リセット期間は、回路が完全にリセットさ
れるまでに必要な所定の長さの期間である。リセット期
間の長さは、本実施例では、クロックCPのｎパルス（ｎ
は自然数）分の長さ、たとえば８クロックパルス分の長
さである。
セット型回路の非同期リセット回路の実施例を詳細に説
明する。図１に本発明による非同期リセット回路の第１
の実施例を示し、図２にその動作タイミングを示す。同
期リセット型回路10は、端子C1に入力されるクロックCP
に同期して動作し、システムを構成する一般的な電子回
路のひとつである。この回路は、初期設定の場合、クロ
ックCPをクロック端子C1に入力し、かつリセット端子R1
に、この例では負論理のリセット信号RSをリセット期間
の長さだけ入力すると、リセット動作を完了する回路で
ある。つまり同期リセット型回路10は、クロックCPおよ
びリセット信号RSの双方を受けて、その初期状態にリセ
ットされる。リセット期間は、回路が完全にリセットさ
れるまでに必要な所定の長さの期間である。リセット期
間の長さは、本実施例では、クロックCPのｎパルス（ｎ
は自然数）分の長さ、たとえば８クロックパルス分の長
さである。
【０００９】リセット端子R1に供給されるリセット信号
RSはリセット信号生成部11で生成される。リセット信号
生成部11は、リセット信号RSをその出力端子Q2に発生す
るＤ型フリップフロップ(DFF) 12と、同期リセット型回
路10のリセット期間を設定する２進カウンタ13とよりな
る信号発生回路である。フリップフロップ12およびカウ
ンタ13は非同期リセット回路である。
RSはリセット信号生成部11で生成される。リセット信号
生成部11は、リセット信号RSをその出力端子Q2に発生す
るＤ型フリップフロップ(DFF) 12と、同期リセット型回
路10のリセット期間を設定する２進カウンタ13とよりな
る信号発生回路である。フリップフロップ12およびカウ
ンタ13は非同期リセット回路である。
【００１０】フリップフロップ12は、そのデータ入力端
子D2に固定的に「１」がセットされ、リセット端子R2に
リセットパルスRPの立下りが入力されると初期状態にリ
セットされて出力端子Q2に「０」を出力し、その後、入
力端子C2に「１」が入力されると、これをラッチして出
力端子Q2に出力する２状態回路である。このように本実
施例では、フリップフロップ12の出力端子Q2に現れるリ
セット信号RSは、「０」にリセットされてから「１」に
復帰するまでが論理的に有意な期間である。カウンタ13
は、リセット端子R3にリセットパルスRPが入力すると初
期状態にリセットされて出力端子Q3に「０」を出力し、
クロック入力端子C3に入力するクロックCPのパルス
「１」の個数を計数する計数回路である。そのフルカウ
ントの値ｎは、カウントアップ端子ｍを選択的に「０」
に設定することによって可変的に設定することができ
る。カウンタ13は、数ｎまでカウントすると、出力端子
Q3の出力「０」を「１」に反転する。カウントアップ端
子ｍの設定は、このｎ個のクロックパルスP1〜Pnに相当
する期間ｔが回路10の完全なリセットまでの期間、すな
わち前述のリセット期間より長くなるように、行なう。
子D2に固定的に「１」がセットされ、リセット端子R2に
リセットパルスRPの立下りが入力されると初期状態にリ
セットされて出力端子Q2に「０」を出力し、その後、入
力端子C2に「１」が入力されると、これをラッチして出
力端子Q2に出力する２状態回路である。このように本実
施例では、フリップフロップ12の出力端子Q2に現れるリ
セット信号RSは、「０」にリセットされてから「１」に
復帰するまでが論理的に有意な期間である。カウンタ13
は、リセット端子R3にリセットパルスRPが入力すると初
期状態にリセットされて出力端子Q3に「０」を出力し、
クロック入力端子C3に入力するクロックCPのパルス
「１」の個数を計数する計数回路である。そのフルカウ
ントの値ｎは、カウントアップ端子ｍを選択的に「０」
に設定することによって可変的に設定することができ
る。カウンタ13は、数ｎまでカウントすると、出力端子
Q3の出力「０」を「１」に反転する。カウントアップ端
子ｍの設定は、このｎ個のクロックパルスP1〜Pnに相当
する期間ｔが回路10の完全なリセットまでの期間、すな
わち前述のリセット期間より長くなるように、行なう。
【００１１】図２を参照してシステムの初期設定の動作
を説明する。この例では、リセット信号RSに遅れてクロ
ックCPが入力する。まず、リセットパルスRPが外部の回
路から供給されると、フリップフロップ12の端子R2およ
びカウンタ13の端子R3に入力される。フリップフロップ
12は、リセットパルスRPのダウンエッジでその出力Q2を
立ち下げ、リセット信号RSを同期リセット型回路10の端
子R1へ出力する。同期リセット型回路10は、この状態で
リセット信号RSを受けても、クロック端子C1にクロック
CPが入力されていないので、リセット動作を開始しな
い。
を説明する。この例では、リセット信号RSに遅れてクロ
ックCPが入力する。まず、リセットパルスRPが外部の回
路から供給されると、フリップフロップ12の端子R2およ
びカウンタ13の端子R3に入力される。フリップフロップ
12は、リセットパルスRPのダウンエッジでその出力Q2を
立ち下げ、リセット信号RSを同期リセット型回路10の端
子R1へ出力する。同期リセット型回路10は、この状態で
リセット信号RSを受けても、クロック端子C1にクロック
CPが入力されていないので、リセット動作を開始しな
い。
【００１２】その後、クロックCPがカウンタ13の端子C3
および同期リセット型回路10の端子C1に到来すると、同
期リセット型回路10はリセット動作を開始する。これと
ともカウンタ13は、クロックパルスP1〜Pnを順次計数
し、そのリセット期間ｔに相当するクロック個数ｎまで
カウントすると、端子Q3にパルス「１」を出力する。こ
のパルス「１」はフリップフロップ12の入力端子C2に転
送され、これを受けたフリップフロップ12は、その出力
Q2を再び立ち上げてリセット信号RSを終了する。この
時、ｎ個のクロックパルスP1〜Pnに相当する期間ｔが経
過し、この期間ｔは同期リセット型回路10のリセット期
間より長く設定されているので、同期リセット型回路10
はすでに、リセット動作を完了しているはずである。
および同期リセット型回路10の端子C1に到来すると、同
期リセット型回路10はリセット動作を開始する。これと
ともカウンタ13は、クロックパルスP1〜Pnを順次計数
し、そのリセット期間ｔに相当するクロック個数ｎまで
カウントすると、端子Q3にパルス「１」を出力する。こ
のパルス「１」はフリップフロップ12の入力端子C2に転
送され、これを受けたフリップフロップ12は、その出力
Q2を再び立ち上げてリセット信号RSを終了する。この
時、ｎ個のクロックパルスP1〜Pnに相当する期間ｔが経
過し、この期間ｔは同期リセット型回路10のリセット期
間より長く設定されているので、同期リセット型回路10
はすでに、リセット動作を完了しているはずである。
【００１３】図３に本発明の第２の実施例を、図４にそ
の動作を波形図で示す。図１と同一記号は図１に示す要
素と同様のものを示す。この回路はクロック発生回路14
を有し、これはクロックCPを常時発生する回路である。
その出力は同期リセット型回路10の端子C2およびリセッ
ト信号生成部11の端子C3に接続されている。リセット信
号生成部11は、図１に示す回路11と同じ構成であり、リ
セットパルスRPが入力すると、リセット信号RSを立ち下
げて同期リセット型回路10の端子R1へ出力し、かつクロ
ックCPのカウントを開始する。クロックパルスP1〜Pnを
順次計数してｎ個のパルスを計数すると、リセット信号
RSを立ち上げる。このリセット信号RSの立下りの期間が
ｎ個のクロックパルスP1〜Pnの期間ｔに相当する。同期
リセット型回路10は、同じ構成回路内にあるクロック発
生回路14から常時クロックCPの供給を受け、クロックCP
に同期して動作している。そこで同期リセット型回路10
は、図４に示すように、クロックCPを受けている期間中
の任意の時点で系の外部からリセットパルスRPを受け
て、リセット動作を開始することができる。したがっ
て、同期リセット型回路10のリセット動作期間は、その
リセット期間より長いｔとなり、この期間中にリセット
が適切に完了する。
の動作を波形図で示す。図１と同一記号は図１に示す要
素と同様のものを示す。この回路はクロック発生回路14
を有し、これはクロックCPを常時発生する回路である。
その出力は同期リセット型回路10の端子C2およびリセッ
ト信号生成部11の端子C3に接続されている。リセット信
号生成部11は、図１に示す回路11と同じ構成であり、リ
セットパルスRPが入力すると、リセット信号RSを立ち下
げて同期リセット型回路10の端子R1へ出力し、かつクロ
ックCPのカウントを開始する。クロックパルスP1〜Pnを
順次計数してｎ個のパルスを計数すると、リセット信号
RSを立ち上げる。このリセット信号RSの立下りの期間が
ｎ個のクロックパルスP1〜Pnの期間ｔに相当する。同期
リセット型回路10は、同じ構成回路内にあるクロック発
生回路14から常時クロックCPの供給を受け、クロックCP
に同期して動作している。そこで同期リセット型回路10
は、図４に示すように、クロックCPを受けている期間中
の任意の時点で系の外部からリセットパルスRPを受け
て、リセット動作を開始することができる。したがっ
て、同期リセット型回路10のリセット動作期間は、その
リセット期間より長いｔとなり、この期間中にリセット
が適切に完了する。
【００１４】第１の実施例の変形例として、図１の回路
構成において、リセット信号生成部11がリセットパルス
RPの受信を記憶し、その後、クロックCPが到来し始めて
からリセット信号RSを立ち下げ、ｎ個のクロックパルス
P1〜Pnを計数してリセット信号RSを立ち上げるように構
成してもよい。このような構成で同期リセット型回路10
に与えられるリセット信号RSの期間は、第２の実施例と
同様に期間ｔに等しくなる。
構成において、リセット信号生成部11がリセットパルス
RPの受信を記憶し、その後、クロックCPが到来し始めて
からリセット信号RSを立ち下げ、ｎ個のクロックパルス
P1〜Pnを計数してリセット信号RSを立ち上げるように構
成してもよい。このような構成で同期リセット型回路10
に与えられるリセット信号RSの期間は、第２の実施例と
同様に期間ｔに等しくなる。
【００１５】なお、ここで説明した実施例は本発明を説
明するためのものであって、本発明の精神を逸脱するこ
となく当業者が可能な変形または修正は本発明の範囲に
含まれることは、言うまでもない。もちろん、実施例に
おける信号およびクロックの正、負の論理は、これらの
実施例の逆であっても差し支えない。
明するためのものであって、本発明の精神を逸脱するこ
となく当業者が可能な変形または修正は本発明の範囲に
含まれることは、言うまでもない。もちろん、実施例に
おける信号およびクロックの正、負の論理は、これらの
実施例の逆であっても差し支えない。
【００１６】
【発明の効果】このように本発明によれば、リセットパ
ルスとクロックが到来すると、リセットパルスの長短
や、クロックの遅れにかかわらず、同期リセット型回路
が確実にリセットされるので、リセット不十分による回
路の誤動作をなくし、システムの信頼性を向上すること
ができる。
ルスとクロックが到来すると、リセットパルスの長短
や、クロックの遅れにかかわらず、同期リセット型回路
が確実にリセットされるので、リセット不十分による回
路の誤動作をなくし、システムの信頼性を向上すること
ができる。
【図１】本発明による同期リセット型回路の非同期リセ
ット回路の第１の実施例の機能ブロック図である。
ット回路の第１の実施例の機能ブロック図である。
【図２】図１に示す実施例の動作タイミングを例示する
波形図である。
波形図である。
【図３】本発明の第２の実施例を示す図１と同様の機能
ブロック図である。
ブロック図である。
【図４】図３に示す実施例の動作タイミングを例示する
図２と同様の波形図である。
図２と同様の波形図である。
10 同期リセット型回路 11 リセット信号生成部 12 Ｄ型フリップフロップ 13 カウンタ 14 クロック発生回路
Claims (4)
- 【請求項１】 クロック信号およびリセット信号を受け
て初期状態にリセットされる同期リセット型回路をリセ
ットする同期リセット型回路の非同期リセット回路にお
いて、該非同期リセット回路は、 前記リセット信号を発生する手段であって、リセットパ
ルスに応動して該リセット信号を有意状態にするリセッ
ト信号生成手段と、 前記リセットパルス以後に受けた前記クロック信号に応
動して所定の期間の計時を開始し、該所定の期間を計時
すると、前記リセット信号生成手段に前記リセット信号
の有意状態を解除させる時限手段と、 前記リセット信号を前記同期リセット型回路へ供給する
出力手段とを含むことを特徴とする同期リセット型回路
の非同期リセット回路。 - 【請求項２】 請求項１に記載の非同期リセット回路に
おいて、前記時限手段は、前記リセットパルスに応動し
て初期状態にリセットされ、前記クロック信号のパルス
を計数して前記所定の期間を計時する計数手段を含むこ
とを特徴とする非同期リセット回路。 - 【請求項３】 請求項２に記載の非同期リセット回路に
おいて、前記時限手段は、前記所定の期間を前記計数手
段に可変的に設定する可変設定手段を含むことを特徴と
する非同期リセット回路。 - 【請求項４】 クロック信号およびリセット信号を受け
て初期状態にリセットされる同期リセット型回路と、 前記リセット信号を発生する手段であって、リセットパ
ルスに応動して該リセット信号を有意状態にするリセッ
ト信号生成手段と、 前記リセットパルス以後に受けた前記クロック信号に応
動して所定の期間の計時を開始し、該所定の期間を計時
すると、前記リセット信号生成手段に前記リセット信号
の有意状態を解除させる時限手段と、 前記リセット信号を前記同期リセット型回路へ供給する
出力手段とを含み、 これによって前記同期リセット型回路をリセットするこ
とを特徴とする同期リセット型装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6211220A JPH0876893A (ja) | 1994-09-05 | 1994-09-05 | 同期リセット型回路の非同期リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6211220A JPH0876893A (ja) | 1994-09-05 | 1994-09-05 | 同期リセット型回路の非同期リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0876893A true JPH0876893A (ja) | 1996-03-22 |
Family
ID=16602287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6211220A Withdrawn JPH0876893A (ja) | 1994-09-05 | 1994-09-05 | 同期リセット型回路の非同期リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0876893A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273716A (ja) * | 2002-03-19 | 2003-09-26 | Nec Corp | パワーオンリセット回路 |
| US7444606B2 (en) | 2004-11-26 | 2008-10-28 | Fujitsu Limited | Method for designing semiconductor integrated circuit, semiconductor integrated circuit and program for designing same |
-
1994
- 1994-09-05 JP JP6211220A patent/JPH0876893A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273716A (ja) * | 2002-03-19 | 2003-09-26 | Nec Corp | パワーオンリセット回路 |
| US7444606B2 (en) | 2004-11-26 | 2008-10-28 | Fujitsu Limited | Method for designing semiconductor integrated circuit, semiconductor integrated circuit and program for designing same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |