JPH087640B2 - 光学的全加算の方法及びその装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、配列された大容量のディジタルデータを
光学的に並列に加算処理することにより、桁数の多い大
量の数値データを高速に処理できるようにした光学的全
加算の方法及びその装置に関するものである。

「従来の技術」 従来の電子計算機の技術において、大規模に配列され
たディジタルデータの加算は、１要素ずつなされてい
る。すなわち、処理を施される要素数の回数だけ加算を
繰り返すことによって、配列の加算が行われる。

具体的には、第９図によって次のように説明される。
加算される入力データ3a、3bは、記憶装置３に格納され
ている。半導体集積回路からなるプロセッサ１は、入力
データ3aの１要素Ａ（ｋ）（ｋ＝１〜ｎ）のみを、デー
タバス２を経て取り込み、その後、入力データ3bの１要
素Ｂ（ｋ）のみを、データバス２を経て取り込む。

次に、プロセッサ１は、取り込んだ２つのデータＡ
（Ｋ）,B（ｋ）の加算を行い、これらの加算結果Ｓ
（ｋ）を、レジスタ1Rから、データバス２を経て、記憶
装置３に書き込む。以上の手順が、１要素の加算結果Ｓ
（ｋ）を得るために必要なステップであり、要素数ｎだ
け繰り返し、加算結果3sを得て、加算は完了する。

「発明が解決しようとする問題点」 ところで、上述した従来の加算の方法と装置において
は、次のような欠点があった。

（１）大容量のデータの加算を行う時、加算されるデー
タを記憶装置３から２回取り込み、加算終了後、記憶装
置３に書き込むという処理を時系列に行うので、データ
の要素数が増加すると、処理に必要な時間は要素数に比
例して長くなる。

（２）半導体集積回路のプロセッサ１、あるいは同プロ
セッサ１内のレジスタ1Rを複数配置することにより、高
速化が図られているが、従来の電子回路の技術では、そ
の数の限界は低い。

（３）半導体集積回路のプロセッサ１と、記憶装置３
は、双方向の通信を行うデータバス２で接続されている
ため、プロセッサ１と記憶装置３の時間的な利用率が低
く、処理の効率が悪い。

本発明は、このような背景の下になされたもので、大
容量の配列データに対して、複数個の要素の加算を同時
に行うことにより、高速な処理が可能で、かつ構成が簡
単な光学的全加算の方法及びその装置を提供することを
目的とする。

「問題点を解決するための手段」 上記問題点を解決するために、この発明は、 （１）ディジタルデータの配列を入力し、対応する要素
間で全加算を並列に実行しうるようにした光学的全加算
の方法において、 加算される２組の入力データを各要素、各ビット毎の
空間的な光線パターンに変換する過程と、 前記光線パターンに対して、下位ビットから出された
指示信号に従って全加算を行い、和と桁上げのデータを
空間的な光線パターンとして出力する過程と、 全加算の桁上げのデータを指示信号として上位ビット
へ印加する過程と、 全加算の和を読み出す過程と を有することを特徴とする。

また、 （２）ディジタルデータの配列を入力し、対応する要素
間で全加算を並列に実行しうるようにした光学的全加算
の装置において、 加算される２組の入力データを各要素、各ビットの空
間的な光線パターンに変換する光学系と、 前記光線パターンに対して、下位ビットから出された
指示信号に従って全加算を行い、和と桁上げのデータを
空間的な光線パターンとして出力する光入出力全加算器
と、 全加算の桁上げのデータを指示信号として上位ビット
へ印加する光学系と、 入力データと全加算の出力を保存する記憶装置と、 前記の各装置の制御を行う制御装置と を有することを特徴とする。

「作用」 上記手段によれば、配列ディジタルデータの加算を多
数の要素に関して、同時に実行することができるので、
加算に必要な時間が大幅に減少する。

すなわち、光線パターンを活用することにより、デー
タの伝送および加算を空間的に並行して実行するので、
簡単な構成で加算の高速化が実現できる。

「実施例」 以下、図面を参照して、この発明の実施例を説明する
が、それに先立ち、この発明による加算方法の原理を説
明する。

発明の原理 第１図により本発明による全加算の方法を説明する。
ここでは、８つの全加算器FAi0〜FAi7（ｉ＝１〜ｎ）を
配置し、１要素（１ワード）が８ビットからなる、ｎ個
の要素（ｎワード）を並列に処理する場合を例として説
明する。

第１図においては、２つの入力データの配列を（aij,
bij）と表現し、全加算の和をsij、桁上げをcijと表現
している。ここで、ｉは第ｉワードを意味し、jは第ｊ
ビットを意味する。また、第ｊビット目は2^jの重みを持
つものである。加算の手順が次の通りである。

すべての全加算器FAi0〜FAi7に、２種類の入力データ
の配列（ai0,bi0）〜（ai7,bi7）が、２次元的に同時に
入力され、各全加算器FAijから、全加算の和と桁上げ
（si0,ci0）〜（si7,cij）が出力される。このうち桁上
げcijは、１ビット分上位の全加算器FAij+1へ入力され
る。本加算方法では、各全加算器FAijにおいて、それよ
り下位の全加算器FAij-1の桁上げcij-1が確定していな
ければ、和sijは正しい値を出力しない。単独の全加算
器FAijの遅れ時間と、ワードを構成するビット数との積
として求まる時間で、すべての全加算器FAijは、正しい
和を出力する。

以上の手順が終了したとき、加算は完了し、その後、
和の配列が記憶装置に格納される。

なお、上の説明では、簡単のために、ワード長を８ビ
ットとし、全加算器FAi0〜FAi7のみを図示したが、実際
には、全加算器FAijは２次元に配置され、任意の長さの
ワード、任意の大きさの配列に対応できる。

実施例１ 第２図は、本発明の実施例１の構成を示す図である。

実施例１は主として、加算されるデータを光２値情報
化する透過型空間光変調器12a、12bと、全加算処理を行
う光電子回路７と、和ｓと桁上げｃの出力光を分離する
とともに、桁上げの出力光を指示信号ｃ′としてフィー
ドバックするダイクロイック・ミラー16と、加算結果の
光電気変換のためのフォトディテクタ・アレイ17aと、
記憶装置５と、制御装置６とから構成される。

これらにつき、順次、説明する。

光学的、電子的、あるいは磁気的な記憶装置５に格納
されている、加算されるべきデータの配列は、透過型空
間光変調器12a、12bにより、２次元の光透過率の大小に
変調される。すなわち、透過型空間光変調器12a,12bの
背後にそれぞれ配置されたランプ10a、10bと、レンズ系
11a,11bと、同変調器12a、12bの前方に配置された偏光
板13a、13bとからなる光学構造により、加算されるデー
タa,bは、光強度で表現される配列となる。光が強い状
態を“1"とみなし、光が弱い状態を“0"とみなす。ま
た、偏光板13aと、偏光板13bとは、その偏光方向が互い
に直交するように配置されており、加算されるデータa,
bは偏光により区別される。

次に、加算される２種類の光情報は、それぞれ、ハー
フミラー14aを経由し、あるいは、ミラー15a、ハーフミ
ラー14aを経て、偏光板13cにより２種類の配列に分離さ
れ、光電子回路７へ入射する。偏光板13cは、光電子回
路７の各画素に対応して、上下の半分ずつの面積で偏光
方向が直交する画素を配置した形になっているので、光
電子回路７の入力用フォトディテクタ・アレイは、それ
ぞれ２種類のうちの一方のデータしか検出しない。

第３図に、光電子回路７の１画素分の回路図を示す。
入力光a,bは、一対のフォトトランジスタ21a,21bからな
る入力部21により、電気信号へ変換される。一方、１ビ
ット下位からの桁上げ信号に相当する指示信号ｃ′は、
フォトトランジスタ25aを有する指示入力部25で電気信
号に変換される。

その後、回路中の論理ゲートから桁上げｃと和ｓが得
られる。すなわち、２つの入力データa,bと、指示信号
ｃ′とを用いて、桁上げｃの演算に必要な論理は、次の
論理式で表される。

ｃ＝ｃ′・（・ｂ＋ａ・＋ａ・ｂ）＋′・（ａ・
ｂ）符号化部22と桁上げ演算部23は、この論理式を実行
するものであり、符号化部22は、４つのゲート回路22a
〜22dから構成され、桁上げ演算部23は、３つのゲート
回路23a〜23cから構成されている。

一方、和ｓの演算に必要な論理は、次の式で表現され
る。

ｓ＝ｃ′・（・＋ａ・ｂ）＋′・（・ｂ＋ａ
・）符号化部22と和演算部24は、この論理式を実行す
るものであり、和演算部24は、５つのゲート回路24a〜2
4eから構成されている。

これらの桁上げ及び和の演算結果は、それぞれ出力部
26の発光素子、たとえばレーザダイオード26a,26bによ
り電気光変換され、桁上げｃ、および和ｓとして出力さ
れる。この場合、桁上げｃ出力用のレーザダイオード26
aと、和ｓ出力用のレーザダイオード26bとは発振周波数
が異なり、これにより、両者が区別されるようになって
いる。

再び、第２図に戻り、光電子回路７から出力された演
算結果のうち、和ｓの出力光は、ダイクロイック・ミラ
ー16を透過する。また、桁上げｃの出力光は、ダイクロ
イック・ミラー16で直角に反射し、ミラー15bへ入射す
る。わずかに傾けて配置されたミラー15bにより、桁上
げの出力光は、再びダイクロイック・ミラー16で反射し
た後、出力された画素より１ビット上位の画素へ、指示
信号ｃ′として入射する。必要な時間が経過した後、和
の出力光ｓはフォトディテクタ・アレイ17aで光電気変
換され、記憶装置５に格納される。なお、ダイクロイッ
チ・ミラー16は、たとえば、波長の短い光を透過し、波
長の長い光を反射することにより、両者を分離するもの
である。

上述した一連の動作は、制御装置６からの制御信号に
同期して遂行され、各ワードの１ビット分の全加算が終
了する。この過程を必要な回数だけ繰り返すと、全加算
が完了する。すなわち、第２図に示す装置は、第１図の
ものと等価な機能を有している。

なお、この実施例では、和ｓの出力光と桁上げｃの出
力光は、発振波長の異なるレーザダイオード26a,26bを
用いて出力し、ダイクロイック・ミラー16により分離し
たが、他に、偏光の異なるレーザ光を出力し、偏光ビー
ム・スプリッターにより分離することも可能である。

実施例２ 第４図は、実施例２の加算の方法を示す図であり、第
５図は、実施例２の加算の装置を示す図である。

はじめに、第４図を用いて、実施例２の全加算の方法
を説明する。

第４図中、（ａ）は１ビット分下位のビットからの桁
上げ信号、すなわち指示信号ｃ′であり、（ｂ）、
（ｃ）は２種類の入力データ（a,b）を変換して形成し
た光線パターンPa,Pb、（ｄ）は入力データ（a,b）の符
号パターンPc、（ｅ）は桁上げ演算用マスク51,61（第
８図参照）、（ｆ）は桁上げの結果、（ｇ）は和演算用
マスク52,62（第８図参照）、（ｈ）は和の結果、
（ｉ）は桁上げと和の結果c,sを２進数の数値で示した
ものである。

２種類の入力データ（a,b）は、まず、それぞれ、画
素の左右あるいは上下の半分ずつが異なる光学特性をも
つ光線パターンPa,Pbに変調される。ここでは、具体的
には透過率の大小を用いる。第４図の（ｂ）に示される
ように、入力データａは、“0"のとき左が明るく、“1"
のとき左が明るいパターンPaに変換される。同様に、同
図（ｃ）に示されるように、入力データｂは、“0"のと
き上が明るく、“1"のとき下が明るいパターンPbに変換
される。

上で得られた２つの光線パターンPa,Pbを重ね合わせ
ることにより、同図（ｄ）に示す符号化光パターンPcが
得られる。この符号化光パターンPcに、同図（ｅ）に示
す桁上げ演算用のマスク51,61を重ねると、同図（ｆ）
に示す桁上げｃを得ることができ、符号化光パターンPc
に、同図（ｇ）に示す和演算用のマスク52,62を重ね合
わせると、同図（ｈ）に示す和ｓを得ることができる。

すなわち、指示信号ｃ′＝０のときは、符号化光パタ
ーンPcと演算用マスク51,62とを重ね合わせることによ
り、一方、指示信号ｃ′＝１のときは、同符号化光パタ
ーンPcと演算用マスク61,62と重ね合わせることによ
り、次の式で表される論理演算が行われ、桁上げｃと和
ｓとを得ることができる。

指示信号ｃ′＝０のとき、 桁上げｃ＝ａ AND ｂ（論理積）， 和 ｓ＝ａ XOR ｂ（排他的論理和）， 指示信号ｃ′＝１のとき、 桁上げｃ＝ａ OR ｂ（論理和）， 和 ｓ＝ａ EQV ｂ（一致）， ここで、桁上げｃと和ｓの出力は、４つに仕切られた
区画の内の、いずれか１つが明るいときを“1"とし、明
るい区画が１つも存在しないときを“0"とする。

次に、第５図を参照して、実施例２の構成と動作の説
明を行う。

実施例２は、主として、次の構成要素から構成されて
いる。すなわち、レーザダイオード・アレイ30a,30bか
らなり、入力データa,bを光線パターンに変換する入力
部30と、入力データa,bの符号化を行う反射型空間光変
調器31a,31bからなる符号化部31と、符号化された光パ
ターンPcから、桁上げｃと和ｓとを求めるための演算を
行う透過型空間光変調器33と、和ｓの光信号を電気信号
に変換するフォトディデクタ・アレイ17bと、桁上げｃ
から第４図（ｅ），（ｇ）に示すマスク51,52,61,62に
対応する光線パターン（以下、指示信号光パターンPdと
いう）を生成するための反射型空間光変調器31cと、レ
ーザー光源32a,32bと、記憶装置5aと、制御装置６とか
ら構成されている。

入力データ（a,b）は、電子系の記憶装置5aに格納さ
れており、対をなすレーザダイオード・アレイ30a,30b
により、光強度で区別される２次元データに変換され、
符号化部31へ入射される。

次に、符号化部31の説明を行う。入力部30からの光線
は、反射型空間光変調器31a,31bへそれぞれ入射する。
反射型空間光変調器31a,31bには、例えば、液晶ライト
バルブを使用することができる。

第４図（ｂ）、（ｃ）に示したパターンPa,Pbを得る
ため、反射型空間光変調器31aでは、各画素を左右に２
分し、互いに直交するように偏光板を配置する一方、反
射型空間光変調器31bでは、各画素を上下に２分し、互
いに直交するように偏光板を配置した。

第６図に、反射型光空間変調器31aで使用した液晶ラ
イトバルブの構成を示す。

ガラス基板40a,40bの間に、透明電極41a、光導電膜4
2、誘電体ミラー43、偏光膜44a、ツイスト・ネマティッ
ク液晶45、透明電極41bを積層し、さらに、ガラス基板4
0bに、画素を左右に２分する形状の偏光膜44bを製膜し
て作成した。すなわち、各画素の左半分が水平偏光、右
半分が垂直偏光性を有する偏光膜44bを形成した。

この液晶ライトバルブにより、入力データａを第４図
（ｂ）に示すパターンPaへ変換することができる。たと
えば、入力データａが“1"（明）の画素では、光導電膜
42が導電状態となり、ツイスト・ネマティック液晶45に
電圧がかかるので、旋光性を持たない状態になる。この
状態で、偏光膜44bの画素の左半分を通って水平偏光と
された光が液晶45に入射すると、この光は、垂直偏光特
性をもつ偏光膜44aで遮断され、誘電体ミラー43に到達
しない。一方、偏光膜44bの画素の右半分を通って垂直
偏光とされた光は、偏光膜44aを通過して、誘電体ミラ
ー43で反射される。よって、入力データａが“1"の画素
では、左半分が暗く、右半分が明るい光線パターンPaが
得られる。これとは逆に、入力データａが“0"（暗）の
画素では、液晶45への入射光の偏光面が90度回転するた
めに、左半分が明るく、右半分が暗い光線パターンPaが
得られる。なお、上の説明ら明らかなように、光線パタ
ーンPaの各画素の左半分は水平偏光、右半分は垂直偏光
と、画素の左右で偏光面が異なっている。また、光線パ
ターンPbについても、ほぼ同様にパターンが形成され
る。

再び、第５図に戻り、レーザー光源32aから放射され
た光は、レンズ系11cにより平行光線になる。この光線
は、ハーフミラー14bを経て、反射型空間光変調器31a
で、入力データａに対応して、画素の左右で異なる偏光
を持つ光線パターンPaに変調される。この光線パターン
Paは、ハーフミラー14b,14cで反射され、反射型空間光
変調器31bに入射し、入力データｂによる変調を受け、
その反射光は、画素の４分の１だけが明るい、第４図
（ｄ）で示される符号化光パターンPcになり、演算及び
出力部35へ送られる。

以下、演算及び出力部35の説明を行う。

透過型空間光変調器33へは、上述した反射型空間光変
調器31bから出力された符号化光パターンPcが、ハーフ
ミラー14cを透過して入射するとともに、指示信号光パ
ターンPdが、ハーフミラー14cで反射して入射する。

透過型空間光変調器33は、たとえば、２枚のガラス基
板の間に、偏光膜と、透明電極と、アモルファスSiC光
導電膜と、ツイスト・ネマティック液晶と、偏光膜とを
積層した構造の液晶ライトバルブからなり、第７図に示
される様な光の入出力特性を有している。すなわち、符
号化光パターンPcと指示信号光パターンPdのいずれか一
方が明るいだけでは、入力しきい値を越えず、したがっ
て、出力光がないが、これら双方が明るい部分では、入
力光が透過して出力光が存在する。

さらに説明すると、符号化光パターンPcは、第４図
（ｄ）のパターンに変調されており、その強度は、第７
図中に示される入力しきい値よりわずかに小さい。ま
た、指示信号光パターンPdは、第４図（ｅ）、（ｇ）に
示すパターンに変調されており、その強度は、符号化光
パターンPcと同様に、入力しきい値よりわずかに小さ
い。これらの符号化光パターンPcと指示信号光パターン
Pdが、同時に、かつ、各画素を一致させて、透過型空間
光変調器33に入射すると、いずれの光パターンも入力が
存在する区画だけが、光を出力する。この動作は、第４
図において、桁上げｃと和ｓの信号を得る場合に、符号
化パターンPcにマスク51,52,61、62を重ねる動作と等価
である。

上述した符号化光パターンPcと指示信号光パターンPd
の、画素ごとの重ね合わせは、次のように行われる。ま
ず、符号化部31において、１組の入力データ（a,b）に
対して、２つの同一の符号化光パターンPcが形成され、
これらが上下２画素として配列される（第４図では、そ
の一方のみを示した）。この２画素１画素の符号化光パ
ターンPcは、透過型空間光変調器33に入射される。一
方、指示信号光パターンPdを形成するマスクは、第８図
に示すように、桁上げと和のマスクパターン51,52（ま
たは、61,62）が縦方向に配列された形の２画素を単位
として構成され、これらにより生成された指示信号光パ
ターンPdが透過型空間光変調器33に入射されて、１ビッ
ト上位の符号化光パターンPcの各画素と重ね合わされる
ようになっている。

透過型空間光変調器33から出力された和の信号光ｓ
は、ハーフミラー14dを透過する。一方、桁上げの信号
ｃは、ハーフミラー14dで反射された後、ミラー15cで再
び反射され、反射型空間光変調器31cへ入射し、これに
より指示信号光パターンPdを生成する。なお、和の信号
光ｓと、桁上げの信号光ｃとの分離は、これらが上下に
１画素分ずれていることから、空間的に行われる。ま
た、反射型空間光変調器31cには、後述するように、例
えば、液晶ライトバルブを使用することができる。

次に、演算及び出力部35のうち、指示信号ｃ′から指
示信号を生成する部分の説明を行う。

その中心となる反射型空間光変調器31cの構成を第８
図に示す。反射型空間光変調器31cは、第６図に示す反
射型空間光変調器31aとほぼ同様の構造を有している。
その相異点は、第８図の右端に示す偏光膜44cである。
前述した反射型空間光変調器31aにおいては、第６図右
端の偏光膜44bは、水平偏光膜と垂直偏光膜を画素ごと
に配置した構成であるが、反射型空間光変調器31cの偏
光膜44cは、これと異なっている。

以下、第８図に従って説明する。偏光膜44cは、上下
２画素を単位として構成され、上の画素が桁上げのマス
ク51または61として機能する一方、下の画素が和のマス
ク52または62として機能するようになっている。

すなわち、１ビット下位のビットからの桁上げである
指示信号ｃ′が“0"（暗）のときは、上の画素が桁上げ
のマスク51として、下の画素が和のマスク52として作用
する一方、指示信号ｃ′が“1"（明）のときは、上の画
素が桁上げのマスク61として、下の画素が和のマスク62
として作用する。

さらに説明すると、桁上げのマスク51,61は、各画素
の左上に遮光膜51a、右下に透過膜51b、他の部分に垂直
偏光膜が配置された構成をとっている。一方、和のマス
ク52,62は、各画素の左上と右下に垂直偏光膜、他の部
分に水平偏光膜が配置された構成である。これらのマス
ク51,52,61,62に、無偏向光線が入射すると、指示信号
ｃ′が“0"（暗）のときは、透過膜51bと水平偏光膜の
部分のみが明るくなるから、これが、第４図と第８図に
示す桁上げのマスク51と和のマスク52とに対応する指示
信号光パターンPdとして出力される。

これとは逆に、指示信号ｃ′が“1"（明）のときは、
透過膜51bと垂直偏光膜の部分のみが明るくなるから、
これが、桁上げのマスク61と和のマスク62とに対応する
指示信号光パターンPdとして出力される。

第５図に戻り、指示信号光パターンPdを生成するため
の光源は、レーザ光源32bとレンズ系11dから供給され
る。レーザ光源32bから出た光線は、ミラー15dで反射し
て反射型空間光変調器31cに入射し、指示信号光パター
ンPdを生成する。生成された指示信号光パターンPdは、
ミラー15e、15f、ハーフミラー14cでそれぞれ反射さ
れ、しきい値特性を有する空間光変調器33へ入射し、前
述した符号化光パターンPcと重ね合わされて、加算が遂
行される。

なお、指示信号光パターンPdは、生成された画素より
１ビット上位の画素へ入射するように、光学系が設置さ
れる。

以上、述べた過程により、第０ビットの和と桁上げが
確定する。この過程を、必要な回数（１ワードがｂビッ
トで構成されるならば、ｂ回）繰り返すと、並列全加算
は終了し、この時点で和の出力光は、フォトディテクタ
・アレイ17bで光電気変換され、記憶装置5aに格納され
る。フォトディテクタ・アレイには、たとえば、CCDセ
ンサ、あるいは、フォトダイオード・アレイを使用する
ことができる。なお、レーザダイオード・アレイ30a、3
0bと、レーザ光源32a、32bと、フォトディテクタ・アレ
イ17と、記憶装置5aは、制御装置６の同期信号で制御さ
れている。

「発明の効果」 以上説明したように、この発明は、配列されたディジ
タルデータの全加算を、対応する要素間で並列に実行す
ることができる。

従来の計算機のように、加算を実行するレジスタが、
１個あるいは数個搭載されているプロセッサと異なり、
平面的に極めて多数の半加算器を搭載しているため、並
列に、かつ高速に実行することができる。

【図面の簡単な説明】

第１図は、本発明における全加算器の配置とデータの流
れを示す図、 第２図は、実施例１の構成を示す図、 第３図は、実施例１における光電子回路の構成を示す
図、 第４図は、実施例２における全加算の方法を示す図、 第５図は、実施例２の構成を示す図、 第６図は、実施例２における反射型空間光変調器31a,31
bの構造と入力のパターン化の方法を示す図、 第７図は、実施例２における透過型空間光変調器33の入
出力特性を示す図、 第８図は、実施例２における指示信号生成のためのパタ
ーンを示す図、 第９図は、従来の加算器の系を示す図である。 １……半導体集積回路のプロセッサ、1R……レジスタ、
２……データバス、３……電子系記憶装置、3a〜3b……
入力データ、3s……全加算結果、5,5a……記憶装置、６
……制御装置、７……光電子回路、10a〜10b……ラン
プ、11a〜11d……レンズ系、12a〜12b……透過型空間光
変調器、13a〜13c……偏光板、14a〜14d……ハーフミラ
ー、15a〜15f……ミラー、16……ダイクロイック・ミラ
ー、17a〜17b……フォトディテクタ・アレイ、21、30…
…入力部、22、31……符号化部、23……桁上げ演算部、
24……和演算部、25……指示入力部、26……出力部、30
a〜30b……レーザダイオード・アレイ、31a〜31c……反
射型空間光変調器、33……透過型空間光変調器、35……
演算及び出力部、40a〜40b……ガラス基板、41a〜41b…
…透明電極、42……光導電膜、43……誘電体ミラー、44
a〜44c……偏光膜、45……ツイスト・ネマティク液晶、
FAi0〜FAi4……全加算器。

Claims (4)

【特許請求の範囲】
1. 【請求項１】ディジタルデータの配列を入力し、対応す
   る要素間で全加算を並列に実行しうるようにした光学的
   全加算の方法において、 加算される２組の入力データを各要素、各ビット毎の空
   間的な光線パターンに変換する過程と、 前記光線パターンに対して、下位ビットから出された指
   示信号に従って全加算を行い、和と桁上げのデータを空
   間的な光線パターンとして出力する過程と、 全加算の桁上げのデータを指示信号として上位ビットへ
   印加する過程と、 全加算の和を読み出す過程と を有することを特徴とする光学的全加算の方法。
2. 【請求項２】ディジタルデータの配列を入力し、対応す
   る要素間で全加算を並列に実行しうるようにした光学的
   全加算の装置において、 加算される２組の入力データを各要素、各ビットの空間
   的な光線パターンに変換する光学系と、 前記光線パターンに対して、下位ビットから出された指
   示信号に従って全加算を行い、和と桁上げのデータを空
   間的な光線パターンとして出力する光入出力全加算器
   と、 全加算の桁上げのデータを指示信号として上位ビットへ
   印加する光学系と、 入力データと全加算の出力を保存する記憶装置と、 前記の各装置の制御を行う制御装置と を有することを特徴とする光学的全加算の装置。
3. 【請求項３】前記光入出力全加算器は、光電気変換素子
   と、全加算論理回路と、電気光変換素子とを２次元に配
   列した光電子回路であることを特徴とする特許請求の範
   囲第２項記載の光学的全加算の装置。
4. 【請求項４】前記光入出力全加算器は、各要素毎に２値
   ２入力の光線パターンを、別の光線パターンに符号化
   し、該符号化された光線パターンと指示信号光パターン
   とから和と桁上げのデータを形成する空間光変調器であ
   ることを特徴とする特許請求の範囲第２項記載の光学的
   全加算の装置。