JPH02171905A - 光加算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、デジタル数値データの配列を並列に加算処
理できるようにした光加算装置に関するものである。

「従来の技術」 従来の電子計算機の技術において、大容量の配列のデジ
タル数値の加算は、１要素ずつなされている。この方法
において、配列の加算は、処理を施される要素数の回数
だけ繰り返すことによってなされる。具体的には、第８
図によって次のように説明される。加算される入力デー
タ３ａ　、３ｂは記憶装置３に格納されている。半導体
しＳ（（大規模集積回路）によって構成されるプロセッ
サ１は、入力データ３ａの１要素Ａ（１）のみをデータ
バス２を経て取り込み、その後、入力データ３ｈのｌ要
素Ｂ（１）のみをデータバス２を経て取り込む。次に、
プロセッサＩは取り込んだ２つのデータの加算を行い、
その加算結果５（１）をデータバス２を経て、記憶装置
３の領域３ｓに書き込む。

以」二の手順が、１要素の加算結果５（１）を（するた
めに必要なステップであり、全計算は、上記ステップを
要素数だけ繰り返゛４゛ことを以て完了する。

「発明が解決しようとする課題」 ところで、上述した従来の加算の方法と装置においては
、次のような欠点かあった。

ロフ加算されるデータを記憶装置から２回取り込み、加
算終ｒ後、記憶装置に書き込む処理を時系列に行うので
、配列の要素数が増加すると、処理に必要な時間は要素
数に比例して長くなる。従って、大容量の計算を行う場
合、膨大な処理時間を必要とする。

（２）演算処理用の半導体ＬＳＩによるプロセッサ内に
演算用レジスタを多数設けることで、ある程度の高速化
を図ることができるが、従来の電子回路の技術ではＬＳ
Ｉ内に設けることが可能なレジスタ数の限界が低いため
、目欅とする計算量および計算速度が得られない。

（３）半導体ＬＳＩのプロセッサと記憶装置は、双方向
の通信を行うデータバスで接続されているため、半導体
ＬＳＩのプロセッサと記憶装置の時間的な利用率が低く
、処理の効率が悪い。

本発明は、このような背景の下になされたしので、大容
量の配列データに対して、複数個の要素の加算を同時に
行うことにより、高速な処理が可能で、かつ構成が簡単
な光加算装置を提供することを目的とする。

「課題を解決するための手段」 上記課題を解決するために、この発明は、デジタル数値
データの配列を入力Ｌ７、対応する要素間で全加算を並
列に実行し得るようにした光加算装置において、 加算を行う２組の入力データの占ピッ）・を空間的な光
線パターンに変換する変換手段と、前記各光線パターン
が被半加算データとして入射され、該被加算データの対
応するビット同志の和および桁上げに対応する信号を空
間的な光線パターンとして出力する光演算手段と、 前記和および桁上げに対応する光線パターンを記憶する
と共に、前記光演算手段に被加算データとしてフィード
バックする光ラッチ手段と、前記光演算手段および光ラ
ッチ手段におＩｊる光線パターンの書き込み動作を制御
する制御手段とを具備することを特徴とする。

「作用」 上記構成によれば、デジタル数値データの加算処理を、
多数の要素に関して同時に並行して実行することができ
るので、加算に必要な時間は大幅に減少する。

「実施例」 以下、図面を参照して本発明の詳細な説明する。

第１図はこの発明の一実施例による光加算装置の演算原
理を説明する図である。この図には、員体例としてｌ　
Ｉ　ｌ　ＩＢ＋０００１８（Ｂは２進数）を計算する場
合が示されている。

第１図中、下向き矢印Ａは２入力の半加算の処理を示し
、左向き矢印しは桁」二げの１ビツト左シフトの処理を
示す。また、Ｃは桁上げを、Ｓは和を示す。ここで、Ｃ
の演算は対応するビット同志のＡＮＤ論理、Ｓの演算は
Ｘ　ＯＲ論理によってなされる。なお、演算は、同図？
、−おいて右上より左下に向かって進められる。演算法
の詳細は、次の通りである。

ステップＩコ４ビット構成の２人カミ　、ｂの半加算処
理Ａを行う。すなわち、２入力ａ、　ｂの対応するビッ
ト同志Ｘ０ＲＴｆｉｉ算することにより和Ｓの各ビット
を求め、また、対応するビット同志ＡＮＤ演算すること
により桁上げＣの各ビットを求める。

ステップ２：桁上げＣのみを左へ１ビット分シフトする
（処理し）。ここで、最下位ビットには′０”を人カケ
る。そして、シフト後の桁上げＣと和Ｓについてステッ
プｌと同じ半加算処理へを行い、和Ｓおよび桁上げＣを
求める。１ステップ３．ステップ４．ステップ５：ステ
・ツブ２と同じ処理を行う。

以上のように、ｌワード４ビツト構成の場合の全加算は
、５回の半加算処理へと４回の左ノフト処理しにより実
行される。ここでは、ｌワード分のみを示したが、上記
処理を複数の組のデータについて並列に実施することで
、複数のデータの全加算の並列処理が可能となる。また
、ワード長も４ビツトによって説明したか、！６ビツト
あるいは３２ビツトなどの任意の長さのワードについて
も、同様の方法を用いることができる。

第２図は、第１図に示された全加算方法を実現する４ビ
ツトの全加算装置の構成を示すブロック図である。この
図において、ＨＡＯ〜ＨＡ４は半加算セルである。以下
、この全加算装置の動作を説明する。

上述のステップｌにおいて、入力データａ、ｂの第１ビ
ツトデータａ０およびす。は半加算セルＨＡ　Ｏのａ入
力端およびｂ入力端に各々入力され、また、他のビット
データａ　＋　＊　ｂ　＋　＋　ａ　＊　＋　ｂ　１　
、ａ　ａ　−ｂ　ａら同様に、各々半加算セルＨＡＳ〜
ＨＡ３のａ入力端およびｂ入力端に入力される（第２図
では実線で表示）。そして、各半加算セルＨＡＯ〜ＨＡ
３では、上述した半加算処理Ａが行われ、和Ｓおよび桁
上げＣが求められる。

次いで上述したステップ２に進むと、各半加算セルＨＡ
Ｏ〜ＨＡ４は、和Ｓがｂ入力端にフィードバックされる
ように切り換えられると共に、桁上げＣは１ビツト上位
の半加算セルのａ入力端に入力されるように切り換えら
れる（第２図では破線で表示）。これにより、上述した
桁上げＣの左１ビツトシフト処理りが行われると共に、
各半加算セルＨＡＯ−ＨＡ４では、シフト後の桁上１−
Ｊ’　Ｃと和Ｓとの半加算処理Ａが実行される。そして
、ステップ２と同様の動作により、ステップ３〜５が実
行され、全加算結果Ｓの各ビットデータ８０〜Ｓ４が得
られる。

第３図は上述した第２図の全加算装置を光学的に実現す
る光アダ一部の構成を模式的に示したしのである。この
図において、ＳＬＭＩ、ＳＬＭ２゜ＳＬＭＳ、ＳＬＭＣ
はそれぞれ光書き込み形空間光変Ｂ器（以下ＳＬＭ〜と
略す）、ＨＭＩｌ−８Ｍ１４はハーフミラ−プリズム（
以下ＨＭ〜と略す）である。

ＳＬＭの具体的な構造としては、第４図に示すものを用
いる。この図において、２９ａは強誘電性液晶、２５ａ
　、２５ｂはガラス基板、２６ａ、２６ｂは透明電極、
２７は光伝導層、２８は多層膜ミラーであり、１４はこ
れらが積層されてなるＳＬＭである。ここで、透明電極
２６ａは接地されている。

次に、このＳ　Ｌ　Ｍ　ｌ　４の動作について説明する
。

ＳＬＭＩ４を動作させるに先立ち、予め透明電極２６ｂ
に負パルスを印加し、かつ、ガラス基板２５ａ側から全
面に書き込み光ＷＢを照射する。この時、光伝導層２７
は全面が低抵抗となるため、液晶２９ａは負電圧が印加
されて全面がＯｏの配向状態となる。このようにして、
ＳＬＭＩ４がリセットされる。

次に、電極２６ｂに正パルスを印加し、読み出し光ＲＢ
（平行ビーム光）を直線偏向の状態でハーフミラ−１１
を介し、ガラス基板２５ｂ側からＳＬＭＩ４に入射させ
るとともに、ガラス基板２５８側から書き込み光ＷＢを
照射する。この時、光伝導層２７の内、書き込み光ＷＢ
の照射された部分は抵抗が低くなり、この部分と対応し
た液晶２９ａの液晶部に正電圧が印加される。この結果
、正電圧の印加された液晶部分は配向状態か４５゛変わ
る。一方、読み出し光ＲＢは、液晶２９ａを介した後、
多層膜ミラー２８によって反射されて、再び液晶２９ａ
を介して出力されるが、上記正電圧の印加された液晶部
分に入射された読み出し光ＲＢは偏向方向が９０°回転
した直線偏光となって出力される。すなわち、入射する
読み出し光ＲＢがｐ偏光の場合は出力される読み出し光
ＲＢはＳ偏光、逆に入射する読み出し光ＲＢがＳ偏光の
場合は出力される読み出し光ＲＢはｐ偏光となる。

これに対し、光伝導層２７において、書き込み光ＷＢの
照射されない部分は抵抗が高いため、この部分と対向す
る液晶２９ａの液晶部分には正電圧が印加されない。従
って、この液晶部分は、初めのリセット状態の配向状態
が保持されたままとなっており、入射した読み出し光Ｒ
Ｂは偏光状態が変わらずに元の直線偏光で出力される。

なお、液晶２９ａは強誘電性であるので配向状態が保持
される性質がある。従って、液晶２９ａのメモリ状態を
変更する場合には、最初に説明したように、電極２６ｂ
に負パルスを印加しかつ全面に書き込み光ＷＢを照射し
てリセット状態にしてから新たなデータを書き込む。

第３図おいて、半導体レーザＬＤＩＡおよびＬＤ　Ｉ　
Ｂの各々からは平行ビーム光が出力され、これら平行ビ
ーム光は液晶パネルＬＣＩＡおよびＬＣＩＢに照射され
る。ここで、液晶パネルＬＣＩＡおよびＬＣＩＢには、
入力データＡおよびＢの各ビットに対応した画素が各々
配列されている。

そして、各画素には、データの“０”／“ｌ”に対応し
た電圧が印加される。この結果、液晶パネルＳＬＭＩ、
ＳＬＭ２の凸画素は、データの００”／″ｌ”に対応し
た光学的特性となり、各画素からはデータ“０”／“ｌ
”に対応した直線偏光状轢ｐ／ｓを有する光パターンが
出力される。そして、これらの光パターンは偏光ビーム
スプリッタＰＢＳ　ｌ　。

ＰＨ１０を通過することにより、偏光情？！　（ｐ／　
ｓ）が明暗情報に変換されて、データＡに対応する書き
込み光Ｗ１およびデータＢに対応する書き込み光Ｗ２と
してＳＬＭＩ、ＳＬ、Ｍ２に入力される。

そして、書き込み光Ｗｌ、Ｗ２の明暗のパターン、すな
わち、データＡ、Ｈの各ビットデータがＳＬＭｌ、ＳＬ
Ｍ２に記憶される。

一方、半導体レーザＬＤ２から発せられた空間ビームは
ｌ−Ｉ　Ｍ　ｔ　ｉを通って読み出し光ＲＯＩとしてＳ
ＬＭＩに入射される。そして、読み出し光ＲＯ１はＳＬ
ＭＩの各ビット位置において、その記憶内容が“０”な
らばそのままの偏光状態で、記憶内容が“ｌ“ならば偏
光状態が９０°回転されて読み出し光ＲＯ２として出力
される。すなわち、読み出し光ＲＯＩがｐ偏光の場合に
おける読み出し光Ｒ０２の偏光状態は、ＳＬＭＩの記憶
内容が“０”ならばｐ偏光、“ｌ”ならばＳ偏光となる
。このようにして、偏光状態ｐ／ｓによって各ビットの
“０”／１１゛を表現したデータＡに対応する読み出し
光ＲＯ２が得られる。

読み出し光ＲＯ２はＨＭＩＩを通過して８ＭＩ２で分割
される（矢印ＹＯＩ、ＹＯ２）６一方の分割光（矢印Ｙ
ＯＩ）はＨＭ１３によって反射されてＳＬＭ２に読み出
し光ＲＯ３として入射する。ここで、ＳＬＭ２は書き込
み光Ｗ２が照射されることによりデータＢが記憶されて
いる。ＳＬＭ２に入射された読み出し光ＲＯ３（データ
Ａ）の内、ｐ偏光（０”）のビーム光は、ＳＬＭ２の対
応するビット位置の記憶内容（データＢ）が“０”なら
ばｐ偏光（。

０°）のままで、“ｌｏならばＳ偏光（“１°）に回転
され、読み出し光ＲＯ４として出力される。また、読み
出し光ＲＯ３（データＡ）の内、Ｓ偏光（“ｌ”）のも
のに対する読み出し７光ＲＯ４は、記憶内容（データＢ
）が“０”ならばＳ偏光（“Ｉ”）、“１”ならばｐ偏
光（“０”）となる。このようにして得られた読み出し
光ＲＯ４は、８Ｍ１５を通過した後、偏光子Ｓ２によっ
てＳ偏光のみが選択される。この結果、データＡ、Ｈの
対応するビット同志のＸＯＲ演算結果を示す光パターン
ＳＵＭが得られる。この光パターンＳＵＭにおいて、各
ビットの暗／明は“０”／“ｌｏに対応する。

一方、８Ｍ１２で分割された一方の光（矢印Ｙ０２）は
半波長板ＨＷ　Ｐを通った後、ＨＭ［４において８Ｍ１
５から分割された光（矢印Ｙ０３）と合流された後、偏
光子ＳｔによってＳ偏光のみが選択され、光パターンＣ
Ｂが得られる。この光パターンＣＢは、データＡに対し
てＮ　ＯＴ演算を施したものと、データＡおよびＢにＸ
ＯＲ演算を施したものとの和に対応し、論理的には、デ
ータＡおよびＢに対してＮＡＮＤ演算を施したもの、す
なわち、桁上げＣを論理反転したものと等価になる。な
お、光パターンＣＢにおいて、暗／明はデータ“０゛／
“１ｍに対応している。

偏光子Ｓｌを透過して出力される光パターンＣＢは、ミ
ラーＣ５，Ｃ２によって反射されて、ＳＬＭＣに書き込
まれ記憶される。そして、半導体レーザＬＤ３からのＳ
直線偏光によって、光パターンＣＢを反転した光パター
ンＣＢＩ３が、ＳＬＭＣから８Ｍ１７を介し反射形で読
み出される。この光パターンＣＢＢは、ミラーＣ４を通
って偏光ビームスプリッタＰＢＳ　ｌに入射される。そ
して、偏光ビームスプリッタＰＢＳ　ｌによってＳ偏光
のみが反射されてＳＬＭＩに入射され、結局、桁上げＣ
に対応する光パターンがＳＬＭＩにフィードバックされ
ることになる。この時、フィードバックされる光パター
ンＣＢＢはミラーＣ４の位置調整によって前より１ビツ
ト上位へ平行にシフトされてフィードバックされる。従
って、ＳＬＭＩには、データＡおよびＢの半加算の結果
得られる桁上げＣをｌビットシフトしたものに相当する
光パターンが記憶される。

一方、偏光子Ｓ２から出力された先パターンＳＵＭは、
ＨＭ１６およびミラーＣＩを通ってＳＬＭＳに入射し、
記憶される。そして、ＳＬＭＳの記憶内容は、半導体レ
ーザＬＤ４からのｐ直線偏光によって８Ｍ１８を介して
反射形で読み出される。この時、読み出された光パター
ンＳＵＭＩは、ミラーＣ３で反射されて偏光ビームスプ
リッタＰＢＳ２に入射し、ＳＬＭ２にフィードバックさ
れる。

そして、上記過程が必要な回数（ｌワードがｎビットで
構成されるならば、１回）繰り返されて、最終的な全加
算結果ＳＵＭｈ４ＨＭＩ６を透過してＣ０Ｄ（電荷結合
素子）によるアレイセンサＡＳに入力され、光電変換さ
れて電気信号によるデータとして読み取られる。以上の
ようにして、第１図および第２図で説明した全加算が実
行されることになる。

第５図は上述した光アダ一部をモジュール化した場合の
構成を示す斜視図である。５０は、第３図におけるＳＬ
Ｍ、液晶パネル、アレイセンサ、偏光ビームスプリブタ
、ハーフミラ−プリズム、ミラープリズム、半波長板、
偏光板を一体化してなる光アダーモジュールである。な
お、第５図では、各構成要素間の対応関係が明確となる
ように、第３図と共通の符号が付しである。また、各構
成要素の配置は第３図における配置と対応している。

すなわち、第５図における光アダーモジュール５０を上
方から見下ろした場合の平面図が第３図となる。ただし
、半導体レーザしＣＩＡ、ＬＤＩＢ。

ＬＤ２〜ＬＤ４およびそれらから出力される光を空間ビ
ームとするためのレンズ系ＬＩＡ、ＬＩＢ。

Ｌ２〜Ｌ４はモジュール内に光が入射されるように適切
な位置に位置調整されて配置されている。

第６図は光加算装置の構成図であって、前記光アダーモ
ジュール５０を配置した演算部５１．制御部５２、メモ
リ５３、半導体レーザの制御線５４、ＳＬＭの制御線５
５、液晶パネルにデータを書き込むためのデータバス５
６、アレイセンサＡＳからのデータをメモリ５３に読み
込むためのデータバス５７からなる。

第７図は、光アダーモジュール５０のＳＬＭおよび半導
体レーザの制御タイミングを示したタイムチャートであ
る。この図において、ＥはＳＬＭのリセット動作を行う
パルス、Ｗは書き込み動作を行うパルスを示す。以下、
この図を参照して、前述した第３図の光アダ一部の動作
説明を繰り返す。

全加算処理実行に先立ち、ＳＬＭＩ、ＳＬＭ２、ＳＬＭ
Ｓ、ＳＬＭＣは、リセットされる。そして、データＡ、
Ｂが液晶パネルＬＣＩＡＳＬＣＩＢに与えられる。そし
て、データＡのＳＬＭＩへの書き込みが行われ（時刻１
．）、次いで、データＢのＳＬＭ２への書き込みが行わ
れる（時刻１１）。その後、液晶パネルＬＣＩＡ、ＬＣ
ＩＢはリセットされる（時刻１．）。

次に、ＳＬＭＳにおいて書き込み動作が行われ、ＳＬＭ
ＳにはデータＡおよびＢの対応するビット同志をＥＸＯ
Ｒ演算して得られるデータＳＵＭが記憶される（時刻１
．）。次いで、Ｓ　Ｉ、ＭＣにおいて書き込み動作が行
われ、データＡおよびＢの対応するビット同志をＮＡＮ
Ｄ演算して得られるデータＣＢ（桁上げＣの反転データ
）がＳＬＭＣに記憶される（時刻ｔｓ）。

次に、ＳＬＭＩ％ＳＬＭ２は順次リセットされる。そし
て、ＳＬＭＩにおいて書き込み動作が行われる（時刻ｔ
ｏ）。この結果、ＳＬＭＩには、データＣＢを反転後１
ビットシフトしたものが桁上げデータＣＢＢとして記憶
される。次いで、ＳＬＭ２において書き込み動作が行わ
れ、その時点におけるＳＬＭＳの記憶データ、すなわち
、前述の時刻ｔ４におけるデータＳＵＭがＳ　ＬＭ２に
書き込まれる（時刻１７）。

その後、Ｓ　Ｌ、　Ｍ　ＳおよびＳＬＭＣはりセブトさ
れる。そして、Ｓ　１．　Ｍ　Ｓにおいて書き込み動作
が行われる（時刻ｔｓ）。この結果、ＳＬＭＳにはデー
タＳＵＭと桁上げデータＣＢＢとをＥ　Ｘ　ＯＲ演算し
て得られるデータが記憶される。次いで、Ｓ　ＬＭ　Ｃ
において書き込み動作が行われ、Ｓ　Ｌ、ＭＣにはデー
タＳＵＭと桁上げデータＣＢ　ＩＩとのＮＡＮＤ演算の
結果が記憶される（時刻ｔｓ）。

そして、以上説明したＳＬＭＩ、ＳＬＭ２．５ＬＩｖｉ
Ｓ、ＳＬＭＣの古き込み動作（第７図におけろ処理ＨＡ
Ｄ）が、演算するビット数に対応した必要回数にだけ繰
り返されると、アＩノイセンサＡＳにおいて読み取り動
作が行われ、全加算が終了する。

「発明の効果」 以上説明したように、この発明は、デイノタル数値デー
タの配列の全加算を対応Ｖる要素間で並列に実行するこ
とができる。従来の計算機のように、加算を実行するレ
ジスタが、１個あるいは数個搭載されているブ〔Ｊセッ
サと冗なり、東面的に極めて多数の半加算セルを搭載し
ているため、Ｍｚ列に、かつ高速に演算を実行すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例による光加算装置で用いられ
る全加算の方法を示す図、 第２図は同実施例における半加算セルの配置とデータの
流れを示す図、 第３図は同実施例における光アダ一部の光学構成の模式
図、 第４図は同実施例における空間光変調素子の構成を示す
図、 第５図は同実施例における光アダーモジコールの構成を
示す図、 第６図は同実施例の先加算装置の構成を示す図、第７図
は同実施例における制御タイミングを示すタイムチャー
ト、 第８図は従来の加算器の構成を示す図 である。 Ｌ　Ｉ　Ａ、Ｌ　Ｉ　Ｂ、Ｌ　２〜Ｌ　４・・・・・・
レンズ系、ＬＣＩＡ、ＬＣＩＢ・・・・・・液晶パネル
、９１．Ｓ２・・・・・・偏光板、ＨＷ　Ｐ・・・・・
・半波長板、ＨＭＩＩ〜Ｉ−［Ｍ　１８・・・ハーフミ
ラ−Ｃｌ−Ｃ５・・・・・ミラー　５３・・記憶装置、
５２・・・・・・制御装置、ＬＤＩＡ、ＬＤＩＢ、ＬＤ
２〜［、Ｄ４・・・・・・半導体レーザー　Ｓ　ＬＭｌ
、ＳＬＭ２．ＳＬＭＳ、ＳＬＭＣ・・・・・・光書き込
み型空間光変調器、ＡＳ・・・・・・ＣＣＤアレイセン
サ、２５・・・・・・ガラス基板、ＰＢＳ　ｌ〜ＰＢＳ
　２・・・・・・偏光ビームスプリブタ、２Ｇ・・・・
・・透明電極、２７・・・・・・光伝導層、２８・・・
・・・多層膜ミラー　２９ａ・・・・・・強誘電液晶、
！（Ａ　Ｏ〜ＨＡ４・・・・・・半加算セル。 出願人　　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 デジタル数値データの配列を入力し、対応する要素間で
   全加算を並列に実行し得るようにした光加算装置におい
   て、 加算を行う２組の入力データの各ビットを空間的な光線
   パターンに変換する変換手段と、 前記各光線パターンが被半加算データとして入射され、
   該被加算データの対応するビット同志の和および桁上げ
   に対応する信号を空間的な光線パターンとして出力する
   光演算手段と、 前記和および桁上げに対応する光線パターンを記憶する
   と共に、前記光演算手段に被加算データとしてフィード
   バックする光ラッチ手段と、前記光演算手段および光ラ
   ッチ手段における光線パターンの書き込み動作を制御す
   る制御手段とを具備することを特徴とする光加算装置。