JP2726664B2 - 光学的並列乗算の方法及びその装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、ディジタルデータの配列を並列に乗算で
きるようにした光学的並列乗算の方法及びその装置に関
するものである。 「従来の技術」 従来の電子計算機の技術において、大容量の配列のデ
ィジタルデータの乗算は、ワード毎になされている。こ
の方法においては、配列の乗算は、処理を施されるワー
ド数と等しい回数だけ繰り返すことによってなされる。 具体的には、第14図によって次のように説明される。
乗算される入力データ3a,3bは、記憶装置３に格納され
ている。半導体集積回路のプロセッサー１は、入力デー
タ3aの１要素Ａ（ｉ）のみをデータパス２を経て取り込
み、その後、入力データ3bの１要素Ｂ（ｉ）のみをデー
タバス２を経て取り込み。 次に、プロセッサー１は取り込んだ２つのデータＡ
（ｉ）,B（ｉ）の乗算を行い、その積Ｍ（ｉ）をデータ
バス２を経て、記憶装置３に書き込む。以上の手順が、
１要素の積Ｍ（ｉ）を得るために必要なステップであ
り、要素数ｎだけ繰り返して、積3mが得られ乗算は完了
する。 「発明が解決しようとする問題点」 ところで、上述した従来の乗算の方法と装置において
は、次のような欠点があった。 大容量のデータの乗算を行う時、乗算されるデータを
記憶装置３から２回取り込み、乗算終了後、記憶装置３
に書き込むといった処理を時系列に行うので、配列の要
素数が増加すると、処理に必要な時間は要素数に比例し
て長くなる。 半導体集積回路のプロセッサー１、あるいは、同プロ
セッサー１内のレジスター1Rを複数配置し、並列化およ
びパイプライン化により高速化を図る方策も知られてい
るが、従来の電子回路の技術ではその限界は低い。 半導体集積回路のプロセッサー１と記憶装置３は、双
方向の通信を行うデータバス２で接続されているため、
プロセッサー１と記憶装置３の時間的な利用率が低く、
処理の効率が悪い。 本発明は、このような背景の下になされたもので、大
容量の配列データに対して、複数個のデータの乗算を並
列にかつ同時に行うことにより、高速な処理を可能と
し、かつ構成の簡単化を図った光学的並列乗算の方法及
びその装置を提供することを目的とする。 「問題点を解決するための手段」 上記問題点を解決するために、この発明は、 （１）ディジタルデータの配列を入力し、対応するデー
タ間で乗算を並列に実行しうるようにした光学的並列乗
算の方法において、 乗数の所定の桁で１ビットを被乗数に乗じて部分積を
つくる過程と、 前記過程でつくられた部分積と、別の桁についての部
分積を逐次加算して得ている中間結果とを空間的な光線
パターンとして受け、空間的な光線パターンあるいは電
気的な信号として下位ビットから出力された指示信号に
従って全加算を行って得た和のデータを空間的な光線パ
ターンとして出力する過程と、 前記和のデータを新たな中間結果とする過程とからな
る一連の過程を、 前記乗数のビット数に応じた回数だけ繰り返して積を
得ることを特徴とする。 また、 （２）ディジタルデータの配列を入力し、対応するデー
タ間で乗算を並列に実行しうるようにした光学的並列乗
算の装置において、 乗数の所定の１桁の１ビットを被乗数に乗じて部分積
をつくり、光線パターンとして出力する光出力論理積ゲ
ートと、 前記部分積を表わす光線パターンと、別の桁について
の部分積を逐次加算して得ている中間結果を表す光線パ
ターンとが入力され、空間的な光線パターンあるいは電
気的な信号として下位ビットから出力された指示信号に
従って全加算を行って得た和のデータを空間的な光線パ
ターンとして出力する光入出力全加算器と、 前記和のデータを新たな中間結果にして前記光入出力
全加算器の入力へ印加する光学系と、 前記被乗数、前記乗数および積算の出力を保存する記憶
装置と、 前記の各装置の制御を行う制御装置と を有することを特徴とする。 「作用」 上記手段によれば、たとえば、被乗数に乗数の各桁が
順に乗ぜられ、その光線パターンが逐次全加算器の一方
の入力に供給される。全加算器の他方の入力には、１桁
前に得られた全加算器の出力結果が光線パターンの形で
フィードバックされ、これらが全加算器の下位桁からの
桁上げ、すなわち指示信号の指示・制御のもとに全加算
される。 全加算器は、和の結果を空間的な光線パターンとして
出力するとともに、桁上げのデータを空間的な光線パタ
ーン、あるいは電気的な信号として出力し、これが１桁
後の全加算のためのフィードバック信号光、および指示
信号となる。 上記動作が入力データのビット数に応じた回数だけ繰
り返されて、乗算結果が得られる。 こうして、本発明によれば、ディジタルデータの配列
の乗算を多数のデータに関して、空間的に並列して同時
に実行することができるので、乗算に必要な時間は大幅
に減少する。 「実施例」 以下、図面を参照してこの発明の実施例を説明する
が、その前に、第１図と第２図を参照して、この発明の
原理を説明する。 発明の原理 第１図は、本発明における全加算器の配置とデータの
流れを一例を示す図で、第２図は積算の一方法例を示す
図である。 この方法は、第２図に示すように、被乗算ａを１桁ず
つ上位にシフトしながら、これに乗数ｂの対応桁を順に
乗算し、その結果を逐次全加算して、積を得るようにし
たものである。 第１図は、第２図に示すステップ２の状態を示す。こ
こでは、８つの全加算器FAi0〜FAi7、論理積ゲートGi0
〜Gi7、ラッチメモリーLMi0〜LMi7を配置し、１ワード
のビット数が４ビットである例をあげて説明を行う。 第１図および第２図において、２つの入力データa,b
の配列を（aij,bij）と表現し、乗算の途中で得られる
全加算器FAijからの出力のうち、和をsijと表現し、桁
上げをcijと表現する。また、最後に得られる全加算器F
Ai0〜FAi7からの出力のうち、和sijは２つの入力データ
の積と等しいが、この積をmijと表現する。ここで、ｉ
は第ｉワードを意味し、jは第jビットを意味する。 各全加算器FAi0〜FAi7と各ラッチメモリーLMi0〜LMi7
は同期して動作する。乗算の手順は、第２図に示す通り
であり、次のように実行される。 ステップ0:すべてのラッチメモリーLMi0〜LMi7を“0"
に初期化する。 ステップ1:論理積ゲートGi0〜Gi7の一方の入力にデー
タbi0を入力する。また、論理積ゲートGi0〜Gi7の他方
の入力については、論理積ゲートGi0〜Gi3に入力データ
ai0〜ai3を入力し、論理ゲートGi4〜Gi7にデータ“0"を
入力する。 全加算器FAi0〜FAi7には、その入力端ｙにラッチメモ
リーLMi0〜LMi7の出力がフィードバック信号光ｓ′とし
て供給され、入力端ｘに論理積ゲートGi0〜Gi7の出力
（以下、論理積ａ・ｂとよぶ）がそれぞれ供給される。
また、各全加算器FAijのキャリイ入力端ｃ′に、１ビッ
ト下位の全加算器FAij-1からの桁上げcij-1が入力され
る。なお、キャリイ入力端ｃ′への入力が後に指示信号
と呼ばれるものに相当する。 ステップ２〜4:ステップｊ（ｊは２〜４）において
は、ステップ１と同様に、論理積ゲートGi0〜Gi7の一方
の入力にデータbij-1を入力する。論理積ゲートGi0〜Gi
7の他方の入力については、論理積ゲートGi0〜Gij-2に
“0"を入力するとともに、論理積ゲートGij-1〜Gij+2に
入力データai0〜ai3を入力し、論理積ゲートGij+3〜Gi7
に“0"を入力する。 全加算器FAi0〜FAi7には、その入力端ｙにラッチメモ
リーLMi0〜LMi7の出力がフィードバック信号ｓ′として
供給されるとともに、入力端ｘに論理積ゲートGi0〜Gi7
の出力ａ・ｂが供給される。また、各全加算器FAijのキ
ャリイ入力端ｃ′に、１ビット下位の全加算器FAij-1か
らの桁上げcij-1か入力される。 ステップ5:ラッチメモリーLMi0〜LMi7の出力si0〜si7
は、入力データの積mi0〜mi7となる。 以上の手順が終了したとき、積算は完了しており、こ
の後、積の配列は記憶装置に格納される。 上の例では、説明の便宜のために、データ容量を小さ
くしたが、実際には、全加算器は２次元に配置され、ワ
ード数も任意の値に対応できる。後述する実施例ではワ
ード数をＮ（ｉは０からＮ−１まで）、ビット数をｋ
（ｊは０からｋ−１まで）とする。 なお、上述した原理は、一例であり、後述する実施例
1,3は、この方法で乗算を行う。この他にも、入力デー
タaijはシフトしないで、和のデータsijを１桁ずつ下位
桁の方向へシフトしていく方法もあるが、この方法につ
いては実施例２の中で説明する。 実施例１ 第３図は、本発明の実施例１の構成を示す図である。 実施例１は主として、電気回路からなる論理積ゲート
36aと、積算されるデータを電気光変換し、光２値化す
るレーザダイオードアレイ6aと、全加算処理を行う光電
子回路7aと、途中で得られる全加算の和のデータを一時
蓄積するラッチメモリー9aと、積の光電気変換のための
フォトダイオードアレイ8aと、記憶データが電気信号の
形で読み出される形式の記憶装置4aと、制御装置5aとか
ら構成される。 なお、この実施例の構成要素と第１図に示す各要素と
の対応は、次のようになる。すなわち、論理積ゲート36
aは論理積ゲートGi0〜Gi7に、光電子回路7aは全加算器F
Ai0〜FAi7に、ラッチメモリー9aは、ラッチメモリーLMi
0〜LMi7に相当する。 これらにつき順次、説明する。 記憶装置4aに格納されており乗算される２種類の入力
データai0〜aik-1とbi０は、論理積ゲート36aに入力さ
れ、その論理積（ａ・ｂと表記する）が第１図に示すよ
うに作成される。ここで得られた論理積ａ・ｂは、レー
ザダイオードアレイ6aにて一斉に電気光変換され、２次
元の光強度に大小に変調される。実施例１にあっては、
光出力があるとき“1"と、また光出力がないときを“0"
とした。 この光信号は、ハーフミラー10aを経て、光電子回路7
aのｘ入力へ入射する。第１周期においてはｙ入力への
入力はない。 第４図に光電子回路7aの１画素分の回路図を示す。第
４図に示すように、入力の一方をｘと呼び、他方をｙと
呼ぶ。これは、第１図の全加算器FAi0〜FAi7の入力端x,
yに対応するものである。入力部71内のフォトトランジ
スタPT1,PT2により、入力光は電気信号へ変換される。
下位ビットからの桁上げ信号、すなわち指示信号ｃ′
は、下位ビットの全加算器より電気的に印加される。そ
の後、回路中の論理演算部72から桁上げｃと和ｓが得ら
れる。２つの入力データx,yと、指示信号ｃ′とによ
り、桁上げｃの演算に必要な論理は、 ｃ＝ｘ・ｙ＋ｙ・ｃ′＋ｃ′・ｘ……（１） で表される。 一方、和ｓの演算に必要な論理は、 ｓ＝ｃ′・（・＋ｘ・ｙ）＋・（・ｙ＋ｘ・
） ……（２） で表される。論理演算部72は、この論理演算を行うもの
であり、ここでは、７つのアンドゲートと、２つのノア
ゲートと、３つのインバータとから構成されている。 論理演算部72から得られた桁上げｃは、指示信号ｃ′
として電気的に上位ビットに送られる。一方、和ｓは、
出力部73の発光素子、たとえばレーザ・ダイオードLD1
により電気光変換される。なお、第４図に示すような光
入出力全加算器7aは、２×ワード数Ｎ×ビット数ｋ（＝
２×Ｎ×ｋ）個用意する必要がある。 乗算を完了するために、ここで実行さた加算を適当な
回数だけ繰り返す。その回数は、ビット数ｋに等しい回
数である。 再び第３図に戻り、繰り返しに必要なフィードバック
系の構成を説明する。光電子回路7aから出力された和の
出力光ｓは、ハーフミラー10bとミラー11aで反射し、ラ
ッチメモリー9aに入射する。ラッチメモリー9aは、第５
図に示すような光電ハイブリッド型のラッチメモリー素
子が、光電子回路7a内の全加算器と同じ数だけ配置され
ている。 このラッチメモリー素子の動作は、次の通りである。
光電子回路7aからの和の出力光ｓか、書き込み信号に接
続されたフォトダイオードPD1に入射すると、トランジ
スタTR1を通して、発光ダイオードLED1に電流が流れ、
発光状態になる。この発光ダイオードLED1は、フォトダ
イオードPD2と密に光結合しているため、フォトダイオ
ードPD2は、発光ダイオードLED1からの光によって光電
流を流し始める。すなわち、光電子回路7aからの光の信
号が途絶えても、発光ダイオードLED1は発光を続けるこ
とができる。この結果、保存信号が印加されている状態
で読み出し信号を印加すると、トランジスタTR2に駆動
されるレーザダイオードLD2から、遅延したフィードバ
ック信号光ｓ′を得ることができる。 ラッチメモリー9aに入力される各電気信号は、すべて
制御装置5aに制御されており、書き込み信号、保存信
号、読み出し信号の順に印加される。 ラッチメモリー9aにより遅延を与えられた和のフィー
ドバック信号光ｓ′は、ミラー11b、ハーフミラー10aで
反射された後、再び光電子回路7aのｙ入力へ入射する。
これらのデータは、すべて最初に入射したのと同じ全加
算器へ入射する。これと同時に、記憶装置4aから、２つ
の入力データai0〜aik-1とbi1が、論理積ゲート36aへ入
力され、ここで得られた論理積ａ・ｂが１ビット上位へ
シフトされて、レーザダイオードアレイ6aに入力され、
一斉に電気光変換される。レーザダイオードアレイ6aか
ら出力される光信号は、ハーフミラー10aを経て、光電
子回路7aのｘ入力へ入射する。これ以降、ラッチメモリ
ー9aの動作は第１周期と同じである。 前述の処理を、データbi0からのbik-1まで、必要な回
数（ｋ回）繰り返すと、並列乗算は完了し、その結果が
フォトダイオードアレイ8aから電気信号として取り出さ
れ、記憶装置4aに格納される。なお、これらの一連の動
作は、制御装置5aからの同期信号により同期制御され
る。 実施例２ 第６図は、実施例２の構成を示す図である。実施例２
は、基本的には実施例１とほぼ同様であるので、相違点
のみを説明する。 実施例１においては、入力データai0〜aik-1とbi0〜b
ik-1との論理積は、電気回路からなる論理積ゲート36a
により、電気光変換される前に演算された。 これに対して、実施例２においては、入力データai0
〜aik-1は、そのままレーザダイオードアレイ6bで電気
光変換され、このレーザダイオードアレイ6bから出力さ
れた光線が、光論理積ゲート37へ入力される。この光論
理積ゲート37へは、入力データbiが電気的に入力されて
おり、入力データai0〜aik-1と入力データbiの論理積が
得られるようになっている。 光論理積ゲート37は、電気入力・透過型液晶ライトバ
ルブを用い、ｋビットの入力データai0〜aik-1と１ビッ
トの入力データbiとの積ａ・ｂを同時に得られるよう
に、透明電極を細長く加工したものを用いている。 もうひとつの相違点は、入力データai0〜aik-1のシフ
トの方法および装置である。実施例１においては、ステ
ップ毎に入力データai0〜aik-1を１ビットずつシフトし
て、上位の論理積ゲートへ入力していた。 これに対して、実施例２では、第７図に示すように、
入力データai0〜aik-1は、どのステップにおいても同じ
論理積ゲートGik〜Gi2k-1へ入力され、和の信号si2〜si
2kが１ビット下位の全加算器FAi1〜FAi2k-1へ、フィー
ドバック信号光ｓ′として、入力される。 具体的には、第６図中のミラー11dを全加算器１個分
ずらせば良い。また、シフトの方法は以上の方法の他、
ラッチ・メモリー9bのフォト・ダイオードとレーザ・ダ
イオードの物理的な取り付け位置を１ビット分ずらすこ
とによっても同様の効果が得られる。 第７図は、実施例２の要部の論理構成を示す回路図で
ある。この図において、論理積ゲートGi4〜Gi7は光論理
積ゲート37に相当し、全加算器FAi1〜FAi7は光電子回路
7bに、ラッチメモリーLMi1〜LMi8はラッチメモリー9b
に、それぞれに相当する。 以下、この図を参照して、乗算の手順を説明する。 ステップ0:すべてのラッチメモリーLMi1〜LMi8を“0"
に初期化する。 ステップ1:論理積ゲートGi4〜Gi7の一方の入力に入力
データbi0を入力するとともに、論理積ゲートGi4〜Gi7
の他方の入力には、入力データai0〜ai3を入力する。 全加算器FAi1〜FAi7には、その入力端ｙにラッチメモ
リーLMi1〜LMi8からの、１ビット分下位へシフトされた
和の信号si2〜si8が、フィードバック信号光ｓ′として
フィードバックされ、その入力端ｘに論理積ゲートGi4
〜Gi7の出力ａ・ｂが供給される。また、各全加算器FAi
jのキャリイ入力端へは、１ビット下位の全加算器FAij-
1からの桁上げが入力される。 ステップ２〜4:ステップｊ（ｊは２〜４）において
は、ステップ１と同様に、論理積ゲートGi4〜Gi7の一方
の入力に、入力データbij-1を入力する。論理積Gi4〜Gi
7ゲートの他方の入力には、入力データai0〜ai3を入力
する。 全加算器FAi1〜FAi7には、その入力端ｙにラッチメモ
リーLMi1〜LMi8からの、１ビット分下位へシフトされた
和の信号si2〜si8がフィードバック信号光ｓ′としてフ
ィードバックされ、その入力端ｘに論理積ゲートGi4〜G
i7の出力ａ・ｂが供給される。また、各全加算器Faijの
キャリイ入力端へは、１ビット下位の全加算器FAij-1か
らの桁上げが入力される。 ステップ5:各々のラッチメモリーLMi1〜LMi8の出力si
1〜si8が、入力データa,bの積mi0〜mi7となり、フォト
ダイオードアレイ8aから電気信号として取り出され、記
憶装置4bに格納される。 （３）実施例３ 第８図は、実施例３の構成を示す図であり、また第９
図は、実施例３の乗算の途中に必要な加算の方法を示す
パターン図である。 はじめに、第９図を用いて実施例３の全加算の方法を
説明する。第９図中、（ａ）は１ビット分下位のビット
からの桁上げ（以下、指示信号ｃ′と呼ぶ）、（ｂ）は
２種類の入力データa,bの各ビットの論理積（以下ａ・
ｂと表記する）の光パターンPx、（ｃ）は和ｓのフィー
ドバック信号光ｓ′により形成された反射パターンPy、
（ｄ）は上記光パターンPxが、反射パターンPyにより反
射された結果、得られた符号化光パターンPz、（ｅ）は
桁上げ演算用指示信号光パターンPd、（ｆ）は桁上げの
結果ｃのパターン、（ｇ）は和演算用指示信号光パター
ンPd、（ｈ）は和の結果ｓのパターン、（ｉ）は桁上げ
と和の結果（c,s）を２進数の数値で示したものであ
る。 なお、同図（ｂ），（ｃ）に示すパターンPx,Pyは、
実際には、第10図、第11図に示すように、１要素（これ
は入力データの１ビットに相当する）あたり２画素から
なっている。また、これに対応して、同図（ｃ）のパタ
ーンPzも１要素あたり２画素からなっている。そして、
これらの各１要素を構成する２画素は同一のパターンと
なり、桁上げと和の指示信号光パターンPdと、透過型空
間光変調器15cで重ね合わされて、その結果が、同図
（ｆ），（ｈ）に示す結果c,sとして、出力されるよう
になっている。なお、指示信号光パターンPdは、第13
図、および第９図（ｅ），（ｇ）に示すように、１要素
２画素からなるもので、指示信号ｃ′の“0",“1"に応
じて形成されるが、２画素の内の上の画素が桁上げ演算
用の指示信号光パターン、下の画素が和演算用の指示信
号光パターンとなり、これらは一般に同一のパターンと
はならない。 入力データa,bの各ビットの論理積ａ・ｂの光パター
ンPx、あるいは和ｓのフィードバック信号光ｓ′による
反射パターンPyは、第９図（ｂ），（ｃ）に示すよう
に、それぞれ、画素の左右あるいは上下の半分ずつ異な
る光学特性をもつように変調される。 ここでは、具体的には透過率の大小を用いる。第９図
（ｂ）に示されるように、論理積パターンPxは、論理積
ａ・ｂが“0"のときに左が明るく、“1"のとき右が明る
いものと定義する。同様に、同図（ｃ）に示されるよう
に、和ｓのフィードバック信号光ｓ′による反射パター
ンPyは、和ｓが“0"のとき上が明るく、“1"のとき下が
明るいものと定義する。このように変調された光パター
ンPxを、反射パターンPyで反射することにより、同図
（ｄ）に示される符号化光パターンPzが得られる。 この符号化光パターンPzに、桁上げおよび和の指示信
号光パターンPdを重ねると、桁上げの結果ｃと和の結果
ｓを得ることかできる。すなわち、符号化パターンPzと
指示信号光パターンPdとを重ね合わせることにより、 ｃ′＝０のとき 桁上げ ｃ＝ａ・ｂ AND ｓ′（論理積）， 和 ｓ＝ａ・ｂ XOR ｓ′（排他的論理和）， ……（３） ｃ′＝１のとき 桁上げ ｃ＝ａ・ｂ OR ｓ′（論理和）， 和 ｓ＝ａ・ｂ EQV ｓ′（一致） ……（４） の各論理が実行される。ここで、桁上げと和の出力c,s
は、４つに仕切られた区画の内、明るい区画が１つも存
在しないときを“0"とする。 次に、第８図の説明を行う。実施例３は主として、入
力データa,bの各ビットの論理積ａ・ｂをとる論理積ゲ
ート36bと、論理積ゲート36bの出力ａ・ｂを光パターン
Pxに変換する電気入力の反射型空間光変調器15aと、こ
の反射型空間光変調器15aの出力を、和ｓのフィードバ
ック信号光ｓ′に応じて符号化する反射型空間光変調器
15bと、符号化光パターンPzと指示信号光パターンPdと
を重ね合わせて、桁上げｃと和ｓとを求めるための演算
を行う透過型空間光変調器15cと、指示信号光パターンP
dを生成する反射型空間光変調器15dと、和ｓの光パター
ンに遅延を生じさせ、フィードバック信号光ｓ′を生成
するための反射型空間光変調器15eと、和を繰り返して
得られた積ｍのパターンを光電気変換するフォトダイオ
ードアレイ8cと、レーザ光源16a、16bと、記憶装置4c
と、制御装置5cとから構成される。 なお、第１図の各要素との対応は以下の通りである。
第１図の論理積ゲートGi0〜Gi7は論理積ゲート36bに相
当し、全加算器FAi0〜FAi7は空間光変調器15a〜15dに、
ラッチメモリーLMi0〜LMi7は反射型空間光変換器15eに
相当する。なお、空間光変調器15a〜15eの画素数は、１
要素（入力データ１ビット相当）あたり２画素必要であ
り、かつ前述したように全加算器として入力データのビ
ット数の２倍必要だから、各入力データがｋビットから
なり、データ数がＮだとすると、２×２×ｋ×Ｎ個必要
になる。 次に、この実施例の構成をさらに詳しく説明する。 まず、符号化部21について説明する。符号化部21は、
２種類の入力データa,bから符号化光パターンPzを形成
する部分である。この光パターンPzは、レーザ光源16a
からの光線を利用して、反射型空間光変調器15a,15bで
つくられる。 以下、反射型空間光変調器15a,15bについて説明す
る。 第10図は、反射型空間光変調器15aに使用した電気入
力方式の液晶ライトバルブの構成を、第11図は、反射型
空間光変調器15bに使用した光入力方式の液晶ライトバ
ルブの構成を示す。なお、これらの液晶ライトバルブ
は、液晶テレビに使用されているものと類似した構成に
なっている。 電気入力・反射型空間光変調器15aは、入力データa,b
の論理積ａ・ｂをとる論理積ゲート36bからの出力を、
光パターンPxに電気光変換するもので、各画素を左右に
２分し、互いに直交するようにした偏光膜34bを、その
前面に配置している。 一方、光入力・反射型空間光変調器15bは、積を求め
る途中で得られる和のフィードバック信号光ｓ′に応じ
て得られた、反射パターンPyにより光パターンPxを変調
するもので、それぞれの画素を上下に２分し、互いに直
交するようにした偏光膜34dを、前面に配置している。 まず、より複雑な構造をもつ反射型空間光変調器15b
から説明する。ガラス基板30c,30dの間に、透明電極31
c,光導電膜32a、誘電体ミラー33b、偏光膜34c、ツイス
ト・ネマティック液晶34b、透明電極31dを順次積層し、
さらに、入力側のガラス基板30cの表面に、遮光膜30gを
形成する一方、出力側のガラス基板30dに、画素を上下
に２分する形状の偏光膜34dを成膜し作成した。上記光
導電膜32aには、アモルファス・シリコン（Si）を使用
した。透明電極31c,31dは互いに直交するように加工し
たものを用い、各画素を形成した。 上記遮光膜30gは、各要素に対応する２画素のうち、
上の画素の光の入射を遮断するもので、これにより、和
ｓのフィードバック信号光ｓ′とともにフィードバック
されてきた、桁上げｃの信号光を遮断して、和ｓのフィ
ードバック信号光ｓ′のみを通過させるようにしてい
る。 さて、フィードバック信号光ｓ′が“0"のとき、すな
わち、画素の４区画がすべて暗い場合、光導電膜32a
は、高抵抗状態にあり、ツイスト・ネマティック液晶35
bには電圧がかからないため、ツイスト・ネマティック
液晶35bは、入射光に90度の旋光を与える。よって、偏
光膜34dを通してツイスト・ネマティック液晶35bに入射
した水平偏光は、この液晶35bで旋光されて垂直偏光と
なって偏光膜34cを透過し、誘電体ミラー33bで反射して
再びツイスト・ネマティック液晶35bを通過して、90度
旋光して水平偏光となって戻ってくる。つまり、偏光膜
34dの各画素の水平偏光の部分、つまり各画素の上半分
が明るい反射パターンPyが生成される。 一方、フィードバック信号光ｓ′が“1"のとき、つま
り、画素の４区画のうち、少なくもとひとつの区画が明
るい場合、光導電膜32aは導通状態となる。したがっ
て、ツイスト・ネマティック液晶35bの旋光性がなくな
り、垂直偏光のみが誘電体ミラー33bで反射されて戻る
ことになる。つまり、偏光膜34dの各画素の下半分が明
るい反射パターンPyが生成される。 反射型空間光変調器15aは、上述した反射型空間光変
調器15bから、光導電膜32aと遮光膜30gとを取り除いた
もので、入力データa,bの論理積ａ・ｂか“0"のとき、
つまり、ツイスト・ネマティック液晶35aの透明電極31
a,31b間に電圧がかからないときには、水平偏光のみが
誘電体ミラー33aで反射されて、偏光膜34bのと各画素の
左半分が明るくなり、論理積ａ・ｂが“1"のときには、
ツイスト・ネマティック液晶35aに電圧がかかる状態と
なり、垂直偏光のみが反射されて、各画素の右半分が明
るくなる。こうして、論理積ａ・ｂの値に応じて、光パ
ターンPxが形成される。 なお、第10図において、第11図の各部に対応する部分
には同一の番号を付してある。ただし、サフィックスは
変えてある。 再び第８図に戻り、符号化部21の動作を説明する。 レーザ光源16aから放射された光は、レンズ系13aによ
り平行光線になる。この光線は、ハーフミラー10eを通
って、反射型空間光変調器15aで、入力（論理積ゲート3
6bの出力）ａ・ｂに反応して、画素の左右で異なる偏光
を持つ光パターンPxに変調される。 この光パターンPxは、ハーフミラー10eで反射された
後、アクリル板からなる拡散板12aで無偏光化され、さ
らにハーフミラー10fで反射されて反射型空間光変調器1
5bに入射する。反射型空間光変調器15bは、和ｓのフィ
ードバック信号光ｓ′による変調を受け、入射した光を
反射パターンPyで反射する。その反射光は、画素の４分
の１だけが明るい、第９図（ｄ）で示される符号化光パ
ターンPzになる。 次に、演算部22の説明を行う。演算部22は、符号化光
パターンPzから、桁上げｃと和ｓとを形成する部分であ
る。 光入力・透過型空間光変調器15cは、第12図に示すよ
うに、透過特性にしきい値を持つ光の入出力特性をもっ
ている。この透過型空間光変調器15cにあっては、透過
型にするため、アモルファス炭化珪素（SiC）の光導電
膜を使用した。 符号化部21から出力された符号化光パターンPzが、ハ
ーフミラー10fを透過して透過型空間光変調器15cへ入射
し、また同時に、反射型空間光変調器15dで生成される
指示信号光パターンPzが、ミラー11f,11e、ハーフミラ
ー10fで反射して、透過型空間光変調器15cの画素で、も
との光線が通過したより１ビット上位の画素へ入射す
る。 上述したように、符号化光パターンPzは、第９図
（ｄ）のパターンに変調されており、その強度は、第12
図中に示される入力しきい値よりわずかに小さい。ま
た、指示信号光パターンPdは、後で詳述するように、第
９図（ｅ）、（ｇ）のパターンPdに変調されており、そ
の強度は、符号化光パターンPzと同様に、入力しきい値
よりわずかに小さい。したがって、符号化光パターンPz
と指示信号光パターンPdとが、同時に、かつ、各画素を
一致させて、透過型空間光変調器15cに入射すると、双
方の光パターンPz,Pzとも入力が存在する区画（明るい
区画）だけが、光を出力する。 この動作は、第９図を用いて、桁上げｃと和ｓの信号
を得る方法を述べた様に、符号化光パターンPzに指示信
号光パターンPdを重ねる動作と同様である。 こうして、最下位桁からの桁上げが最上位桁まで到達
するのに要する時間、すなわち、第１図から容易に推論
されるように、 （ビット数）×（15cと15dの遅れ時間）×２ だけ経過したのちに確定する和の信号光ｓは、バーフミ
ラー10iを透過し、ハーフミラー10gで反射し、反射型空
間光変調器15eへ入射し、和の信号光ｓを所定時間遅延
させたフィードバック信号光ｓ′が形成される。 空間光変調器15a〜15dの液晶ライトバルブでは、液晶
層にツイスト・ネマティック液晶を用いたが、反射型空
間光変調器15eでは、記憶性を持たせるために強誘電性
液晶を使用した。反射型空間光変調器15eからデータを
取り出すタイミングは、実施例１と同様で、反射型空間
光変調器15aに入力データai0〜aik-1とbi1との論理積が
１ビット上位へシフトして入力されたときである。 反射型空間光変調器15aへの電気入力と同時に、レー
ザ光源16bが発光して、空間光変調器15eからフィードバ
ック信号光ｓ′が出力される。フィードバック信号光
ｓ′は、ミラー11i,11j,11kで反射され、反射型空間光
変調器15bへ入力され、再び上述したのと同様の光学変
換を行いながら積を得ることができる。 最後に、積の信号ｍは、ハーフミラー10gを経てフォ
トダイオード・アレイ8cへ入射し、光電気変換され記憶
装置4cへ格納される。 以下に、指示信号光パターンPdを生成する部分の説明
を行う。この指示信号光パターンPdは、桁上げの信号光
ｃにしたがい、反射型空間光変調器15dにより生成され
る。 第13図は、上記反射型空間光変調器15dの構造を示す
斜視図であり、第11図の各部に対応する部分には、同一
の番号（ただしサフィックスは変えてある）を付してあ
る。この図に示される様に、反射型空間光変調器15dの
正面には、１要素（２画素）毎に、遮光膜と偏光膜とか
らなる偏光膜34fが形成されている。また、入力側のガ
ラス基板30eの表面には、遮光膜30hが形成されている。
この遮光膜30hは、各要素に対応する２画素のうち、下
の画素の入射光を遮断し、上の画素の入射光のみに通過
させるようにしたものである。これにより、桁上げｃが
通過され、和の信号光ｓが遮断されるようになってい
る。 これにより、桁上げｃ＝０のとき、つまり背面から光
の照射がない場合、偏光膜34fを通って入射された光の
うち、水平偏光のみが誘電体ミラー33cで反射され、第1
3図に示す指示信号パターンPdのうち、上側の指示信号
パターンPdが作られる。すなわち、反射型空間光変調器
15dは、桁上げｃ＝０に相当する指示信号光パターンPd
を生成する。 一方、桁上げｃ＝１のとき、つまり桁上げｃの画素を
なす４区画の少なくとも一つが明るい状態で、背面から
光の照射がある場合、偏光膜34fを通って入射された光
のうち、垂直偏光のみを誘電体ミラー33cで反射され、
第13図に示す指示信号パターンPdのうち、下側の指示信
号パターンPdがつくられる。すなわち、桁上げｃ＝１に
相当する指示信号光パターンPdを生成する。 なお、指示信号光パターンPdの光源は、レーザー光源
16bとレンズ系13bであり、光線はハーフミラー10hで反
射され、反射型空間光変調器15dに入射する。 反射型空間光変調器15dで生成された指示信号光パタ
ーンPdは、ミラー11f、11eとハーフミラー10fを経て、
しきい特性を有する透過型空間光変調器15cへ入射し、
この空間光変調器15cを制御することは、すでに説明し
た。 以上述べたようにして、加算は実行される。この処理
を必要な回数繰り返すと、並列乗算が終了し、その結果
がフォトダイオード・アレイ8cで光電気変換されて、記
憶装置4cへ格納される。この場合、空間光変換器15a〜1
5eとフォトダイオード・アレイ8cと、記憶装置4cは、制
御装置5cの同期信号で制御されている。 なお、上記実施例３では、記憶装置4cと論理積ゲート
36bを電気的なものとしたが、これに限定されるもので
はない。記憶装置に光記憶装置を用い、論理積ゲートに
光論理積回路を用いても同様の作用、効果を得ることが
できる。 また、各空間光変調器15a〜15dには、液晶ライトバル
ブだけでなく、マイクロチャネル空間光変調器などが使
用できる。 「発明の効果」 以上説明したように、この発明は、ディジタルデータ
の配列の積算を対応する要素間で並列に実行することが
できる。従来の計算機のように、積算を実行するレジス
タが、１個あるいは数個搭載されているプロセッサと異
なり、平面的に極めて多数の全加算器を搭載しているた
め、並列に、かつ高速に乗算を実行することができる。

【図面の簡単な説明】 第１図は、この発明の原理を説明するためのブロック
図、 第２図は、積算方法の一例を説明するための図、 第３図は、この発明の実施例１の構成を示すブロック
図、 第４図は、実施例１における光電子回路7aの構成を示す
回路図、 第５図は、実施例１のラッチメモリー9aの構成を示す回
路図、 第６図は、この発明の実施例２の構成を示すブロック
図、 第７図は、実施例２における全加算器の配置とデータの
流れを示すブロック図、 第８図は、この発明の実施例３の構成を示すブロック
図、 第９図は、実施例３における全加算の方法を示すパター
ン図、 第10図、第11図は、実施例３における反射型空間光変調
器15a,15bの構成を示す斜視図、 第12図は、実施例３における透過型空間光変調器15cの
光入出力特性を示すグラフ、 第13図は、実施例３における反射型空間光変調器15dの
構成を示す斜視図、 第14図は、従来の乗算器の構成を示す概略図である。 １……半導体集積回路のプロセッサー、1R……レジス
タ、２……データバス、３……記憶装置、3a〜3b……入
力データ、3m……積データ、4a〜4c……記憶装置、5a〜
5c……制御装置、6a〜6b……レーダダイオード・アレ
イ、7a〜7b……光電子回路、71……入力部、72……論理
演算部、73……出力部、8a〜8c……フォトダイオード・
アレイ、9a〜9b……ラッチメモリー、10a〜10i……ハー
フミラー、11a〜11k……ミラー、12a……拡散板、13a〜
13b……レンズ系、15a〜15e……空間光変調器、16a〜16
b……レーザ光源、21……符号化部、22……演算部、30a
〜30f……ガラス基板、31a〜31f……透明電極、32a〜32
b……光導電膜、33a〜33c……誘電体ミラー、34a〜34f
……偏光膜、35a〜35c……ツイスト・ネマティック液
晶、36a〜36b……論理ゲート、37……光論理積ゲート、
Gi0〜Gi7……論理積ゲート、FAi0〜FAi7……全加算器、
LMi0〜LMi7……ラッチメモリー、PT1〜PT2……フォトト
ランジスタ、LD1〜LD2……レーザダイオード、PD1〜PD2
……フォトダイオード、LED1……発光ダイオード、Px〜
Py……入力パターン、Pz……符号化パターン、Pd……指
示信号光パターン。

Claims (1)

1. (57)【特許請求の範囲】 １．ディジタルデータの配列を入力し、対応するデータ
   間で乗算を並列に実行しうるようにした光学的並列乗算
   の方法において、 乗数の所定の桁の１ビットを被乗数に乗じて部分積をつ
   くる過程と、 前記過程でつくられた部分積と、別の桁についての部分
   積を逐次加算して得ている中間結果とを空間的な光線パ
   ターンとして受け、空間的な光線パターンあるいは電気
   的な信号として下位ビットから出力された指示信号に従
   って全加算を行って得た和のデータを空間的な光線パタ
   ーンとして出力する過程と、 前記和のデータを新たな中間結果とする過程とからなる
   一連の過程を、 前記乗数のビット数に応じた回数だけ繰り返して積を得
   ることを特徴とする光学的並列乗算の方法。 ２．ディジタルデータの配列を入力し、対応するデータ
   間で乗算を並列に実行しうるようにした光学的並列乗算
   の装置において、 乗数の所定の１桁の１ビットを被乗数に乗じて部分積を
   つくり、光線パターンとして出力する光出力論理積ゲー
   トと、 前記部分積を表わす光線パターンと、別の桁についての
   部分積を逐次加算して得ている中間結果を表す光線パタ
   ーンとが入力され、空間的な光線パターンあるいは電気
   的な信号として下位ビットから出力された指示信号に従
   って全加算を行って得た和のデータを空間的な光線パタ
   ーンとして出力する光入出力全加算器と、 前記和のデータを新たな中間結果にして前記光入出力全
   加算器の入力へ印加する光学系と、 前記被乗数、前記乗数および積算の出力を保存する記憶
   装置と、 前記の各装置の制御を行う制御装置と を有することを特徴とする光学的並列乗算の装置。 ３．前記光入出力全加算器が、光電気変換素子と、全加
   算論理回路と、電気光変換素子とを２次元に配列した光
   電子回路であることを特徴とする特許請求の範囲第２項
   記載の光学的並列乗算の装置。 ４．前記光入出力全加算器が、空間光変調器からなる全
   加算器であることを特徴とする特許請求の範囲第２項記
   載の光学的並列乗算の装置。 ５．前記光学系は、前記和のデータを記憶する光電ハイ
   ブリッド型ラッチメモリーを有することを特徴とする特
   許請求の範囲第２項または第３項記載の光学的並列乗算
   の装置。 ６．前記光学系は、前記和のデータを記憶する、メモリ
   ー性を有する空間光変調器を有することを特徴とする特
   許請求の範囲第２項または第４項記載の光学的並列乗算
   の装置。