JPH087639B2

JPH087639B2 - 光学的並列全加算の方法及びその装置

Info

Publication number: JPH087639B2
Application number: JP18490187A
Authority: JP
Inventors: 誠治福島; 隆志黒川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-07-24
Filing date: 1987-07-24
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPS6428626A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、配列された大容量のディジタルデータを
光学的に並列に加算処理することにより、桁数の多い大
量の数値データを高速に処理できるようにした光学的並
列全加算の方法及びその装置に関するものである。

「従来の技術」従来の電子計算機の技術において、大規模に配列され
たディジタルデータの加算は、１要素ずつなされてい
る。すなわち、処理を施される要素数の回数だけ加算を
繰り返すことによって、配列の加算が行われる。

具体的には、第９図によって次のように説明される。
加算される入力データ3a,3bは、記憶装置３に格納され
ている。半導体LSIからなるプロセッサ１は、入力デー
タ3aの１要素Ａ（ｋ）（ｋ＝１〜ｎ）のみを、データバ
ス２を経て取り込み、その後、入力データ3bの１要素Ｂ
（ｋ）のみを、データバス２を経て取り込む。

次に、プロセッサ１は、取り込んだ２つのデータＡ
（Ｋ）,B（ｋ）の加算を行い、これらの加算結果Ｓ
（ｋ）を、レジスタ1Rから、データバス２を経て、記憶
装置３に書き込む。以上の手順が、１要素の加算結果Ｓ
（ｋ）を得るために必要なステップであり、要素数ｎだ
け繰り返し、加算結果3sを得て、加算は完了する。

「発明が解決しようとする問題点」ところで、上述した従来の加算の方法と装置において
は、次のような欠点があった。

（１）大容量のデータの加算を行う時、加算されるデー
タを記憶装置３から２回取り込み、加算終了後、記憶装
置３に書き込むという処理を時系列に行うので、データ
の要素数が増加すると、処理に必要な時間は要素数に比
例して長くなる。

（２）半導体LSIのプロセッサ１、あるいは同プロセッ
サ１内のレジスタ1Rを複数配置することにより、高速化
が図られているが、従来の電子回路の技術では、その数
の限界は低い。

（３）半導体LSIのプロセッサ１と、記憶装置３は、双
方向の通信を行うデータバス２で接続されているため、
プロセッサ１と記憶装置３の時間的な利用率が低く、処
理の効率が悪い。

本発明は、このような背景の下になされたもので、大
容量の配列データに対して、複数個の要素の加算を同時
に行うことにより、高速な処理が可能で、かつ構成が簡
単な光学的並列全加算の方法及びその装置を提供するこ
とを目的とする。

「問題点を解決するための手段」上記問題点を解決するために、この発明は、（１）ディジタルデータの配列を入力し、対応する要素
間で全加算を並列に実行しうるようにした光学的並列全
加算の方法において、加算される２組の入力データを各要素、各ビット毎の
空間的な光線パターンに変換する過程と、前記光線パターンに対して、半加算を行い、和と桁上
げのデータを空間的な光線パターンとして出力する過程
と、半加算の和と桁上げのデータを一定の遅延をかけた
後、再度入力データとしてフィードバックし、かつ桁上
げは１ビット分上位にずらしてフィードバックする過程
と、桁上げの全ビットが“0"になるまで、前述のすべての
過程を繰り返し実行する過程と、演算結果を読み出す過程とを有することを特徴とする。

また、（２）ディジタルデータの配列を入力し、対応する要素
間で全加算を並列に実行しうるようにした光学的並列全
加算の装置において、加算される２組の入力データを各要素、各ビットの空
間的な光線パターンに変換する光学系と、前記光線パターンに対して、半加算を行い、和と桁上
げのデータを空間的な光線パターンとして出力する光入
出力半加算器と、半加算の和と桁上げのデータを一定の遅延をかけた
後、再度入力データとしてフィードバックする光学的ラ
ッチメモリと、入力データと全加算の出力を保存する記憶装置と、前記の各装置の制御を行う制御装置とを有することを特徴とする。

「作用」上記手段によれば、配列ディジタルデータの加算を多
数の要素に関して、同時に実行することができるので、
加算に必要な時間が大幅に減少する。

すなわち、光線パターンを活用することにより、デー
タの伝送および加算を空間的に並行して実行するので、
簡単な構成で加算の高速化が実現できる。

「実施例」以下、図面を参照して、この発明の実施例を説明する
が、それに先立ち、この発明による加算方法の原理を説
明する。

発明の原理第１図により本発明による全加算の方法を説明する。
具体的には、1111（２）＋0001（２）を示している。

第１図中、下向きの矢印Ａは、２入力の半加算の処理
を示し、左向き矢印Ｌは、桁上げの１ビット左シフトの
処理を示す。演算は、右上より左下に向かってなされ
る。第１図中、ｃは桁上げを、ｓは和を示す。演算法の
詳細は、次の通りである。

ステップ1:4ビット構成の２入力a,bの半加算を実行
し、各ビットの和ｓと桁上げｃを出力する。

ステップ2:桁上げｃのみを左へ１ビット分シフトす
る。和ｓとシフトした桁上げｃの加算を実行する。

ステップ３、ステップ４、ステップ5:ステップ２と同
じ処理を行う。

以上のように、４ビット構成の全加算は、５回の半加
算処理と４回の左シフト処理により実行可能である。

ここでは、１ワード分のみを示したが、本方法におい
ては、並列に多数のデータの全加算処理が実行できる。
また、ワード長も４ビットによって説明したが、16ビッ
ト、あるいは32ビットなどの任意の長さのワードについ
て、同様な方法によって処理することができる。

第２図は、第１図に示された全加算の方法を実現する
ための半加算器の配置とデータの流れを説明する図であ
る。

４ビット長の加算には、５個の半加算器HA0〜HA4を用
いる。前記のステップ１において、入力データa,bは、
各半加算器HA0〜HA4へ入力（a₀，b₀）〜（a₃，b₃）とし
て供給される。

上述したステップ２〜ステップ５において、各半加算
器HAi（ｉ＝０〜４）の出力の内、和ｓのデータは、元
の半加算器HAiにフィードバックされる。一方、桁上げ
ｃは、１ビット分上位の半加算器HAi＋１にフィードバ
ックされる。ステップ５において出力された和ｓのデー
タは、全加算の結果となる。

実施例１第３図は、本発明の実施例１の構成を示す図である。

実施例１は主として、加算される入力データa,bを光
２値情報化する透過型空間光変調器22a、22bと、半加算
処理を行う光電子回路13と、桁上げｃおよび和ｓの半加
算結果のフィードバックを行うラッチメモリ14aおよび1
4bと、加算結果を光電変換するディテクタアレイ27と、
記憶装置15と、制御装置16とから構成される。ここで、
記憶装置15は、光学的記憶装置、あるいは電気的記憶装
置のいずれでもよい。

これらにつき、順次、説明する。記憶装置15に格納さ
れている。加算されるデータの配列は、透過型空間光変
調器22a、22bにより、２次元の光透過率の大小に変調さ
れる。すなわち、透過型空間光変調器22a、22bの背後に
それぞれ配置されたランプ20a、20bと、レンズ系21a、2
1bと、同変調器22a、22bの前方に配置された偏光板23
a、23bとからなる光学構造により、加算されるデータa,
bは、光強度で表現される配列となる。光が強い状態を
“1"とみなし、光が弱い状態を“0"とみなす。また、偏
光板23aと23bとは、その偏光方向が互いに直交するよう
に配置されており、加算されるデータa,bは偏光により
区別される。

次に、加算される２種類の光データは、それぞれ、ハ
ーフミラー24a,24cを経由し、あるいは、ハーフミラー2
4b、ミラー25c、ハーフミラー24cを経て、偏光板23cに
より２種類の配列に分離され、光電子回路13へ入射す
る。偏光板23cは、光電子回路13の各画素に対応して、
上下の半分ずつの面積で偏光方向が直交する画素要素を
配列した形になっているので、光電子回路13の入力用フ
ォトトランジスタは、それぞれ２種類のうちの一方のデ
ータしか検出しない。

第４図に、光電子回路13の１画素分の回路図を示す。
前述の入力用フォトトランジスタ13a,13bにより、光入
力は電子信号へ変換される。その後、回路中の論理積
（ANDと書く）ゲート13cから桁上げが、また、排他的論
理和（XORと書く）ゲート13dから和が得られる。これら
の信号は、発光素子13e,13fにより再び光学信号に変換
され、桁上げｃ、和ｓとして出力される。

光電子回路13から出力された桁上げｃは、第３図の光
学系26aを経由し、また、和ｓは、光学系26aを経由し
て、それぞれ、ラッチメモリ14a、14bへ導入される。

ラッチメモリ14a、14bは、桁上げｃと和ｓとを一時蓄
積するもので、その構成は、第５図のようになってい
る。光学系26a,26bからの光学信号は、フォトトランジ
スタ14cに受光され、光学信号の“1"（明）／“0"
（暗）に応じて、上記フォトトランジスタ14cに直列接
続されたレーザダイオード14dをオン／オフする。レー
ザダイオード14dの出力光は、レンズ系21c、21dに送ら
れるとともに、フォトトランジスタ14cと並列に接続さ
れたフォトトランジスタ14eに供給され、出力光がある
とき、つまり上記光学信号が“1"のときには、フォトト
ランジスタ14eをオンとする。これにより、入力された
光学信号がラッチされることとなる。このラッチ状態
は、フォトトランジスタ14c,14eに直列接続され、かつ
制御装置16からの信号によりオン／オフされる電界効果
トランジスタ14fによりクリアされる。

なお、レーザダイオード14dと直列接続された抵抗14g
は直流電源に接続されている。また、電界効果トランジ
スタ14fのゲートに接続された分圧抵抗14h,14iは、制御
装置16からの信号を分圧するものである。

ラッチメモリ14a,14bにおいて、一時蓄積された桁上
げｃと和ｓは、それぞれ、レンズ系21c、21dとミラー25
a、25bで集光され、偏光板23d、23eにより固有の偏光を
もつ光強度で表現される配列となり、再び光電子回路13
へフィードバックされる。ただし、和の信号ｓは、光電
子回路13で出力された画素と同じ画素へフィードバック
されるが、桁上げの信号ｃは、出力された画素より１ビ
ット上位の画素へフィードバックされる。

必要な回数（１ワードがｎビットで構成されるなら
ば、ｎ回）のフィードバックの後、桁上げｃは全て“0"
になり、和の信号ｓは全加算の結果を与える。

ここで、光学系26b→ラッチメモリ14b→レンズ系21d
→ミラー25b→偏光板23e→ハーフミラー24bを経由し
て、和の信号ｓをディテクタアレイ27に投射し、加算が
完了する。なお、これらの一連の動作は、制御装置16か
らの同期信号により律されている。

実施例２第６図は、実施例２の加算の方法を示す図であり、第
７図は、実施例２の加算の装置を示す図である。

はじめに、第６図を用いて、実施例２の半加算の方法
を説明する。

第６図中、（ａ）、（ｂ）は２種類の入力データ（a,
b）を変換して形成した光線パターンPa,Pb、（ｃ）は入
力データ（a,b）の符号パターンPc、（ｄ）は桁上げｃ
のマスク35a（第７図参照）、（ｅ）はマスク35aから出
力された桁上げｃ、（ｆ）は和ｓのマスク35b（第７図
参照）、（ｇ）はマスク35bから出力された和ｓであ
る。

２種類の入力データ（a,b）は、まず、それぞれ画素
の左右、あるいは上下の半分ずつが異なる光学特性をも
つ光線パターンPa,Pbに変調される。ここでは、具体的
には、透過率の大小を用いる。第６図の（ａ）に示され
るように、入力データａは、“0"のとき左が明るく、
“1"のとき右が明るいパターンPaに変換される。同様
に、同図（ｂ）に示されるように、入力データｂは、
“0"のとき上が明るく、“1"のとき下が明るいパターン
Pbに変換される。

上で得られた２つのパターンPa,Pbを重ね合わせるこ
とにより、同図（ｃ）に示される符号パターンPcが得ら
れる。この符号パターンPcに、同図（ｄ）に示す桁上げ
出力用のマスク35aを重ねると、同図（ｅ）の桁上げｃ
を得ることができる。すなわち、ａ＝１、ｂ＝１のとき
のみ、桁上げｃは“1"となる。ここで、出力は透過率が
大であるときが“1"であるとする。

同様に、符号パターンPcに、同図（ｆ）に示す和出力
用のマスク35bを重ねると、同図（ｇ）の和ｓを得るこ
とができる。すなわち、ａ＝０、ｂ＝１のときと、ａ＝
１、ｂ＝０のときのみ和ｓは“1"となる。以上の方法
で、光学的に半加算を実現できる。

これらの手順を繰り返して全加算を実行する方法は、
実施例１で述べた通りである。

次に、第７図を参照して、実施例２の構成と動作の
説明を行う。

実施例２は、主として、電気的な記憶装置15から供給
される入力データa,bに光学変換を施すLEDアレイ31a,31
bと、その出力の符号化を行い、光線パターンPa,Pbを形
成する反射型空間光変調器33a,33bと、全加算結果を受
光するフォトトランジスタ・アレイ36と、レーザー光源
34と、電気的な記憶装置15と、制御装置16とから構成さ
れる。

入力データa,bは、記憶装置15に格納されており、LED
アレイ31a,31bにより光強度で区別される２次元データ
になる。この光線は、LEDアレイ31a,31bの前面に配置さ
れたレンズアレイ32a、32bにより平行光線となり、それ
ぞれハーフミラー24d、24eを経て、反射型空間光変調器
33a,33bへ入射する。反射型空間光変調器33a,33bには、
例えば、液晶ライトバルブを使用することができる。

第６図（ａ）、（ｂ）に示したパターンPa,Pbを得る
ため、反射型空間光変調器33aでは、各画素を左右に２
分し、互いに直交するように偏光板を配置し、反射型光
空間変調器33bでは、各画素を上下に２分し、互いに直
交するように偏光板を配置した。

第８図に、反射型光空間変調器33aで使用した液晶ラ
イトバルブの構成を示す。

ガラス基板40a、40bの間に、透明電極41a、光導電層4
2、誘電体ミラー43、偏光膜44a、強誘電性液晶45、透明
電極41bを積層し、さらに、ガラス基板40bに画素を左右
に２分する形状の偏光膜44bを製膜して作成した。

この液晶ライトバルブにより、入力データａを、第６
図（ａ）に示すパターンPaへ変換することができる。た
とえば、入力データａが“1"（明）の画素では、光導電
層42が導電状態となり、強誘電性液晶45に電圧がかかる
ので、旋光性を持たない状態になる。この状態で、偏光
膜44bの画素の左半分を通って水平偏光とされた光が液
晶45に入射すると、この光は、垂直偏光特性をもつ偏光
膜44aで遮断され、誘電体ミラー43に到達しない。一
方、偏光膜44bの画素の右半分を通って垂直偏光とされ
た光は、偏光膜44aを通過して、誘電体ミラー43で反射
される。よって、入力データａが“1"の画素では、左半
分が暗く、右半分が明るい光線パターンPaが得られる。
これとは逆に、入力データａは“0"の画素では、液晶45
への入射光の偏光面が90度回転するために、左半分が明
るく、右半分が暗い光線パターンPaが得られる。光線パ
ターンPbについても、ほぼ同様に形成される。

この液晶ライトバルブにあっては、液晶材料にメモリ
性を有する強誘電性液晶45を使用したので、反射型空間
変調器33a,33bそのものがラッチメモリとして作用し、
ラッチメモリを特に必要としない。

再び、第７図に戻り、レーザー光源34から放射された
光は、レンズ系21cにより平行光線になる。この光線
は、ハーフミラー24fを経て、反射型空間光変調器33a
で、入力データａに対応して、画素の左右で異なる偏光
を持つ光線パターンPaに変調される。この光線パターン
Paは、ハーフミラー24f,24gで反射され、反射型空間光
変調器33bに入射し、入力データｂによる変調を受け、
その反射光は、画素の４分の１だけが明るい、第６図
（ｃ）で示される符号パターンPcになる。

符号化された光線パターンPcは、ハーフミラー24hで
２分され、透過した光は、遮光板35aを通して桁上げ処
理され、反射した光は、遮光板35bを通して和の処理が
なされる。

この過程は、次の通りである。遮光板35aは、第６図
（ｄ）に示した桁上げのマスクパターンが２次元に配列
された構成になっている。符号パターンPcが遮光板35a
を通過することは、光学的にAND演算を行うことと等価
であり、前述の半加算の方法によれば、符号パターンPc
を桁上げ信号ｃへ変換したことになる。

一方、遮光板35bは、第６図（ｆ）に示したマスクパ
ターンが２次元に配列された構成になっている。符号パ
ターンPcが遮光板35bを通過すると、和信号ｓへ変換さ
れる。

こうして得られた桁上げ信号ｃは、遮光板35a→ミラ
ー25e→ミラー25f→レンズ系21d→ハーフミラー24dと経
由して、再び、反射型空間光変調器33aへ戻される。一
方、和信号ｓは、遮光板35b→ハーフミラー24i→ミラー
25g→ハーフミラー24eと経由して、反射型空間光変調器
33bへ戻される。

この場合、反射型空間光変調器33a,33bには、液晶材
料にメモリ性を有する強誘電性液晶45を使用したので、
反射型空間変調器33a,33bそのものが、ラッチメモリと
して作用することは、すでに説明した。

ここで、桁上げ信号ｃは、入力データａが入射した画
素より１ビット分上位の画素へ戻され、和信号ｓは入力
データｂが入射した画素と同一の画素に戻される。

実施例１で説明したように、このフィードバックをデ
ータのワード長だけ繰り返し、すべての桁上げ信号ｃが
“0"になったとき、和信号ｓは全加算の配列となる。こ
のとき、制御装置16からの制御信号により、フォトトラ
ンジスタ・アレイ36が動作し、全加算の結果は、記憶装
置15へ格納される。

制御装置16は、LEDアレイ31a,31bと、フォトトランジ
スタ・アレイ36と、レーザー光源34とに同期信号を送
り、これらを制御する。

「発明の効果」以上説明したように、この発明は、配列されたディジ
タルデータの全加算を、対応する要素間で並列に実行す
ることができる。

従来の計算機のように、加算を実行するレジスタが、
１個あるいは数個搭載されているプロセッサと異なり、
平面的に極めて多数の半加算器を搭載しているため、並
列に、かつ高速に加算を実行することができる。

【図面の簡単な説明】

第１図は、本発明における全加算の方法を示す図、第２図は、本発明における半加算器の配置とデータの流
れを示す図、第３図は、この発明の実施例１の構成を示す図、第４図は、同実施例１における光電子回路の構成を示す
ブロック図、第５図は、同実施例１におけるラッチメモリの構成を示
す回路図、第６図は、この発明の実施例２における半加算の方法を
示す図、第７図は、同実施例２の構成を示すブロック図、第８図は、同実施例２における反射型空間光変調器の構
造と入出力パターンを示す斜視図、第９図は、従来の加算器の系を示す図である。１……半導体LSIのプロセッサ、1R……レジスタ、２…
…データバス、３……電子系記憶装置、3a,3b……入力
データ、3s……全加算結果、13……光電子回路（光入出
力半加算器）、14a,14b……ラッチメモリ、15……記憶
装置、16……制御装置、20a,20b……ランプ、21……レ
ンズ系、22a,22b……透過型空間光変調器、23a〜23e…
…偏光板、24a〜24i……ハーフミラー、25a〜25e……ミ
ラー、26a,26b……光学系、31a,31b……LEDアレイ、32
a,32b……レンズアレイ、33a,33b……反射型空間光変調
器（光入出力半加算器、ラッチメモリ）、34……レーザ
ー光源、35a,35b……遮光板（光入出力半加算器）、36
……フォトトランジスタ・アレイ、40a,40b……ガラス
基板、41a,41b……透明電極、42……光導電層、43……
誘電体ミラー、44a,44b……偏光膜、45……強誘電性液
晶、HA0〜HA4……半加算器。

Claims

【特許請求の範囲】

【請求項１】ディジタルデータの配列を入力し、対応す
る要素間で全加算を並列に実行しうるようにした光学的
並列全加算の方法において、加算される２組の入力データを各要素、各ビット毎の空
間的な光線パターンに変換する過程と、前記光線パターンに対して、半加算を行い、和と桁上げ
のデータを空間的な光線パターンとして出力する過程
と、半加算の和と桁上げのデータを一定の遅延をかけた後、
再度入力データとしてフィードバックし、かつ桁上げは
１ビット分上位にずらしてフィードバックする過程と、桁上げの全ビットが“0"になるまで、前述のすべての過
程を繰り返し実行する過程と、演算結果を読み出す過程とを有することを特徴とする光学的並列全加算の方法。
【請求項２】ディジタルデータの配列を入力し、対応す
る要素間で全加算を並列に実行しうるようにした光学的
並列全加算の装置において、加算される２組の入力データを各要素、各ビットの空間
的な光線パターンに変換する光学系と、前記光線パターンに対して、半加算を行い、和と桁上げ
のデータを空間的な光線パターンとして出力する光入出
力半加算器と、半加算の和と桁上げのデータを一定の遅延をかけた後、
再度入力データとしてフィードバックする光学的ラッチ
メモリと、入力データと全加算の出力を保存する記憶装置と、前記の各装置の制御を行う制御装置とを有することを特徴とする光学的並列全加算の装置。
【請求項３】前記光入出力半加算器は、光電気変換素子
と、半加算論理回路と、電気光変換素子とを２次元に配
列した光電気回路であることを特徴とする特許請求の範
囲第２項記載の光学的並列全加算の装置。
【請求項４】前記光入出力半加算器は、各要素毎に２値
２入力の光線パターンを別の光線パターンに変換する空
間光変調器と、この光線パターンから和と桁上げのデー
タを形成するマスクパターンを有する遮光板とからなる
ことを特徴とする特許請求の範囲第２項記載の光学的並
列全加算の装置。