JPH0872246A

JPH0872246A - 記録ヘッド用基体及びその製造方法

Info

Publication number: JPH0872246A
Application number: JP20868294A
Authority: JP
Inventors: Seiji Kamei; 誠司亀井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-09-01
Filing date: 1994-09-01
Publication date: 1996-03-19

Abstract

(57)【要約】【目的】蓄熱・放熱の為の熱伝導効率及び発熱抵抗体
の熱伝導効率を大幅に改善でき、インクの吐出効率を大
幅に改善可能な記録ヘッド用基体及びその製造方法を提
供する。【構成】複数の電気熱変換素子と絶縁膜上に形成し、
前記電気熱変換素子を駆動する各電気熱変換素子に通じ
る開孔部を持つことを特徴とする記録ヘッド用基体及び
その製造方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電気熱変換素子と電気熱
変換駆動素子を基板上に形成した記録ヘッド用基体及び
その製造方法に関するものである。

【０００２】

【従来の技術】図７は電気熱変換素子を形成している部
分の断面図である。ここでは同図を用いて説明する。

【０００３】Ｎ型エピタキシャル領域６０１を形成後、
電気熱変換素子６０２を内部に形成し、絶縁膜６０３を
堆積する。その後パターニングを行い駆動素子６０２上
の絶縁膜６０３を除去し、絶縁膜６０４を堆積する。次
にパターニングにより、駆動素子６０２と電気的に接続
する為の開孔部を設け、第１電極６０５用の金属材料を
堆積し、パターニング工程で第１電極６０５を形成す
る。

【０００４】次に蓄熱層６０６を厚く堆積させ、パター
ニングにより第１電極６０５上に開孔部６０７を形成す
る。次に発熱抵抗層６０８、配線電極６０９となる金属
材料を堆積させパターニングにより配線電極６０９を形
成、引続きパターニングを行い発熱抵抗層６０８を形成
する。

【０００５】その後保護膜６１０及び６１１を連続して
堆積し、パターニングにより必要部以外の保護膜６１０
及び６１１を除去する。この様にして電気熱変換素子は
形成され発熱部６１２も形成される。

【０００６】

【発明が解決しようとする課題】しかしながら上記従来
例では蓄熱層６０６が第１電極６０５と配線電極６０９
との層間絶縁膜を兼ねており膜厚を大きくする必要があ
った為、蓄熱，放熱に時間がかかるという欠点があっ
た。

【０００７】又、発熱抵抗層６０８と保護膜６１０及び
６１１で形成される発熱部６１２において保護膜６１０
の厚さが大きい為熱伝導率も低下してしまう。

【０００８】さらに記録用ヘッドとしてインクを吐出さ
せる際、発熱部６１２が隣接する別の発熱部と明確に分
離されておらず、かつ複数の発熱部を含む電気熱変換素
子上全体にインクを補充しながら吐出する為、吐出効率
も低下するという欠点があった。

【０００９】

【課題を解決するための手段】本発明は上述した技術課
題に鑑みなされたものであり、熱伝導効率の高い蓄熱層
の形成と、熱伝導効率の高い発熱層の形成とを含むイン
ク吐出効率の高い電気熱変換素子の形成を目的とする。

【００１０】本発明の目的は絶縁膜と導電材を組合わせ
て蓄熱層及び発熱層を形成し、かつ半導体基体を貫通し
た構造を持つ電気熱変換素子の形成方法において、半導
体基体に第１の開孔部を設け、前記第１の開孔部内に第
１の絶縁体を埋込み、前記半導体基体上に第２の絶縁膜
を堆積させた後パターニングにより前記第１の絶縁体上
にのみ第２の開孔部を形成し、前記第２の開孔部に第１
及び第２導電材を連続して堆積させ、前記第２の開孔部
の第１の導電材の一部及び第２の導電材を選択的に除去
し、さらに前記第２の開孔部を含む前記半導体基体全体
に第３の絶縁膜を堆積させ、前記第２の開孔部内の一部
から前記第３の絶縁膜を除去することで第３の開孔部を
形成し、さらに前記半導体基体全体に第４の絶縁膜と第
３の導電材を堆積させ、それぞれの膜のパターニングに
より開孔部を形成し、その後前記半導体基体裏面の一部
及び前記第１の絶縁膜を貫いて前記第３の開孔部と継が
る第４の開孔部を形成することにより達成される。

【００１１】

【作用】本発明によれば蓄熱層と半導体基体中に形成す
る為、蓄熱，放熱の為の熱伝導率を大幅に改善出来る。

【００１２】更に本発明によれば電気熱変換素子の発熱
部上の絶縁膜及び保護膜厚を薄く形成する為、発熱部で
の熱伝導効率を大幅に改善出来る。

【００１３】又、半導体基体裏面からの開孔部は各発熱
部に対し独立して形成され、その先端が発熱部に継がっ
ている為、この開孔部よりインクを導入し吐出させる場
合の吐出効率は大きく改善される。

【００１４】

【実施例】以下、本発明を実施例に基づき、更に詳細に
説明する。

【００１５】本発明による好適な実施態様は半導体基体
に第１の開孔部を設け、前記第１の開孔部内に第１の絶
縁体を埋込み、前記半導体基体上に第２の絶縁膜を堆積
させた後パターニングにより前記第１の絶縁体上にのみ
第２の開孔部を形成し、前記第２の開孔部に第１，第２
導電材を連続して堆積させ、前記第２の開孔部の第１の
導電材の一部及び第２の導電材を選択的に除去し、さら
に前記第２の開孔部を含む前記半導体基体全体に第３の
絶縁膜を堆積させ、前記第２の開孔部内の一部から前記
第３の絶縁膜を除去することで第３の開孔部を形成し、
さらに前記半導体基体全体に第４の絶縁膜と第３の導電
材を堆積させ、それぞれの膜に開孔部を形成し、前記半
導体基体裏面の一部及び前記第１の絶縁膜を貫いて前記
第３の開孔部と継がる第４の開孔部を形成し、電気熱変
換素子を形成するものである。

【００１６】図１は本発明の特徴を最もよく表わす図面
であり、同図は本発明を実施した電気熱変換素子の上面
を表わす図２Ａ−Ａ’に沿った断面構造のプロセスフロ
ーである。

【００１７】同図において１０１は半導体基体、１０２
及び１０３は絶縁膜、１０４は感光剤、１０５は開孔
部、１０６は絶縁膜、１０７は前記半導体基体裏面の開
孔部、１０８は層間絶縁膜、１０９は前記層間絶縁膜１
０８で囲まれた開孔部、１１０は第１導電材、１１１は
前記第１導電材１１０で覆われた開孔部、１１２は第２
導電材、１１３は前記第１導電材１１０の開孔部、１１
４は絶縁膜、１１５は前記絶縁膜１１４で囲まれている
開孔部、１１６は絶縁膜、１１７は前記絶縁膜１１６で
囲まれている開孔部、１１８は前記絶縁膜１１６に形成
された開孔部、１１９は保護膜、１２０は前記保護膜１
１９で囲まれた開孔部、１２１は前記保護膜１１９に形
成された開孔部、１２２は前記半導体基体１０１内に形
成された開孔部、１２３は前記絶縁膜１０６内に形成さ
れた開孔部である。

【００１８】次に図１のプロセスフローについて順を追
って説明する。

【００１９】まず半導体基体１０１全面に絶縁膜１０２
及び１０３を堆積させ、フォトリソグラフィ工程にてパ
ターニングを行い、所望の部分の感光剤１０４及び前記
絶縁膜１０２及び１０３を除去する。本実施例において
は半導体基体１０１にはＰ型シリコン基板上にＮ型エピ
タキシャル層を成長させたものを用い、絶縁膜１０２に
は熱酸化膜を１０００オングストローム堆積させ、絶縁
膜１０３にはＬＰ−ＣＶＤ法によるＳｉＮ膜を５０００
オングストローム堆積している。（同図（ａ））。

【００２０】引続きフォトリソグラフィ工程にてドライ
エッチ法を用い、前記絶縁膜１０２（ＳｉＯ₂ ）及び１
０３（ＳｉＮ）、前記感光剤１０４をマスクとして前記
半導体基体１０１に深さ１．０〜３．０μｍ，１０〜１
００μｍ口の開孔部を形成する。前記開孔部を形成した
後、前記感光剤１０３を除去する。次に前記開孔部内に
絶縁膜１０６を埋込む。本実施例では前記開孔部の寸法
を深さ１．５μｍ、幅３０μｍ口とし、前記絶縁膜１０
６を熱酸化法にて２．０μｍ厚のＳｉＯ₂ を形成して埋
込んでいる。その後フォトリソグラフィ工程にて前記半
導体基体上に感光剤を塗布し、これを汚染防止用マスク
として前記半導体基体１０１の裏面パターニングを行
う。この裏面パターニングでは後に前記半導体基体１０
１上に形成される電気熱変換素子部に開孔部を形成出来
る様に位置決めする。ここでは前記半導体基体１０１裏
面の前記絶縁膜１０２（ＳｉＯ₂ ）及び１０３（Ｓｉ
Ｎ）をパターニングにより除去し、開孔部１０７を形成
する。その後前記半導体基体１０１の両面にある感光剤
を除去し、引続きフォト工程で前記半導体基体１０１表
面の前記絶縁膜１０２（ＳｉＯ₂ ），１０３（ＳｉＮ）
を除去する。（同図（ｂ））。ここで形成した絶縁膜１
０６（ＳｉＯ₂ ）は蓄熱層として使用される。

【００２１】次に前記絶縁膜１０６（ＳｉＯ₂ ）を埋込
んだ構造を持つ前記半導体基体１０１上に層間絶縁膜１
０８を堆積する。その後フォトリソグラフィ工程にてパ
ターニングを行い、開孔部１０９を形成する。ここで層
間絶縁膜１０８は常圧ＣＶＤ法にてＰＳＧ膜を７０００
オングストローム堆積させているが、他にもＮＳＧ膜、
ＢＰＳＧ膜、Ｐ−ＣＶＤ法によるＰ−ＳｉＯ膜、Ｐ−Ｓ
ｉＯＮ膜、Ｐ−ＳｉＮ膜及び前記各種の絶縁膜を１００
０〜１００００オングストロームの範囲で複合して堆積
させても良い。これらの膜をパターニングして開孔部を
設ける場合は絶縁膜１０６（ＳｉＯ₂ ）上に開孔するも
のである。（同図（ｃ））次にパターニングされた前記層間絶縁膜１０８（ＰＳ
Ｇ）及び前記１０９上に第１導電膜１１０を堆積する。
ここで前記第１導電膜１１０にはスパッタリング法にて
１０００オングストロームのＴａＮを堆積している。こ
のＴａＮは発熱抵抗体として用いられる。（同図
（ｄ）））引続き第２導電膜１１２を堆積させ、パターニングによ
り前記開孔部１１１内の前記第２導電膜１１２と、前記
開孔部１１１内の前記第１導電膜の一部を除去し、開孔
部１１３を形成する。（同図（ｅ））。ここでは前記第
２導電膜１１２はスパッタリング法によりＡｌ−Ｃｕを
５５００オングストローム堆積させているが必要な抵抗
値を持たせる為、膜厚は増減させて良く、さらに膜厚を
Ｐｕｒｅ−Ａｌ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｃｕ−Ｔｉ
等を用いても良い。このパターニングによりさらに不要
な部分の第１導電膜１１０（ＴａＮ）、第２導電膜１１
２を除去する。

【００２２】次に前記開孔部１１１及びパターニングさ
れた前記第２導電膜１１２（Ａｌ−Ｃｕ）を含む半導体
基体上に絶縁膜１１４を堆積させる。ここでは常圧ＣＶ
Ｄ法でＰＳＧを８０００オングストローム堆積している
が他にＮＳＧ，ＢＰＳＧ及びこれらの膜を組み合わせて
１０００〜１００００オングストローにム堆積させても
良い。その後パターニングを行い、前記開孔部１１１内
の前記絶縁膜１１４（ＰＳＧ）を一部だけ残し、他は除
去することで開孔部１１５を形成する。（同図（ｆ））次に前記絶縁膜１１４（ＰＳＧ）及び前記開孔部１１５
を含む半導体基体表面に絶縁膜１１６を堆積させる。こ
こではＰ−ＣＶＤ法によりＰ−ＳｉＮ膜を３０００オン
グストローにム堆積させているがＰ−ＳｉＯ，Ｐ−Ｓｉ
ＯＮ膜を１０００〜８０００オングストロームの範囲で
堆積させても良い。さらにパターニングを行い前記開孔
部１１１内の前記絶縁膜１１６（Ｐ−ＳｉＮ）の一部を
残し、除去することで開孔部１１８を形成する。（同図
（ｇ））次に前記開孔部１１７及び前記絶縁膜１１６（Ｐ−Ｓｉ
Ｎ）を含む半導体基体上に保護膜１１９を堆積させる。
ここで保護膜１１９はスパッタリング法でＴａを２００
０オングストロームに堆積している。その後パターニグ
により前記開孔部１１３及び１１８を覆う様に開孔部１
２１を形成する（同図（ｈ））、ここで開孔部１２０が
発熱部となる。

【００２３】次に前記発熱部が形成された半導体基体表
面全体をシリコーンゴム等で密閉できる治具を用い、前
記半導体基体の裏面にパターニングされた絶縁膜１０２
（ＳｉＮ）、絶縁膜１０３（ＳｉＯ₂ ）をマスクとして
前記半導体基体１０１の一部を、前記開孔部１０７から
エッチング処理し、開孔部１２２を形成する。本実施例
では前記治具を用い、前記半導体基体１０１を８３℃に
加熱したＴＭＡＨ（テトラメチルアンモニウムハイドラ
イド）に７時間浸すことで開孔部１２２を形成してい
る。（同図（ｉ））引続き前記半導体基体をウェットエッチし、前記絶縁膜
１０６内に開孔部１２３を形成する。本実施例ではバッ
ファードフッ酸によるウェットエッチで開孔部１２３を
形成した。（同図（ｊ））又、ここでは開孔部１２２及び開孔部１２３は形成ウェ
ットエッチ法で形成しているが、レーザビーム等で形成
しても良い。最終的にこの開孔部はインク等の導入口と
して用いられる。

【００２４】以上の様にして本発明では電気熱変換素子
を形成している。上述の如く電気熱変換素子の蓄熱層
（絶縁膜１０６）を半導体基体１０１内に埋込むことと
発熱抵抗体（第２導電材１１０：ＴａＮ）上の絶縁膜１
１６（Ｐ−ＳｉＮ）の薄膜化により熱伝導効率を大幅に
高めることが達成出来る。さらに開孔部１２２、開孔部
１２３を利用した半導体基体裏面からのインク導入径路
を組合わせることでインク吐出の大幅な高効率化が達成
出来る。

【００２５】本発明における別の実施態様としては半導
体基体の第１の開孔部を設け、前記第１の開孔部内に第
１の絶縁膜を埋込み前記半導体基体上に第２の絶縁膜を
堆積させた後パターニングにより前記第１の絶縁体上に
のみ複数個の第２の開孔部を形成し、前記第２の開孔部
に第１，第２導電材を連続して堆積させ前記第２の開孔
部の第１の導電材の一部及び第２の導電材を選択的に除
去し、さらに前記第２の開孔部を含む前記半導体基体全
体に第３絶縁膜を堆積させ、前記第２の開孔部内の一部
から前記第３絶縁膜を除去することで第３の開孔部を形
成し、さらに前記半導体基体全体に第４絶縁膜と第３絶
縁膜を堆積させそれぞれの膜に開孔部を形成し、前記半
導体基体裏面の一部及び前記第１の絶縁体を貫いて前記
第３の開孔部と継がる第４の開孔部を形成し、電気熱変
換素子を形成するものである。

【００２６】図３及び図４は本発明による別の実施例の
特徴を最もよく表わす図面であり、同図は本発明を実施
した電気熱変換素子の上面を表わす図５Ｂ−Ｂ’に沿っ
た断面構造のプロセスフローである。

【００２７】同図において３０１は半導体基体、３０２
及び３０３は絶縁膜、３０４は感光剤、３０５は開孔
部、３０６は絶縁膜、３０７は前記半導体基体裏面の開
孔部、３０８は層間絶縁膜、３０９は前記層間絶縁膜３
０８で囲まれた開孔部、３１０は第１導電材、３１１は
第２導電材、３１２は前記第２導電材、３１１による段
差部、３１３は前記第１導電材３１０の開孔部、３１４
は前記第２導電材３１１を除去した開孔部、３１５は絶
縁膜、３１６は前記絶縁膜３１５で囲まれた開孔部、３
１７は絶縁膜、３１８は前記絶縁膜３１７上の開孔部、
３１９は前記絶縁膜３１７で囲まれた開孔部、３２０は
保護膜、３２１は前記保護膜３２０上の開孔部、３２２
は前記保護膜３２０で囲まれた開孔部、３２３は前記半
導体基体３０１内に形成した開孔部、３２４は前記絶縁
膜３０６内に形成された開孔部である。

【００２８】次に図３及び図４のプロセスフローについ
て順を追って説明する。

【００２９】まず半導体基体３０１全面に絶縁膜３０２
及び３０３を堆積させ、フォトリソグラフィ工程でパタ
ーニングを行い、所望の部分の感光剤３０４及び前記絶
縁膜３０２，３０３を除去する。

【００３０】本実施例では半導体基体３０１にはＰ型シ
リコン基板上にＮ型エピタキシャルを成長させたものを
用い、絶縁膜３０２は熱酸化膜を１０００オングストロ
ーム堆積させ、絶縁膜３０３にはＬＰ−ＣＶＤ法による
ＳｉＮ膜を５０００オングストローム堆積している。
（図３（ａ））。

【００３１】引続きフォトリソグラフィ工程にてドライ
エッチ法を用い、前記絶縁膜３０２（ＳｉＯ₂ ）及び３
０３（ＳｉＮ）、前記感光剤３０４をマスクとして前記
半導体基体３０１に深さ１．０〜３．０μｍ，縦１０〜
１００μｍ，横５００〜２０００μｍの開孔部を形成す
る。前記開孔部を形成した後、前記感光剤３０４を除去
する。次に前記開孔部内に絶縁膜３０６を埋込む。本実
施例では前記開孔部の寸法を深さ１．５μｍ、縦２０μ
ｍ，横１５００μｍとし、前記絶縁膜３０６を熱酸化法
にて２μｍ厚の熱酸化膜を形成して埋込んでいる。その
後フォトリソグラフィ工程にて前記半導体基体上に感光
剤を塗布し、これを汚染防止用マスクとして前記半導体
基体３０１の裏面パターニングを行う。この裏面パター
ニングでは後に前記半導体基体３０１上に形成される電
気熱変換素子部に開孔部を形成出来る様に位置決めす
る。ここでは前記半導体基体３０１裏面の前記絶縁膜３
０２（ＳｉＯ₂ ）及び３０３（ＳｉＮ）をパターニング
により除去し、開孔部３０７を形成する。その後前記半
導体基体３０１の両面にある感光剤を除去し、引続きフ
ォト工程で前記半導体基体３０１表面の前記絶縁膜３０
２（ＳｉＯ₂ ），３０３（ＳｉＮ）を除去する。（図３
（ｂ））。ここで形成した絶縁膜３０６（ＳｉＯ₂ ）は
蓄熱層として使用される。

【００３２】次に前記絶縁膜３０６（ＳｉＯ₂ ）を埋込
んだ構造を持つ前記半導体基体３０１上に層間絶縁膜３
０８を堆積する。その後パターニングを行い開孔部３０
９を形成する。ここで層間絶縁膜３０８は常圧ＣＶＤ法
にてＰＳＧ膜を７０００オングストローム堆積させてい
るが、他にもＮＳＧ膜、ＢＰＳＧ膜、Ｐ−ＣＶＤ法によ
るＰ−ＳｉＯ膜、Ｐ−ＳｉＯＮ膜、Ｐ−ＳｉＮ膜及び前
記各種の絶縁膜を１０００〜１００００オングストロー
ムの範囲で複合して堆積させても良い。これらの膜をパ
ターニングして開孔部を設ける場合、前記絶縁膜３０６
（ＳｉＯ₂ ）上に複数段形成するものである。（図３
（ｃ））次にパターニングされた前記層間絶縁膜３０８上及び前
記開孔部３０９上に第１導電材３１０及び第２導電材３
１１を連続して堆積させる。ここで第１導電材３１０は
スパッタリング法で１０００オングストロームのＴａＮ
を堆積しており、このＴａＮは発熱抵抗体として用いら
れる。続く第２導電膜３１１にはＡｌ系材料を５５００
オングストローム堆積している。又、３１２は前記絶縁
膜３０８と第２導電膜３１１との段差部である。（図３
（ｄ））次に、パターニングにより前記開孔部３０９内の前記第
２導電膜３１１を除去し、引続きパターニングにより前
記第１導電材の一部を除去し開孔部３１３を形成する。
こうして第１，第２導電材で囲まれた開孔部３１４が形
成される。（図３（ｅ））。

【００３３】次に前記開孔部３１４及びパターニングさ
れた第１導電材３１０、第２導電材３１１を含み半導体
基体上に絶縁膜３１５を堆積させる。ここでは常圧ＣＶ
Ｄ法で８０００オングストローム堆積しているが、他に
ＮＳＧ、ＢＰＳＧ、及びＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ
−ＳｉＮ等の膜を組合わせて１０００〜１００００オン
グストロームに堆積させても良い。その後、パターニン
グを行い、前記開孔部３１４内の前記絶縁膜３１５（Ｐ
ＳＧ）を一部だけ残し、他は除去することで開孔部３１
６を形成する。（図３（ｆ））前記絶縁膜３１５（ＰＳＧ）及び前記開孔部３１６を含
む半導体基体表面に絶縁膜３１７を堆積させる。ここで
はＰ−ＳｉＮ膜を３０００オングストローム堆積させて
いるがＰ−ＳｉＯ，Ｐ−ＳｉＯＮ膜を１０００〜８００
０オングストロームの範囲で堆積させても良い。さらに
パターニングを行い前記開孔部３１６内の前記絶縁膜３
１７（Ｐ−ＳｉＮ）の一部を残し、除去することで開孔
部３１８を形成する。（図３（ｇ））こうして開孔部３
１９が形成される。

【００３４】次に前記開孔部３１９及び前記絶縁膜３１
７（Ｐ−ＳｉＮ）を含む半導体基体上に保護膜３２０を
堆積させる。ここで保護膜３２０はスパッタリング法で
Ｔａを２０００オングストローにム堆積している。その
後パターニグにより前記開孔部３１３，３１８を覆う様
に開孔部３２１を形成する（図４（ｈ））。

【００３５】ここで前記開孔部３２２も同時に形成さ
れ、この開孔部３２２が発熱部となる。

【００３６】次に前記発熱部が形成された半導体基体表
面全体をシリコーンゴム等で密閉出来る治具を用い、前
記半導体基体裏面にパターニングされた絶縁膜３０２
（ＳｉＯ₂ ）、３０３（ＳｉＮ）をマスクとして前記半
導体基体３０１の一部を前記開孔部３０７からエッチン
グ処理し、開孔部３２３を形成する。本実施例では前記
治具を用い、前記半導体基体３０１を８３℃に加熱した
ＴＭＡＨ（テトラメチルアンモニウムハイドライド）に
７時間浸すことにより開孔部３２３を形成している。
（図４（ｉ））引続き前記半導体基体をウェットエッチし、前記絶縁膜
３０６内に開孔部３２４を形成する。本実施例ではバッ
フィードフッ酸によるウェットエッチで開孔部３２４を
形成した。（図４（ｊ））又、ここでは開孔部３２
３，３２４はウェットエッチで形成しているが、レーザ
ビーム等で形成しても良い。最終的にこの開孔部はイン
ク等の導入口として用いられる。

【００３７】以上の様にして本発明では電気熱変換素子
を形成している。上述の如く電気熱変換素子の蓄熱層
（絶縁膜３０６）を半導体基体３０１内に埋込むことと
発熱抵抗体（第２導電材３１０：ＴａＮ）上の絶縁膜３
１７（Ｐ−ＳｉＮ）の薄膜化により熱伝導効率を大幅に
高めることが達成出来る。さらに開孔部３２３、開孔部
３２４を利用した半導体基体裏面からのインク導入径路
を組合わせることでインク吐出の大幅な高効率化が達成
出来る。

【００３８】次に本実施例に係る電気熱変換駆動素子の
製造工程について、図６を用いて説明する。

【００３９】Ｐ型シリコン基板１（不純物濃度１×１０
¹²〜１×１０¹⁶ｃｍ^-3）の表面に８０００オングストロ
ームの熱酸化膜を形成した後、各セルのＮ型コレクタ埋
込領域２を形成する部分の熱酸化膜をフォトリソグラフ
ィ工程で除去する。再び熱酸化膜（１００〜５００オン
グストローム）を形成した後、Ｎ型不純物（Ａｓ，Ｐ
等）をイオン注入し、熱拡散により不純物濃度１×１０
¹⁸ｃｍ^-3以上のＮ型コレクタ埋込領域２を厚さ２〜６μ
ｍ形成し、シート抵抗が８０Ω／口以下の低抵抗にし
た。続いてＰ型アイソレーション埋込領域３を形成する
領域の熱酸化膜を除去し、１０００オングストロームの
熱酸化膜を形成した後、Ｐ型不純物（Ｂ等）をイオン注
入し、熱拡散により不純物濃度１×１０¹⁵〜１×１０¹⁷
ｃｍ^-3以上のＰ型アイソレーション埋込領域３を形成し
た。

【００４０】次に全面の熱酸化膜を除去した後、Ｎ型エ
ピタキシャル領域４（不純物濃度１×１０¹³〜１×１０
¹⁵ｃｍ^-3）を厚さ５〜２０μｍ程度エピタキシャル成長
させた。

【００４１】次にＮ型エピタキシャル領域４の表面に１
０００オングストローム程度の熱酸化膜を形成し、フォ
トリソグラフィ工程にてレジストパターニングを行い、
Ｐ型アイソレーション領域６を形成する部分にのみＰ型
不純物をイオン注入した。レジスト除去後熱拡散によっ
てＰ型アイソレーション埋込領域３に届く様にＰ型アイ
ソレーション領域６（不純物濃度１×１０¹⁸〜１×１０
²⁰ｃｍ^-3程度）を厚さ１０μｍ程度形成した。

【００４２】次にフォトリソグラフィ工程にてパターニ
ングを行い、Ｎ型コレクタ領域７を形成する部分のみ熱
酸化膜を除去した後、再び熱酸化膜を２００〜３５０オ
ングストローム程度形成し、Ｐ⁺ イオンを注入し、この
後の熱拡散によりコレクタ埋込領域２に届き、かつシー
ト抵抗が１０Ω／口以下の低抵抗になるようにＮ型コレ
クタ領域７（不純物濃度１×１０¹⁸〜１×１０²⁰ｃ
ｍ^-3）をした。このコレクタ領域７の深さは約１０μｍ
とした。

【００４３】次にＬＰ−ＣＶＤ法にてＳｉＮ膜１０３を
５０００オングストローム程度堆積させレジストパター
ニングを行い、蓄熱層１０６を形成する。領域のＳｉＮ
膜１０３を除去する。引続きドライエッチ法にて蓄熱層
１０６を形成する領域のＮ型エピタキシャル領域４をエ
ッチングする。レジスト除去後熱酸化を行い２μｍの熱
酸化膜を堆積させ蓄熱層１０６を形成する。その後半導
体基板表面全体にレジストを塗布し、これをマスクとし
て半導体基板裏面のレジストパターニングを行う。ここ
では開孔部１２０と継がる様に位置決めしたパターニン
グにより基板裏面のＳｉＮ膜１０３、ＳｉＯ₂ 膜１０２
を除去し、開孔部１０７を形成した後全てのレジストを
除去した。

【００４４】次に５００オングストローム程度の熱酸化
膜を形成しレジストパターニングを行い、低濃度Ｐ型ベ
ース領域５を形成する部分にのみＰ型不純物をイオン注
入した。レジスト除去後熱拡散によって低濃度ベース領
域５（不純物濃度１×１０¹⁴〜１×１０¹⁷ｃｍ^-3）を厚
さ２．５〜１０μｍ程形成した。Ｐ型ベース領域５はＰ
型シリコン基板１上にＮ型コレクタ埋込領域２及びＰ型
アイソレーション埋込領域３を形成した後酸化膜を除去
し、その後５×１０¹⁴〜５×１０¹⁷ｃｍ^-3程度の低濃度
Ｐ型エピタキシャル層を３〜１０μｍ程成長させること
も出来る。

【００４５】又、前述した如くＰ型エピタキシャル層を
用いると上記Ｐ型アイソレーション埋込領域３及びＰ型
アイソレーション領域６、低濃度ベース領域５を形成す
る為のフォト工程及び高温の不純物拡散工程を削除する
ことも出来る。

【００４６】次にレジストパターニングを行い高濃度ベ
ース領域８及び高濃度アイソレーション領域９を形成す
る部分にのみＰ型不純物の注入を行った。レジスト除去
後、再度レジストパターニングを行いＮ型エミッタ領域
１０及び高濃度Ｎ型コレクタ領域１１を形成する為にＮ
型不純物を注入する。レジスト除去後、熱拡散によって
高濃度Ｐ型ベース領域、高濃度Ｐ型アイソレーション領
域９、Ｎ型エミッタ領域１０、高濃度Ｎ型コレクタ領域
１１を同時に形成した。尚これらの領域（８〜１１）の
厚さはそれぞれ１．０μｍ以下、不純物濃度は１×１０
¹⁸〜１×１０²⁰ｃｍ^-3程度とした。

【００４７】さらに一部電極の接続箇所の熱酸化膜を除
去した後、Ａｌ等を全面堆積し、一部電極領域以外のＡ
ｌ等を除去した。

【００４８】次に常圧ＣＶＤ法により層間絶縁膜１０８
となるＰＳＧ膜を全面に８０００オングストローム程堆
積させた。この層間絶縁膜はＰ−ＣＶＤ法によるＰ−Ｓ
ｉＯ，Ｐ−ＳｉＯＮ膜でも良い。

【００４９】次に電気的接続をとる為にエミッタ領域及
びベース・コレクタ領域の上部にある層間絶縁膜１０８
の一部をパターニングで開孔し、スルーホールを形成す
る。

【００５０】次に第１導電材１１０で発熱抵抗体として
のＴａＮを、層間絶縁膜１０８上とで電気的接続を取る
為にエミッタ領域及びベース・コレクタ領域の上部にあ
る電極１３及び電極１２上とにスルーホールを通して１
０００オングストローム程堆積した。引続き第１導電材
１１０上に第２導電材１１２堆積させ、この第２導電材
はスパッタ法によるＡｌ系材料を約５０００オングスト
ローム堆積させた。

【００５１】次に第２導電材１１２をパターニングし、
引続き第１導電材１１０もパターニングを行い、開孔部
１１３及び電気熱変換素子、金属配線を同時に形成す
る。

【００５２】次に常圧ＣＶＤ法によりＰＳＧ膜を絶縁膜
１１４として８０００オングストローム堆積させる。そ
の後パターニングを行い上記電気熱変換素子周辺からＰ
ＳＧを除去する次にＰ−ＣＶＤ法によりＰ−ＳｉＮを絶
縁膜１１６として３０００オングストローム堆積させ
る。その後パターニングを行い、開孔部１１８を形成す
る。

【００５３】次にスパッタ法にてＴａを保護膜１１９と
して２０００オングストローム堆積させる。その後パタ
ーニングにより開孔部１２１を形成する。

【００５４】次に半導体基板表面をシリコーンゴム等で
密閉する治具を用い、ＴＭＡＨ（テトラメチルアンモニ
ウムハイドライド）でエッチングし開孔部１２２を形成
する。引続きバッファードフッ酸を用いたエッチングに
より蓄熱層１０６内に開孔部１２３を形成する。

【００５５】こうして開孔部１２２，１２３，１１３，
１１８，１２１を介してインクを導入し、開孔部１２０
（発熱部）により導入されたインクを吐出するものであ
る。又、図８に本発明を実施した電気熱変換素子と従来
例によるサンプルとを記録ヘッドに組込み、実際にイン
クを発泡させた時の電圧の変化の比較を示す。

【００５６】本発明によるサンプルの方がインク発泡電
圧を４０％程度低く出来る。

【００５７】

【発明の効果】以上説明した様に蓄熱層を半導体基体中
に埋込み形成する為蓄熱・放熱の為の熱伝導効率を大幅
更に発熱部の絶縁膜及び保護膜の膜厚を小さくする為、
発熱抵抗体の熱伝導効率を大幅に改善出来る。

【００５８】又、半導体基体表面の開孔部が各発熱部に
対し独立して形成され、その先端が発熱部に継がってい
る為、この開孔部よりインクを導入し吐出させる場合の
吐出効率を大きく改善することが可能となる。

【図面の簡単な説明】

【図１】本発明を実施した電気熱変換素子の断面図によ
るプロセスフロー図。

【図２】本発明を実施した電気熱変換素子の平面図。

【図３】本発明の第２の実施例による電気熱変換素子の
断面図によるプロセスフロー図。

【図４】本発明を第２の実施例による図３に続くプロセ
スフロー図。

【図５】本発明を第２の実施例による電気熱変換素子の
平面図。

【図６】本発明による電気熱変換素子を搭載した記録ヘ
ッド用基体の断面図。

【図７】従来法で形成された電気熱変換素子の断面図。

【図８】本発明を実施した記録ヘッドと従来例による記
録ヘッドとのインク発泡電圧の比較を示すグラフ。

【符号の説明】

１０１，３０１半導体基体１０２，１０６，３０２，３０６ＳｉＯ₂ １０３，３０３ＳｉＮ１０４，３０４感光剤１０５，１０７，１０９，１１１，１１３，１１５，１
１７，１１８，１２０，１２１，１２２，１２３開
孔部３０５，３０７，３０９，３１３，３１４，３１６，３
１８，３１９，３２１，３２２，３２３，３２４，６０
７開孔部１０８，３０８層間絶縁膜１１０，３１０ＴａＮ１１２，３１１Ａｌ配線１１４，３１５ＰＳＧ膜１１６，３１７Ｐ−ＳｉＮ１１９，３２０Ｔａ１Ｐ型シリコン基板２Ｎ⁺ コレクタ埋込領域３Ｐ型アイソレーション埋込領域４，６０１Ｎ型エピタキシャル領域５Ｐ型ベース領域６Ｐ型アイソレーション領域７Ｎ型コレクタ領域８高濃度Ｐ型ベース領域９高濃度Ｐ型アイソレーション領域１０高濃度Ｎ型エミッタ領域１１高濃度Ｎ型コレクタ領域１２コレクターベース共通電極１３エミッタ電極１４アイソレーション電極６０２駆動用素子６０３，６０４絶縁膜６０５第１電極６０６蓄熱層６０８発熱抵抗層６０９配線電極６１０，６１１保護膜

Claims

【特許請求の範囲】

【請求項１】複数の電気熱変換素子を絶縁膜上に形成
し、前記電気熱変換素子を駆動する各電気熱変換駆動素
子を半導体基板内に形成する記録ヘッド用基体の製造方
法において、前記絶縁膜が前記半導体基板に埋込まれ、
半導体基板の裏面から前記電気熱変換素子に通じる開孔
部を持つことを特徴とする記録ヘッド用基体及びその製
造方法。
【請求項２】上記請求項１において、前記絶縁膜が前
記半導体基板の開孔部に埋込まれていることを特徴とす
る記録ヘッド用基体及びその製造方法。
【請求項３】上記請求項１において、前記絶縁膜が前
記電気熱変換素子の蓄熱及び放熱の為の領域として動作
させる事を特徴とする記録ヘッド用基体及びその製造方
法。
【請求項４】上記請求項１において、前記開孔部が発
熱部へのインクの導入口として作用することを特徴とす
る記録ヘッド用基体及びその製造方法。
【請求項５】上記請求項１において、前記電気熱変換
素子が前記半導体基板上に積層された層間絶縁膜の開孔
部に形成されることを特徴とする記録ヘッド用基体及び
その製造方法。
【請求項６】上記請求項１において、前記開孔部が前
記電気熱変換素子の各発熱部に対し独立して形成される
ことを特徴とする記録ヘッド用基体及びその製造方法。
【請求項７】上記請求項１において、前記電気熱変換
素子上に２種類の絶縁膜を堆積させ、パターニングによ
りそれぞれ異なった開孔部を形成することを特徴とする
記録ヘッド用基体及びその製造方法。