JPH0866015A - Ｄｃ−ｄｃコンバータのための欠陥検出式冗長電力混合装置 - Google Patents
Ｄｃ−ｄｃコンバータのための欠陥検出式冗長電力混合装置Info
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/001—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection limiting speed of change of electric quantities, e.g. soft switching on or off
- H02H9/004—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection limiting speed of change of electric quantities, e.g. soft switching on or off in connection with live-insertion of plug-in units
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02J1/00—Circuit arrangements for dc mains or dc distribution networks
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J1/00—Circuit arrangements for dc mains or dc distribution networks
- H02J1/10—Parallel operation of dc sources
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/02—Details
- H02H3/05—Details with means for increasing reliability, e.g. redundancy arrangements
Abstract
(57)【要約】
【目的】 多数の電源により供給される電力を混合する
装置を提供する。 【構成】 第１及び第２の電力レールからの電流を混合
する電力混合装置は、第１イネーブル信号を発生する第
１イネーブル回路と、第２イネーブル信号を発生する第
２イネーブル回路と、第１イネーブル信号に応答して第
１電流を出力する第１突入制限器と、第２イネーブル信
号に応答して第２電流を出力する第２突入制限器と、第
１の開路する回路であってこれが開路されたときに第１
イネーブル回路を第１突入制限器から減結合するような
第１の開路する回路と、第２の開路する回路であってこ
れが開路されたときに第２イネーブル回路を第２突入制
限器から減結合するような第２の開路する回路と、第１
突入制限器を第２電流から分離する第１アイソレーショ
ン回路と、第２突入制限器を第１電流から分離する第２
アイソレーション回路と、第１イネーブル信号及び第２
イネーブル信号に応答して第１及び第２電流を変換する
ための直流コンバータとを備えている。
装置を提供する。 【構成】 第１及び第２の電力レールからの電流を混合
する電力混合装置は、第１イネーブル信号を発生する第
１イネーブル回路と、第２イネーブル信号を発生する第
２イネーブル回路と、第１イネーブル信号に応答して第
１電流を出力する第１突入制限器と、第２イネーブル信
号に応答して第２電流を出力する第２突入制限器と、第
１の開路する回路であってこれが開路されたときに第１
イネーブル回路を第１突入制限器から減結合するような
第１の開路する回路と、第２の開路する回路であってこ
れが開路されたときに第２イネーブル回路を第２突入制
限器から減結合するような第２の開路する回路と、第１
突入制限器を第２電流から分離する第１アイソレーショ
ン回路と、第２突入制限器を第１電流から分離する第２
アイソレーション回路と、第１イネーブル信号及び第２
イネーブル信号に応答して第１及び第２電流を変換する
ための直流コンバータとを備えている。
Description
【０００１】
【産業上の利用分野】本発明は一般に多数の電源により
供給される電力の混合に係る。
供給される電力の混合に係る。
【０００２】
【従来の技術】欠陥許容コンピュータシステムは、一般
に、システムの領域に生じた部品故障がシステムの他の
領域に影響するのを防止するように設計されている。更
に、欠陥許容コンピュータシステムは、典型的に、欠陥
部品が修理されるときでも動作を継続しそしてデータ完
全性を維持するように設計される。ある欠陥許容コンピ
ュータシステム設計では、一般的な停電の場合にコンピ
ュータに動作電力を与えるために無停電電源（ＵＰＳ）
を既に組み込んでいる。このＵＰＳはコンピュータシス
テムと一般的な壁電源との間に外部使用され、そしてＵ
ＰＳとコンピュータハードウェアとの間には多数のバル
ク電源が内部使用される。冗長な電源及び電源ラインを
もつことは、１つのバルク電源が欠陥となった場合に
も、コンピュータは別のバルク電源から供給される電力
で動作を続けることができる。
に、システムの領域に生じた部品故障がシステムの他の
領域に影響するのを防止するように設計されている。更
に、欠陥許容コンピュータシステムは、典型的に、欠陥
部品が修理されるときでも動作を継続しそしてデータ完
全性を維持するように設計される。ある欠陥許容コンピ
ュータシステム設計では、一般的な停電の場合にコンピ
ュータに動作電力を与えるために無停電電源（ＵＰＳ）
を既に組み込んでいる。このＵＰＳはコンピュータシス
テムと一般的な壁電源との間に外部使用され、そしてＵ
ＰＳとコンピュータハードウェアとの間には多数のバル
ク電源が内部使用される。冗長な電源及び電源ラインを
もつことは、１つのバルク電源が欠陥となった場合に
も、コンピュータは別のバルク電源から供給される電力
で動作を続けることができる。
【０００３】
【発明が解決しようとする課題】多くの場合に、欠陥許
容コンピュータシステムのハードウェアは、欠陥に遭遇
したときに、コンピュータをオフに切り換えたり又はコ
ンピュータサービスマンを呼んだりする必要なくユーザ
が欠陥ハードウェアを交換できるように設計されてい
る。交換可能なコンピュータハードウェアは、一般に、
顧客交換可能なユニット（ＣＲＵ）又は論理ユニット
（ＬＵ）と称する。顧客がＣＲＵを交換できることに伴
う１つの問題は、コンピュータが動作している間にＣＲ
Ｕへの電力がしばしば流れ続け即ち「ホット」状態にあ
ることである。ＣＲＵがコンピュータのハウジングから
物理的に取り外されたときに依然付勢される場合には、
例えば、電力サージや、ピン接続にまたがる電気アーク
によって、ユニット、電源又は他のＣＲＵへのダメージ
が生じることが考えられる。本発明の目的は、交互の電
源からの電源入力を切り換えそしてＬＵ回路の他の部分
を電力の過渡状態やＬＵの「ホット」除去のような他の
電力変動から保護することのできる電力混合装置を提供
することである。
容コンピュータシステムのハードウェアは、欠陥に遭遇
したときに、コンピュータをオフに切り換えたり又はコ
ンピュータサービスマンを呼んだりする必要なくユーザ
が欠陥ハードウェアを交換できるように設計されてい
る。交換可能なコンピュータハードウェアは、一般に、
顧客交換可能なユニット（ＣＲＵ）又は論理ユニット
（ＬＵ）と称する。顧客がＣＲＵを交換できることに伴
う１つの問題は、コンピュータが動作している間にＣＲ
Ｕへの電力がしばしば流れ続け即ち「ホット」状態にあ
ることである。ＣＲＵがコンピュータのハウジングから
物理的に取り外されたときに依然付勢される場合には、
例えば、電力サージや、ピン接続にまたがる電気アーク
によって、ユニット、電源又は他のＣＲＵへのダメージ
が生じることが考えられる。本発明の目的は、交互の電
源からの電源入力を切り換えそしてＬＵ回路の他の部分
を電力の過渡状態やＬＵの「ホット」除去のような他の
電力変動から保護することのできる電力混合装置を提供
することである。
【０００４】
【課題を解決するための手段】本発明の電力混合装置
は、電力が第１及び／又は第２の電源から供給されるか
を選択する各々第１及び第２のイネーブル信号を発生す
るための第１及び第２のイネーブル回路と；これら第１
及び第２のイネーブル信号に応答して各々第１及び第２
の電源から直流コンバータへ流れる電流の時間変化率を
制限するための第１及び第２の突入制限器と；第１の開
路する回路であってこれが第１対の短絡ピンに接続され
たときに第１の突入制限器及び直流コンバータを第１の
イネーブル回路に接続するための第１の開路する回路
と；第２の開路する回路であってこれが第２対の短絡ピ
ンに接続されたときに第２の突入制限器及び直流コンバ
ータを第２のイネーブル回路に接続するための第２の開
路する回路とを備え；上記第１及び第２対の短絡ピン
は、ＬＵがコンピュータハウジングに完全に挿入された
ときには上記第１及び第２の開路する回路に各々接続さ
れるが、ＬＵがコンピュータハウジングに完全に挿入さ
れないときにはそれら回路に接続されない。本発明の更
に別の実施例によれば、第１及び第２の突入制限器は、
金属酸化物シリコンの電界効果トランジスタを含み、上
記第１及び第２の開路する回路は、オプトアイソレータ
であり、そして上記第１及び第２対の短絡ピンは短絡接
続部である。
は、電力が第１及び／又は第２の電源から供給されるか
を選択する各々第１及び第２のイネーブル信号を発生す
るための第１及び第２のイネーブル回路と；これら第１
及び第２のイネーブル信号に応答して各々第１及び第２
の電源から直流コンバータへ流れる電流の時間変化率を
制限するための第１及び第２の突入制限器と；第１の開
路する回路であってこれが第１対の短絡ピンに接続され
たときに第１の突入制限器及び直流コンバータを第１の
イネーブル回路に接続するための第１の開路する回路
と；第２の開路する回路であってこれが第２対の短絡ピ
ンに接続されたときに第２の突入制限器及び直流コンバ
ータを第２のイネーブル回路に接続するための第２の開
路する回路とを備え；上記第１及び第２対の短絡ピン
は、ＬＵがコンピュータハウジングに完全に挿入された
ときには上記第１及び第２の開路する回路に各々接続さ
れるが、ＬＵがコンピュータハウジングに完全に挿入さ
れないときにはそれら回路に接続されない。本発明の更
に別の実施例によれば、第１及び第２の突入制限器は、
金属酸化物シリコンの電界効果トランジスタを含み、上
記第１及び第２の開路する回路は、オプトアイソレータ
であり、そして上記第１及び第２対の短絡ピンは短絡接
続部である。
【０００５】
【作用】本発明の電力混合装置では、第１及び第２のイ
ネーブル回路は、電力が第１及び／又は第２の電源から
供給されるかを選択する各々第１及び第２のイネーブル
信号を発生し、第１及び第２の突入制限器は、第１及び
第２のイネーブル信号に応答して各々第１及び第２の電
源から直流コンバータへ流れる電流の時間変化率を制限
し、第１の開路する回路は、これが第１対の短絡ピンに
接続されたときに第１の突入制限器及び直流コンバータ
を第１のイネーブル回路に接続し、第２の開路する回路
は、これが第２対の短絡ピンに接続されたときに第２の
突入制限器及び直流コンバータを第２のイネーブル回路
に接続し、第１及び第２対の短絡ピンは、ＬＵがコンピ
ュータハウジングに完全に挿入されたときには第１及び
第２の開路する回路に各々接続されるが、ＬＵがコンピ
ュータハウジングに完全に挿入されないときにはそれら
回路に接続されない。
ネーブル回路は、電力が第１及び／又は第２の電源から
供給されるかを選択する各々第１及び第２のイネーブル
信号を発生し、第１及び第２の突入制限器は、第１及び
第２のイネーブル信号に応答して各々第１及び第２の電
源から直流コンバータへ流れる電流の時間変化率を制限
し、第１の開路する回路は、これが第１対の短絡ピンに
接続されたときに第１の突入制限器及び直流コンバータ
を第１のイネーブル回路に接続し、第２の開路する回路
は、これが第２対の短絡ピンに接続されたときに第２の
突入制限器及び直流コンバータを第２のイネーブル回路
に接続し、第１及び第２対の短絡ピンは、ＬＵがコンピ
ュータハウジングに完全に挿入されたときには第１及び
第２の開路する回路に各々接続されるが、ＬＵがコンピ
ュータハウジングに完全に挿入されないときにはそれら
回路に接続されない。
【０００６】
【実施例】添付図面を参照した以下の詳細な説明により
本発明の特徴及び効果が更に理解されよう。図１は、本
発明の好ましい実施例のブロック図であり、論理ユニッ
ト（ＬＵ）１０を電力混合回路１４を含むものとして示
している。ＬＵ１０は、電力混合回路１４により付勢さ
れる他の機能装置、例えば、二次記憶ユニット（ディス
ク）を含むか又は支持する大きなユニットである。ＬＵ
１０は、典型的にバックプレーン５の形態の受入接続部
を有するキャビネット又は同様の構造体に取り外し可能
に挿入される構造とされる。バックプレーン５は、第１
及び第２の電力レール１５及び２５と；第１及び第２の
信号ライン３５及び４５と；第１及び第２対の短絡ピン
７３及び８３を含むコネクタ（図示せず）とを備えてい
る。第１電源２０は、第１電力レール１５に接続され、
そして第２電源３０は、第２電力レール２５に接続され
る。第１電力レール１５、第２電力レール２５、第１信
号ライン３５及び第２信号ライン４５は、ＬＵ１０がバ
ックプレーン５から物理的に減結合されたときに、電力
混合回路１４から電気的に減結合される。
本発明の特徴及び効果が更に理解されよう。図１は、本
発明の好ましい実施例のブロック図であり、論理ユニッ
ト（ＬＵ）１０を電力混合回路１４を含むものとして示
している。ＬＵ１０は、電力混合回路１４により付勢さ
れる他の機能装置、例えば、二次記憶ユニット（ディス
ク）を含むか又は支持する大きなユニットである。ＬＵ
１０は、典型的にバックプレーン５の形態の受入接続部
を有するキャビネット又は同様の構造体に取り外し可能
に挿入される構造とされる。バックプレーン５は、第１
及び第２の電力レール１５及び２５と；第１及び第２の
信号ライン３５及び４５と；第１及び第２対の短絡ピン
７３及び８３を含むコネクタ（図示せず）とを備えてい
る。第１電源２０は、第１電力レール１５に接続され、
そして第２電源３０は、第２電力レール２５に接続され
る。第１電力レール１５、第２電力レール２５、第１信
号ライン３５及び第２信号ライン４５は、ＬＵ１０がバ
ックプレーン５から物理的に減結合されたときに、電力
混合回路１４から電気的に減結合される。
【０００７】電力混合回路１４は、第１及び第２のイネ
ーブル回路４０及び５０を備え、これら回路は、信号ラ
イン２３及び３３を経て受信信号ライン３５及び４５に
各々接続されると共に、信号ライン２１及び３１を経て
保守論理ユニット（ＭＬＵ）１３０に各々接続される。
信号ライン２３又は３３或いは信号ライン２１又は３１
上のイネーブル信号に各々応答して、第１イネーブル回
路４０は、第１イネーブル信号をアサートするように動
作し、そして第２イネーブル回路５０は、第２イネーブ
ル信号をアサートするように動作する。第１突入制限器
６０は、バックプレーン５によって第１電力レール１５
に接続され、そして第２突入制限器７０も、バックプレ
ーン５によって電力レール２５に同様に接続される。第
１突入制限器６０は、これがイネーブルされたときに、
第１電力レール１５から流れる電流の時間変化率、電流
スルー速度としても知られている、を制限するものであ
る。第２突入制限器７０は、これがイネーブルされたと
きに第２電力レール２５から流れる電流スルー速度を制
限する。別の実施例では、第１の突入制限器６０及び第
２の突入制限器７０は、各々、第１電力レール１５及び
第２電力レール２５から流れる電流の最大量も制限す
る。
ーブル回路４０及び５０を備え、これら回路は、信号ラ
イン２３及び３３を経て受信信号ライン３５及び４５に
各々接続されると共に、信号ライン２１及び３１を経て
保守論理ユニット（ＭＬＵ）１３０に各々接続される。
信号ライン２３又は３３或いは信号ライン２１又は３１
上のイネーブル信号に各々応答して、第１イネーブル回
路４０は、第１イネーブル信号をアサートするように動
作し、そして第２イネーブル回路５０は、第２イネーブ
ル信号をアサートするように動作する。第１突入制限器
６０は、バックプレーン５によって第１電力レール１５
に接続され、そして第２突入制限器７０も、バックプレ
ーン５によって電力レール２５に同様に接続される。第
１突入制限器６０は、これがイネーブルされたときに、
第１電力レール１５から流れる電流の時間変化率、電流
スルー速度としても知られている、を制限するものであ
る。第２突入制限器７０は、これがイネーブルされたと
きに第２電力レール２５から流れる電流スルー速度を制
限する。別の実施例では、第１の突入制限器６０及び第
２の突入制限器７０は、各々、第１電力レール１５及び
第２電力レール２５から流れる電流の最大量も制限す
る。
【０００８】第１の開路する回路８０は、信号ライン７
５により第１イネーブル回路４０へ接続され、信号ライ
ン７７により第１突入制限器６０へ接続され、そして第
１対の短絡ピン７３によりバックプレーン５に接続され
る。第１の開路する回路８０は、該回路が第１対の短絡
ピン７３に接続される限り、第１イネーブル回路４０を
第１突入制限器６０に電気的に接続する。第２の開路す
る回路９０は、信号ライン８５により第２イネーブル回
路５０へ接続され、信号ライン８７により第２突入制限
器７０へ接続され、そして第２対の短絡ピン８３により
バックプレーン５に接続される。第２の開路する回路９
０は、該回路が第２対の短絡ピン８３に接続される限
り、第２イネーブル回路５０を第２突入制限器８０に電
気的に接続する。また、電力混合回路１４は、電力ライ
ン９５により第１突入制限器６０に接続された第１アイ
ソレーション回路１００と、電力ライン１０５により第
２突入制限器７０に接続された第２アイソレーション回
路１１０とを備えている。第１アイソレーション回路１
００は、第１突入制限器６０と、第１電源２０に関連し
た他の回路を、第２電源３０に関連した電力から分離す
る。第２アイソレーション回路１１０は、第２突入制限
器７０と、第２電源３０に関連した他の回路を、第１電
源２０に関連した電力から分離する。
５により第１イネーブル回路４０へ接続され、信号ライ
ン７７により第１突入制限器６０へ接続され、そして第
１対の短絡ピン７３によりバックプレーン５に接続され
る。第１の開路する回路８０は、該回路が第１対の短絡
ピン７３に接続される限り、第１イネーブル回路４０を
第１突入制限器６０に電気的に接続する。第２の開路す
る回路９０は、信号ライン８５により第２イネーブル回
路５０へ接続され、信号ライン８７により第２突入制限
器７０へ接続され、そして第２対の短絡ピン８３により
バックプレーン５に接続される。第２の開路する回路９
０は、該回路が第２対の短絡ピン８３に接続される限
り、第２イネーブル回路５０を第２突入制限器８０に電
気的に接続する。また、電力混合回路１４は、電力ライ
ン９５により第１突入制限器６０に接続された第１アイ
ソレーション回路１００と、電力ライン１０５により第
２突入制限器７０に接続された第２アイソレーション回
路１１０とを備えている。第１アイソレーション回路１
００は、第１突入制限器６０と、第１電源２０に関連し
た他の回路を、第２電源３０に関連した電力から分離す
る。第２アイソレーション回路１１０は、第２突入制限
器７０と、第２電源３０に関連した他の回路を、第１電
源２０に関連した電力から分離する。
【０００９】直流コンバータ（ＤＣＣ）１２０は、信号
ライン１１３によって第１の開路する回路８０に接続さ
れ、信号ライン１１５によって第２の開路する回路９０
に接続され、電力ライン１１７によって第１のアイソレ
ーション回路１００に接続され、そして電力ライン１１
９によって第２のアイソレーション回路１１０に接続さ
れる。ＤＣＣ１２０は、これがイネーブルされたとき
に、電力ライン１１７又は電力ライン１１９からの直流
電力を直流出力１６０に変換する。ＬＵ１０がバックプ
レーン５に完全に結合されたときには、第１及び第２対
の短絡ピン７３及び８３が各々第１及び第２の開路する
回路８０及び９０に接続される。本質的に、対応する第
１及び第２の開路する回路８０及び９０は、第１及び第
２のイネーブル回路４０及び５０の出力を信号ライン７
７及び８７を経て第１及び第２の突入制限器６０及び７
０のイネーブル入力に各々接続すると共に、第１及び第
２のイネーブル回路４０及び５０の出力を信号ライン１
１３及び１１５を経てＤＣＣ１２０のイネーブル入力に
各々接続する。その後に、信号ライン３５又は４５にイ
ネーブル信号をアサートすると、イネーブル回路は、第
１及び第２の突入制限器６０及び７０と、ＤＣＣ１２０
をイネーブルする。
ライン１１３によって第１の開路する回路８０に接続さ
れ、信号ライン１１５によって第２の開路する回路９０
に接続され、電力ライン１１７によって第１のアイソレ
ーション回路１００に接続され、そして電力ライン１１
９によって第２のアイソレーション回路１１０に接続さ
れる。ＤＣＣ１２０は、これがイネーブルされたとき
に、電力ライン１１７又は電力ライン１１９からの直流
電力を直流出力１６０に変換する。ＬＵ１０がバックプ
レーン５に完全に結合されたときには、第１及び第２対
の短絡ピン７３及び８３が各々第１及び第２の開路する
回路８０及び９０に接続される。本質的に、対応する第
１及び第２の開路する回路８０及び９０は、第１及び第
２のイネーブル回路４０及び５０の出力を信号ライン７
７及び８７を経て第１及び第２の突入制限器６０及び７
０のイネーブル入力に各々接続すると共に、第１及び第
２のイネーブル回路４０及び５０の出力を信号ライン１
１３及び１１５を経てＤＣＣ１２０のイネーブル入力に
各々接続する。その後に、信号ライン３５又は４５にイ
ネーブル信号をアサートすると、イネーブル回路は、第
１及び第２の突入制限器６０及び７０と、ＤＣＣ１２０
をイネーブルする。
【００１０】動作に際し、ＬＵ１０は、最初にコンピュ
ータ（図示せず）に設置され、これをバックプレーン５
に接続する。第１電源２０は、第１電力レール１５に電
力を供給し、そして第２電源３０は、第２電力レール２
５に電力を供給する。コンピュータは、信号ライン３５
にイネーブル信号をアサートして、ＬＵ１０をイネーブ
ルし、第１電力レール１５から電力を引き出すと共に、
コンピュータは、信号ライン４５にイネーブル信号をア
サートして、ＬＵ１０をイネーブルし、第２電力レール
２５から電力を引き出すようにする。より詳細には、信
号ライン３５をアサートすると、第１イネーブル回路４
０が第１イネーブル信号を発生できるようにし、そして
信号ライン４５をアサートすると、第２イネーブル回路
５０が第２イネーブル信号を発生できるようにする。第
１の突入制限器６０がイネーブルされると、電力レール
１５から電力ライン９５への電流スルー速度が制限され
る。同様に、第２の突入制限器７０をイネーブルする
と、電力レール２５から電力ライン１０５への電流スル
ー速度も制限される。第１の突入制限器６０又は第２の
突入制限器７０がイネーブルされない場合には、電力レ
ール１５及び電力レール２５から引き出される電力が各
々禁止される。
ータ（図示せず）に設置され、これをバックプレーン５
に接続する。第１電源２０は、第１電力レール１５に電
力を供給し、そして第２電源３０は、第２電力レール２
５に電力を供給する。コンピュータは、信号ライン３５
にイネーブル信号をアサートして、ＬＵ１０をイネーブ
ルし、第１電力レール１５から電力を引き出すと共に、
コンピュータは、信号ライン４５にイネーブル信号をア
サートして、ＬＵ１０をイネーブルし、第２電力レール
２５から電力を引き出すようにする。より詳細には、信
号ライン３５をアサートすると、第１イネーブル回路４
０が第１イネーブル信号を発生できるようにし、そして
信号ライン４５をアサートすると、第２イネーブル回路
５０が第２イネーブル信号を発生できるようにする。第
１の突入制限器６０がイネーブルされると、電力レール
１５から電力ライン９５への電流スルー速度が制限され
る。同様に、第２の突入制限器７０をイネーブルする
と、電力レール２５から電力ライン１０５への電流スル
ー速度も制限される。第１の突入制限器６０又は第２の
突入制限器７０がイネーブルされない場合には、電力レ
ール１５及び電力レール２５から引き出される電力が各
々禁止される。
【００１１】電力ライン９５に電力が流れるときは、第
１アイソレーション回路１００は、電力ライン１１７を
経てＤＣＣ１２０へ電力を通流できるようにする。電力
ライン１０５に電力が流れるときは、第２アイソレーシ
ョン回路１１０は、電力ライン１１９を経てＤＣＣ１２
０へ電力を通流できるようにする。ＤＣＣ１２０が第１
イネーブル信号又は第２イネーブル信号のいずれかによ
りイネーブルされたときは、ＤＣＣ１２０は、電力がど
こから導出されるかを区別せずに、電力レール１１７又
は電力レール１１９からの電力をＤＣＣ出力１６０へと
変換する。このように構成されたＬＵ１０は、このＬＵ
１０、これが取り付けられるコンピュータ（図示せず）
又は他の関連回路にダメージを及ぼすような電源サー
ジ、アーク等の発生を防止するように電源２０及び３０
から次のように取り外すことができる。通常の作動モー
ドにおいては、ＬＵ１０がバックプレーン５に完全に接
続される。ユーザがＬＵ１０をバックプレーン５から取
り外し始める場合に、最初に、第１対の短絡ピン７３が
第１の開路する回路８０から電気的に減結合されそして
第２対の短絡ピン８３が第２の開路する回路９０から電
気的に減結合され、その間に、第１の突入制限器６０は
第１の電力レール１５に接続されたままでありそして第
２の突入制限器７０は第２の電力レール２５に接続され
たままである。最初の減結合に応答して、第１の開路す
る回路８０は、第１のイネーブル回路４０を第１突入制
限器６０及びＤＣＣ１２０から減結合し、そして第２の
開路する回路９０は、第２のイネーブル回路５０を第２
の突入制限器７０及びＤＣＣ１２０から減結合する。第
１又は第２のイネーブル信号がないと、ＤＣＣ１２０は
第１電力レール１５又は第２電力レール２５から電力を
導出せず、そしてＬＵ１０は効果的にオフに切り換えら
れる。次いで、ユーザは、ＬＵ１０をコンピュータシス
テムから安全に除去し続けることができ、これにより、
ＬＵ１０を電力レール１５、電力レール２５及びバック
プレーン５の他部分から減結合することができる。
１アイソレーション回路１００は、電力ライン１１７を
経てＤＣＣ１２０へ電力を通流できるようにする。電力
ライン１０５に電力が流れるときは、第２アイソレーシ
ョン回路１１０は、電力ライン１１９を経てＤＣＣ１２
０へ電力を通流できるようにする。ＤＣＣ１２０が第１
イネーブル信号又は第２イネーブル信号のいずれかによ
りイネーブルされたときは、ＤＣＣ１２０は、電力がど
こから導出されるかを区別せずに、電力レール１１７又
は電力レール１１９からの電力をＤＣＣ出力１６０へと
変換する。このように構成されたＬＵ１０は、このＬＵ
１０、これが取り付けられるコンピュータ（図示せず）
又は他の関連回路にダメージを及ぼすような電源サー
ジ、アーク等の発生を防止するように電源２０及び３０
から次のように取り外すことができる。通常の作動モー
ドにおいては、ＬＵ１０がバックプレーン５に完全に接
続される。ユーザがＬＵ１０をバックプレーン５から取
り外し始める場合に、最初に、第１対の短絡ピン７３が
第１の開路する回路８０から電気的に減結合されそして
第２対の短絡ピン８３が第２の開路する回路９０から電
気的に減結合され、その間に、第１の突入制限器６０は
第１の電力レール１５に接続されたままでありそして第
２の突入制限器７０は第２の電力レール２５に接続され
たままである。最初の減結合に応答して、第１の開路す
る回路８０は、第１のイネーブル回路４０を第１突入制
限器６０及びＤＣＣ１２０から減結合し、そして第２の
開路する回路９０は、第２のイネーブル回路５０を第２
の突入制限器７０及びＤＣＣ１２０から減結合する。第
１又は第２のイネーブル信号がないと、ＤＣＣ１２０は
第１電力レール１５又は第２電力レール２５から電力を
導出せず、そしてＬＵ１０は効果的にオフに切り換えら
れる。次いで、ユーザは、ＬＵ１０をコンピュータシス
テムから安全に除去し続けることができ、これにより、
ＬＵ１０を電力レール１５、電力レール２５及びバック
プレーン５の他部分から減結合することができる。
【００１２】交換ＬＵ１０を挿入する際には、接続の順
序が逆転される。第１対の短絡ピン７３が第１の開路す
る回路８０に接続されるか又は第２対の短絡ピン８３が
第２の開路する回路９０に接続される前に、電力レール
１５が第１の突入制限器６０に接続されそして電力レー
ル２５が第２の突入制限器７０に接続される。各電力レ
ールは、ＬＵ１０が電力を導出し始める前にＬＵ１０に
接続されるので、電力レールからＬＵ１０へのアーク発
生が低減される。第１対の短絡ピン７３及び第２対の短
絡ピン８３の機能は、「先ブレーク・後メーク」接続と
して知られている。図２は、本発明の一実施例の回路図
である。図２において、電力混合回路１４は、信号ライ
ン３５及び４５を経て制御信号ＳＰＩ−ＳＥＬ０及びＳ
ＰＩ−ＳＥＬ１を各々受け取る。ＳＰＩ−ＳＥＬ信号に
加えて他の制御信号を受け取るための付加的な制御入力
は図示されていない。制御信号は、標準論理レベル信号
である。第１及び第２の電源は典型的に直流電源であ
り、バッテリ又は一般電源から導出することができる。
図２においては、混乱を避けるために正電圧規定が使用
されるが、電力レール１５及び２５の電圧は、−４８ボ
ルトのような負であってもよいことが当業者に明らかで
あろう。（実際に、図３は、明らかなように、負電圧規
定を使用している。）第１対の短絡ピン７３は、互いに
電気的に短絡される一対のピン７４及び７５である。第
２対の短絡ピン８３は、互いに電気的に短絡される一対
のピン８４及び８５である。これらピン７４、７５、８
４及び８５の物理的な長さは、バックプレーン５上の他
のピンの長さより短い。ＬＵ１０がバックプレーン５か
ら部分的に取り外された場合には、バックプレーン５の
他のピン、例えば、第１電力レール１５又は第２電力レ
ール２５がＬＵ１０との接続を緩める前に、ピン７４、
７５、８４及び８５がＬＵ１０との物理的及び電気的な
接続を緩める。その結果として、ＬＵ１０がバス５から
部分的に取り外されたときには、第１イネーブル信号及
び第２イネーブル信号が電力混合回路１４の他の部分か
ら電気的に減結合される。第１及び第２対の短絡ピン７
３及び８３は、「先ブレーク・後メーク」構成とされ
る。短絡ピンの対８３及び８５と、ダイオード１６１、
１６３とオプトアイソレータ４１、５１との間の関連回
路とを用いた先ブレーク・後メークの構成体は、図１の
開路する回路８０、９０を形成する。
序が逆転される。第１対の短絡ピン７３が第１の開路す
る回路８０に接続されるか又は第２対の短絡ピン８３が
第２の開路する回路９０に接続される前に、電力レール
１５が第１の突入制限器６０に接続されそして電力レー
ル２５が第２の突入制限器７０に接続される。各電力レ
ールは、ＬＵ１０が電力を導出し始める前にＬＵ１０に
接続されるので、電力レールからＬＵ１０へのアーク発
生が低減される。第１対の短絡ピン７３及び第２対の短
絡ピン８３の機能は、「先ブレーク・後メーク」接続と
して知られている。図２は、本発明の一実施例の回路図
である。図２において、電力混合回路１４は、信号ライ
ン３５及び４５を経て制御信号ＳＰＩ−ＳＥＬ０及びＳ
ＰＩ−ＳＥＬ１を各々受け取る。ＳＰＩ−ＳＥＬ信号に
加えて他の制御信号を受け取るための付加的な制御入力
は図示されていない。制御信号は、標準論理レベル信号
である。第１及び第２の電源は典型的に直流電源であ
り、バッテリ又は一般電源から導出することができる。
図２においては、混乱を避けるために正電圧規定が使用
されるが、電力レール１５及び２５の電圧は、−４８ボ
ルトのような負であってもよいことが当業者に明らかで
あろう。（実際に、図３は、明らかなように、負電圧規
定を使用している。）第１対の短絡ピン７３は、互いに
電気的に短絡される一対のピン７４及び７５である。第
２対の短絡ピン８３は、互いに電気的に短絡される一対
のピン８４及び８５である。これらピン７４、７５、８
４及び８５の物理的な長さは、バックプレーン５上の他
のピンの長さより短い。ＬＵ１０がバックプレーン５か
ら部分的に取り外された場合には、バックプレーン５の
他のピン、例えば、第１電力レール１５又は第２電力レ
ール２５がＬＵ１０との接続を緩める前に、ピン７４、
７５、８４及び８５がＬＵ１０との物理的及び電気的な
接続を緩める。その結果として、ＬＵ１０がバス５から
部分的に取り外されたときには、第１イネーブル信号及
び第２イネーブル信号が電力混合回路１４の他の部分か
ら電気的に減結合される。第１及び第２対の短絡ピン７
３及び８３は、「先ブレーク・後メーク」構成とされ
る。短絡ピンの対８３及び８５と、ダイオード１６１、
１６３とオプトアイソレータ４１、５１との間の関連回
路とを用いた先ブレーク・後メークの構成体は、図１の
開路する回路８０、９０を形成する。
【００１３】信号ライン３５のＳＰＩ−ＳＥＬ０信号
は、信号ライン２３により、第１イネーブル回路４０及
び第２イネーブル回路５０の制御入力に接続されると共
に、保守論理ユニット（ＭＬＵ）１３０の第１論理入力
に接続される。又、信号ライン４５のＳＰＩ−ＳＥＬ１
信号は、信号ライン３３により、第１イネーブル回路４
０及び第２イネーブル回路５０の制御入力に接続される
と共に、保守論理ユニット（ＭＬＵ）１３０の第２論理
入力に接続される。第１イネーブル回路４０及び第２イ
ネーブル回路５０は、各々、オプトアイソレータ４１及
びオプトアイソレータ５１として実施される。ＭＬＵ１
３０は、第１及び第２の電力制御出力を有し、第１制御
出力は、第１ＭＬＵ信号ライン２１により第１オプトア
イソレータ４１の制御入力に接続されそして第２制御出
力は、第２ＭＬＵ信号ライン３１により第２オプトアイ
ソレータ５１の制御入力に接続される。オプトアイソレ
ータ４１及び５１への入力は、ＳＰＩ−ＳＥＬ０、ＳＰ
Ｉ−ＳＥＬ１及びＭＬＵ１３０からの入力を受け取るた
めにワイヤド「オア」構成にされている。信号ライン２
３、３３及び２１は第１イネーブル回路をイネーブルす
るように働き、そして信号ライン２３、３３及び３１は
第２イネーブル回路をイネーブルするように働く。
は、信号ライン２３により、第１イネーブル回路４０及
び第２イネーブル回路５０の制御入力に接続されると共
に、保守論理ユニット（ＭＬＵ）１３０の第１論理入力
に接続される。又、信号ライン４５のＳＰＩ−ＳＥＬ１
信号は、信号ライン３３により、第１イネーブル回路４
０及び第２イネーブル回路５０の制御入力に接続される
と共に、保守論理ユニット（ＭＬＵ）１３０の第２論理
入力に接続される。第１イネーブル回路４０及び第２イ
ネーブル回路５０は、各々、オプトアイソレータ４１及
びオプトアイソレータ５１として実施される。ＭＬＵ１
３０は、第１及び第２の電力制御出力を有し、第１制御
出力は、第１ＭＬＵ信号ライン２１により第１オプトア
イソレータ４１の制御入力に接続されそして第２制御出
力は、第２ＭＬＵ信号ライン３１により第２オプトアイ
ソレータ５１の制御入力に接続される。オプトアイソレ
ータ４１及び５１への入力は、ＳＰＩ−ＳＥＬ０、ＳＰ
Ｉ−ＳＥＬ１及びＭＬＵ１３０からの入力を受け取るた
めにワイヤド「オア」構成にされている。信号ライン２
３、３３及び２１は第１イネーブル回路をイネーブルす
るように働き、そして信号ライン２３、３３及び３１は
第２イネーブル回路をイネーブルするように働く。
【００１４】第１電力レール１５は、電力パストランジ
スタとして実施された第１電流制限器６０を経てＬＵ１
０に入り、そして直列に接続された第１保護ダイオード
１０２及び第１ヒューズ１０４を経てＤＣコントローラ
（ＤＣＣ）１２０の電力入力に接続される。同様に、第
２電力レール２５は、電力パストランジスタとして実施
された第２電流制限器７０を経てＬＵ１０に入り、そし
て直列に接続された第２保護ダイオード１１２及び第２
ヒューズ１１４を経てＤＣＣ１２０の入力に接続され
る。ＤＣＣ１２０のイネーブル入力は、第１制御ダイオ
ード１６１を経て第１オプトアイソレータ４１の信号入
力及び第１電力パストランジスタ６０のゲートに接続さ
れる。又、ＤＣＣ１２０のイネーブル入力は、第２制御
ダイオード１６３を経て第２オプトアイソレータ５１の
信号入力及び第２電力パストランジスタ７０のゲートに
接続されると共に、プルアップ抵抗１５０を経てＶｃｃ
端子１４０に接続される。第１制御ダイオード１６１
は、第１イネーブル信号が第２電流制限器７０をイネー
ブルするのを防止し、そして第２制御ダイオード１６３
は、第２イネーブル信号が第１電流制限器６０をイネー
ブルするのを防止する。
スタとして実施された第１電流制限器６０を経てＬＵ１
０に入り、そして直列に接続された第１保護ダイオード
１０２及び第１ヒューズ１０４を経てＤＣコントローラ
（ＤＣＣ）１２０の電力入力に接続される。同様に、第
２電力レール２５は、電力パストランジスタとして実施
された第２電流制限器７０を経てＬＵ１０に入り、そし
て直列に接続された第２保護ダイオード１１２及び第２
ヒューズ１１４を経てＤＣＣ１２０の入力に接続され
る。ＤＣＣ１２０のイネーブル入力は、第１制御ダイオ
ード１６１を経て第１オプトアイソレータ４１の信号入
力及び第１電力パストランジスタ６０のゲートに接続さ
れる。又、ＤＣＣ１２０のイネーブル入力は、第２制御
ダイオード１６３を経て第２オプトアイソレータ５１の
信号入力及び第２電力パストランジスタ７０のゲートに
接続されると共に、プルアップ抵抗１５０を経てＶｃｃ
端子１４０に接続される。第１制御ダイオード１６１
は、第１イネーブル信号が第２電流制限器７０をイネー
ブルするのを防止し、そして第２制御ダイオード１６３
は、第２イネーブル信号が第１電流制限器６０をイネー
ブルするのを防止する。
【００１５】レールＯＫ信号発生回路１７０は、第１テ
ストオプトアイソレータ１８０を備え、その制御入力
は、第１電力パストランジスタ６０の出力と第１保護ダ
イオード１０２の入力との間に位置する第１テストノー
ド１８３に接続され、そしてその出力は、第１テスト信
号ライン１８５によりＭＬＵ１３０の第１テスト入力に
接続される。第２テストオプトアイソレータ１９０は、
その制御入力が、第２電力パストランジスタ７０の出力
と第２保護ダイオード１１２の入力との間に位置する第
２テストノード１９３に接続され、そしてその出力が、
第２テスト信号ライン１９５によりＭＬＵ１３０の第２
テスト入力に接続される。レールＯＫ信号発生回路１７
０は、図１には示されていない。動作に際して、システ
ムコントローラ（図示せず）は、ＳＰＩ−ＳＥＬ信号の
一方、他方又は両方をアサートする。ＳＰＩ−ＳＥＬ信
号（又はそれらのいずれか）がアサートされると、ＬＵ
１０は、他の制御信号（図示せず、ここでは関係ない）
に応答するようにイネーブルされる。更に、ＬＵ１０の
両電力レール１５及び２５は、いずれかのＳＰＩ−ＳＥ
Ｌ信号をアサートすることによりオンにすることができ
る。というのは、これら信号は、第１又は第２の信号ラ
イン２３又は３３によって両オプトアイソレータ４１及
び５１に各々接続されるからである。従って、ＳＰＩ−
ＳＥＬ信号の各々は、両方の制御オプトアイソレータ４
１及び５１を付勢できるに充分な高レベル駆動電流を有
していなければならない。ＤＣＣ１２０の出力電圧が安
定化すると、制御システムは他の制御信号（図示せず）
を使用して、ＭＬＵ１３０がＭＬＵ制御ライン２１及び
３１を経てオプトアイソレータ４１及び５１に電力制御
信号をアサートするようにさせ、そしてＳＰＩ−ＳＥＬ
信号を否定できるようにする。従って、ＳＰＩ−ＳＥＬ
信号は、ユニット選択及び電力制御の２つの機能を実行
する。
ストオプトアイソレータ１８０を備え、その制御入力
は、第１電力パストランジスタ６０の出力と第１保護ダ
イオード１０２の入力との間に位置する第１テストノー
ド１８３に接続され、そしてその出力は、第１テスト信
号ライン１８５によりＭＬＵ１３０の第１テスト入力に
接続される。第２テストオプトアイソレータ１９０は、
その制御入力が、第２電力パストランジスタ７０の出力
と第２保護ダイオード１１２の入力との間に位置する第
２テストノード１９３に接続され、そしてその出力が、
第２テスト信号ライン１９５によりＭＬＵ１３０の第２
テスト入力に接続される。レールＯＫ信号発生回路１７
０は、図１には示されていない。動作に際して、システ
ムコントローラ（図示せず）は、ＳＰＩ−ＳＥＬ信号の
一方、他方又は両方をアサートする。ＳＰＩ−ＳＥＬ信
号（又はそれらのいずれか）がアサートされると、ＬＵ
１０は、他の制御信号（図示せず、ここでは関係ない）
に応答するようにイネーブルされる。更に、ＬＵ１０の
両電力レール１５及び２５は、いずれかのＳＰＩ−ＳＥ
Ｌ信号をアサートすることによりオンにすることができ
る。というのは、これら信号は、第１又は第２の信号ラ
イン２３又は３３によって両オプトアイソレータ４１及
び５１に各々接続されるからである。従って、ＳＰＩ−
ＳＥＬ信号の各々は、両方の制御オプトアイソレータ４
１及び５１を付勢できるに充分な高レベル駆動電流を有
していなければならない。ＤＣＣ１２０の出力電圧が安
定化すると、制御システムは他の制御信号（図示せず）
を使用して、ＭＬＵ１３０がＭＬＵ制御ライン２１及び
３１を経てオプトアイソレータ４１及び５１に電力制御
信号をアサートするようにさせ、そしてＳＰＩ−ＳＥＬ
信号を否定できるようにする。従って、ＳＰＩ−ＳＥＬ
信号は、ユニット選択及び電力制御の２つの機能を実行
する。
【００１６】両方の制御オプトアイソレータ４１及び５
１の信号入力に電流が流れるときには、第１及び第２の
電力パストランジスタ６０及び７０のゲートの電圧レベ
ルがプルアップ抵抗１５０にまたがる電圧降下により低
レベルとなる。これは、第１及び第２の電力パストラン
ジスタ６０及び７０が電力レール１５及び２５から電力
を導通できるようにする。また、例えば、第１のＭＬＵ
制御ラインを経てオプトアイソレータ４１へ送られる制
御信号が否定されたときには、第１のオプトアイソレー
タ４１の信号入力に電流が流れず、第１の電力パストラ
ンジスタ６０のゲートが約Ｖｃｃに引っ張られる。その
結果、第１の電力パストランジスタ６０は導通を停止
し、第１の電力レール１５から電力は導出されない。し
かしながら、第２のオプトアイソレータ５１の信号入力
には電流が流れ続ける。従って、第２の電力パストラン
ジスタ７０のゲート電圧は低レベルに保持され、第２の
電力レール２５から電力を引き出すことができる。制御
ダイオード１６１は、第２のオプトアイソレータ５１の
信号入力に流れる電流が第１の電力パストランジスタ６
０のゲート電圧を低レベルに引っ張らないよう確保す
る。（制御ダイオード１６３は、オプトアイソレータ４
１の導通により第２の電力パストランジスタ７０がター
ンオンするのを防ぐように同じ機能を実行する。）保護
ダイオード１０２及び１１２の機能を以下に説明する。
電力ライン１１７及び電力ライン１１９は、これら電力
ライン１１７及び１１９が等しく付勢される限り、ＤＣ
Ｃ１２０の前に接続されるので、保護ダイオード１０２
及び１１２は必要とされない。しかしながら、電力レー
ルの一方、例えば、電力レール１５から電力が引き出さ
れない場合には、保護ダイオード１０２は、電力ライン
１１９からの電力が逆の電力流を生じないよう確保す
る。これに対し、保護ダイオード１１２は、電力ライン
１１７からの電力が逆の電力流を生じないように確保す
る。
１の信号入力に電流が流れるときには、第１及び第２の
電力パストランジスタ６０及び７０のゲートの電圧レベ
ルがプルアップ抵抗１５０にまたがる電圧降下により低
レベルとなる。これは、第１及び第２の電力パストラン
ジスタ６０及び７０が電力レール１５及び２５から電力
を導通できるようにする。また、例えば、第１のＭＬＵ
制御ラインを経てオプトアイソレータ４１へ送られる制
御信号が否定されたときには、第１のオプトアイソレー
タ４１の信号入力に電流が流れず、第１の電力パストラ
ンジスタ６０のゲートが約Ｖｃｃに引っ張られる。その
結果、第１の電力パストランジスタ６０は導通を停止
し、第１の電力レール１５から電力は導出されない。し
かしながら、第２のオプトアイソレータ５１の信号入力
には電流が流れ続ける。従って、第２の電力パストラン
ジスタ７０のゲート電圧は低レベルに保持され、第２の
電力レール２５から電力を引き出すことができる。制御
ダイオード１６１は、第２のオプトアイソレータ５１の
信号入力に流れる電流が第１の電力パストランジスタ６
０のゲート電圧を低レベルに引っ張らないよう確保す
る。（制御ダイオード１６３は、オプトアイソレータ４
１の導通により第２の電力パストランジスタ７０がター
ンオンするのを防ぐように同じ機能を実行する。）保護
ダイオード１０２及び１１２の機能を以下に説明する。
電力ライン１１７及び電力ライン１１９は、これら電力
ライン１１７及び１１９が等しく付勢される限り、ＤＣ
Ｃ１２０の前に接続されるので、保護ダイオード１０２
及び１１２は必要とされない。しかしながら、電力レー
ルの一方、例えば、電力レール１５から電力が引き出さ
れない場合には、保護ダイオード１０２は、電力ライン
１１９からの電力が逆の電力流を生じないよう確保す
る。これに対し、保護ダイオード１１２は、電力ライン
１１７からの電力が逆の電力流を生じないように確保す
る。
【００１７】保護ヒューズ１０４及び１１４は、ＤＣＣ
１２０にスプリアスな短絡又は他の機能不良がある場合
に、限定された量の電流が電力レール１５及び２０から
引き出されるように確保する。別の実施例では、保護ヒ
ューズ１０４及び１１４は、電力レール１５と第１突入
制限器６０との間及び電力レール２５と第２突入制限器
７０との間に各々配置されて、電力混合回路１４の回路
保護を行うことができる。レールＯＫ信号発生回路１７
０は、ＭＬＵ１３０が第１電力レール１５及び第２電力
レール２０から引き出される電力の状態を監視できるよ
うにする。ＬＵ１０がバックプレーン５のコネクタから
取り外されるプロセスにあるときには、他のピン（例え
ば、電力レール１５及び２５をＬＵ１０に連通するも
の）よりも短いピン７４及び７５（並びに８４、８５）
は、電力パストランジスタ６０が電力レール１５への電
気的接続をブレークする前に、第１イネーブル回路４０
と電力パストランジスタ６０との間の電気的接続をブレ
ークする。同様に、ピン８４及び８５は、電力パストラ
ンジスタ７０が電力レール２５への電気的接続をブレー
クする前に、第２イネーブル回路５０と電力パストラン
ジスタ７０との間の電気的接続をブレークする。これら
の電気的接続をブレークすると、ＤＣＣ１２０からのイ
ネーブル信号が除去される。従って、ＬＵ１０がバック
プレーン５から完全に引き出される前に、より詳細に
は、電力レール１５及び電力レール２５から完全に引き
出される前に、ＬＵ１０は既に電源遮断され、従って、
電源に関連した問題がほとんどなくなる。
１２０にスプリアスな短絡又は他の機能不良がある場合
に、限定された量の電流が電力レール１５及び２０から
引き出されるように確保する。別の実施例では、保護ヒ
ューズ１０４及び１１４は、電力レール１５と第１突入
制限器６０との間及び電力レール２５と第２突入制限器
７０との間に各々配置されて、電力混合回路１４の回路
保護を行うことができる。レールＯＫ信号発生回路１７
０は、ＭＬＵ１３０が第１電力レール１５及び第２電力
レール２０から引き出される電力の状態を監視できるよ
うにする。ＬＵ１０がバックプレーン５のコネクタから
取り外されるプロセスにあるときには、他のピン（例え
ば、電力レール１５及び２５をＬＵ１０に連通するも
の）よりも短いピン７４及び７５（並びに８４、８５）
は、電力パストランジスタ６０が電力レール１５への電
気的接続をブレークする前に、第１イネーブル回路４０
と電力パストランジスタ６０との間の電気的接続をブレ
ークする。同様に、ピン８４及び８５は、電力パストラ
ンジスタ７０が電力レール２５への電気的接続をブレー
クする前に、第２イネーブル回路５０と電力パストラン
ジスタ７０との間の電気的接続をブレークする。これら
の電気的接続をブレークすると、ＤＣＣ１２０からのイ
ネーブル信号が除去される。従って、ＬＵ１０がバック
プレーン５から完全に引き出される前に、より詳細に
は、電力レール１５及び電力レール２５から完全に引き
出される前に、ＬＵ１０は既に電源遮断され、従って、
電源に関連した問題がほとんどなくなる。
【００１８】図３は、本発明の別の実施例の回路図であ
る。電力混合回路１４を含む論理ユニット（ＬＵ）１０
はバックプレーン５に接続される。バックプレーン５
は、第１電力レール１５と、第２電力レール２５と、第
１信号ライン３５と、電力復帰レール５５と、第２信号
ライン４５と、コネクタ（図示せず）とを備え、該コネ
クタは、第１短絡ピン７３及び第２短絡ピン８３を含
む。図３においては、負の電力規定が使用され、第１電
力レール１５及び第２電力レール２５が好ましくは−４
０ないし−６０ボルトの負の電圧を発生する。第１短絡
ピン７３及び第２短絡ピン８３は、「後メーク・先ブレ
ーク」構成でバックプレーン５の電力復帰レール５５に
接続される。従って、第１及び第２の短絡ピン７３及び
８３は、ＬＵ１０が第１及び第２の電力レール１５及び
２５と第１及び第２の短絡ピン７３及び８３とに接続さ
れた後にのみ、第１及び第２のイネーブル回路４０及び
５０を電力復帰レール５５へ接続するように動作する。
これに対して、第１及び第２の短絡ピン７３及び８３
は、ＬＵ１０が第１及び第２の電力レール１５及び２５
から減結合される前に、第１及び第２のイネーブル回路
４０及び５０を電力復帰レール５５から減結合するよう
に動作する。
る。電力混合回路１４を含む論理ユニット（ＬＵ）１０
はバックプレーン５に接続される。バックプレーン５
は、第１電力レール１５と、第２電力レール２５と、第
１信号ライン３５と、電力復帰レール５５と、第２信号
ライン４５と、コネクタ（図示せず）とを備え、該コネ
クタは、第１短絡ピン７３及び第２短絡ピン８３を含
む。図３においては、負の電力規定が使用され、第１電
力レール１５及び第２電力レール２５が好ましくは−４
０ないし−６０ボルトの負の電圧を発生する。第１短絡
ピン７３及び第２短絡ピン８３は、「後メーク・先ブレ
ーク」構成でバックプレーン５の電力復帰レール５５に
接続される。従って、第１及び第２の短絡ピン７３及び
８３は、ＬＵ１０が第１及び第２の電力レール１５及び
２５と第１及び第２の短絡ピン７３及び８３とに接続さ
れた後にのみ、第１及び第２のイネーブル回路４０及び
５０を電力復帰レール５５へ接続するように動作する。
これに対して、第１及び第２の短絡ピン７３及び８３
は、ＬＵ１０が第１及び第２の電力レール１５及び２５
から減結合される前に、第１及び第２のイネーブル回路
４０及び５０を電力復帰レール５５から減結合するよう
に動作する。
【００１９】図３に示す実施例においては、信号ライン
３５及び４５によって搬送されるＳＰＩ ＳＥＬ０及び
ＳＰＩ ＳＥＬ１信号が図２の実施例のように与えられ
る。この実施例では、ＭＬＵが図示されていない。第１
システムイネーブル信号は、ＳＰＩ ＳＥＬ０から信号
ライン２３に信号が現れるときにアサートされ、そして
第２システムイネーブル信号は、ＳＰＩ ＳＥＬ１から
信号ライン３３に信号が現れるときにアサートされる。
第１及び第２のイネーブル回路４０及び５０は、これら
第１及び第２のイネーブル回路４０及び５０が電力復帰
レール５５に接続されたとき及び第１システムイネーブ
ル信号又は第２システムイネーブル信号が各々アサート
されたときに、第１及び第２イネーブル信号を発生す
る。この実施例では、第１及び第２のイネーブル回路４
０及び５０は、オプトアイソレータ４１及び５１であ
る。第１及び第２の突入制限器６０及び７０は、ヒュー
ズ１０４及び１１４と、金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）６２及び７２と、ゲート電圧
制限回路６４及び７４を各々備えている。ヒューズ１０
４及び１１４は、第１及び第２の電力レール１５及び２
５に流れるピーク電流を各々制限する。ＭＯＳＦＥＴ６
２及び７２は、これらＭＯＳＦＥＴの各ゲート電圧に応
答して、第１及び第２の電流を電力レール１５及び２５
から引き出せるようにする。第１及び第２のゲート電圧
制限回路６４及び７２は、各々第１及び第２のイネーブ
ル信号に応答してＭＯＳＦＥＴ６２及び７２へ指数関数
的に増加するゲート電圧を与える。
３５及び４５によって搬送されるＳＰＩ ＳＥＬ０及び
ＳＰＩ ＳＥＬ１信号が図２の実施例のように与えられ
る。この実施例では、ＭＬＵが図示されていない。第１
システムイネーブル信号は、ＳＰＩ ＳＥＬ０から信号
ライン２３に信号が現れるときにアサートされ、そして
第２システムイネーブル信号は、ＳＰＩ ＳＥＬ１から
信号ライン３３に信号が現れるときにアサートされる。
第１及び第２のイネーブル回路４０及び５０は、これら
第１及び第２のイネーブル回路４０及び５０が電力復帰
レール５５に接続されたとき及び第１システムイネーブ
ル信号又は第２システムイネーブル信号が各々アサート
されたときに、第１及び第２イネーブル信号を発生す
る。この実施例では、第１及び第２のイネーブル回路４
０及び５０は、オプトアイソレータ４１及び５１であ
る。第１及び第２の突入制限器６０及び７０は、ヒュー
ズ１０４及び１１４と、金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）６２及び７２と、ゲート電圧
制限回路６４及び７４を各々備えている。ヒューズ１０
４及び１１４は、第１及び第２の電力レール１５及び２
５に流れるピーク電流を各々制限する。ＭＯＳＦＥＴ６
２及び７２は、これらＭＯＳＦＥＴの各ゲート電圧に応
答して、第１及び第２の電流を電力レール１５及び２５
から引き出せるようにする。第１及び第２のゲート電圧
制限回路６４及び７２は、各々第１及び第２のイネーブ
ル信号に応答してＭＯＳＦＥＴ６２及び７２へ指数関数
的に増加するゲート電圧を与える。
【００２０】第１のゲート電圧制限回路６４は、抵抗６
５及びキャパシタ６６を含み、これらは、ＬＵ１０がコ
ンピュータに最初に設置されるときにゲート電圧の指数
関数的な立上り時間を定める。又、第１のゲート電圧制
限回路６４は、抵抗６７及びダイオード６８も含み、こ
れらは、ＬＵ１０がコンピュータから取り外されるとき
にゲート電圧の立下り時間に作用する。第２のゲート電
圧制限回路６４は、抵抗７５及び７７、キャパシタ７６
及びダイオード７８で、第１のゲート電圧制限回路６４
と同様に動作する。第１及び第２のアイソレーション回
路１００及び１１０は、第１及び第２の電流制限器６０
及び７０に接続され、そして図２のダイオード１０２及
び１１２と同様に、２つの電力レール１５、２５を電気
的に分離するように動作する。ＤＣＣ１２０は、第１及
び第２のダイオード１０２及び１１２と、電力復帰レー
ル５５とに接続され、そしてＤＣＣ１２０は、電力レー
ル１１７からの電流を直流出力１６０に変換すると共
に、電力レール１１９からの電流を直流出力１６０に変
換する。レールＯＫ回路１７０は、図２に示したレール
ＯＫ回路１７０の実施例と同様である。
５及びキャパシタ６６を含み、これらは、ＬＵ１０がコ
ンピュータに最初に設置されるときにゲート電圧の指数
関数的な立上り時間を定める。又、第１のゲート電圧制
限回路６４は、抵抗６７及びダイオード６８も含み、こ
れらは、ＬＵ１０がコンピュータから取り外されるとき
にゲート電圧の立下り時間に作用する。第２のゲート電
圧制限回路６４は、抵抗７５及び７７、キャパシタ７６
及びダイオード７８で、第１のゲート電圧制限回路６４
と同様に動作する。第１及び第２のアイソレーション回
路１００及び１１０は、第１及び第２の電流制限器６０
及び７０に接続され、そして図２のダイオード１０２及
び１１２と同様に、２つの電力レール１５、２５を電気
的に分離するように動作する。ＤＣＣ１２０は、第１及
び第２のダイオード１０２及び１１２と、電力復帰レー
ル５５とに接続され、そしてＤＣＣ１２０は、電力レー
ル１１７からの電流を直流出力１６０に変換すると共
に、電力レール１１９からの電流を直流出力１６０に変
換する。レールＯＫ回路１７０は、図２に示したレール
ＯＫ回路１７０の実施例と同様である。
【００２１】動作に際して、第１及び第２の短絡ピン７
３及び７４の「先ブレーク・後メーク」構成により、第
１及び第２のイネーブル回路４０及び５０は、ＬＵ１０
が第１及び第２の電力レール１５及び２５に完全に接続
されるまで、第１又は第２のイネーブル信号を発生する
ことができない。ＬＵ１０がバックプレーン５に完全に
接続された後に、第１及び第２のイネーブル回路５０及
び５０は電力復帰レール５５に接続される。次いで、第
１及び／又は第２のシステムイネーブル信号に応答し、
第１及び／又は第２のイネーブル回路４０及び６０は、
各々、第１及び／又は第２のイネーブル信号を発生す
る。この第１及び／又は第２のイネーブル信号に応答し
て、ＭＯＳＦＥＴ６２及び７２のゲート電圧が指数関数
的に上昇し、従って、ＭＯＳＦＥＴ６２及び７２は、電
流を指数関数的に導通する。従って、第１及び／又は第
２の電流制限器は、第１及び／又は第２の電流を発生す
る。第１及び／又は第２の電流は、ダイオード１０２及
び／又は１１２を通過し、そしてＤＣＣ１２０へ入力さ
れて、直流出力が発生される。ＬＵ１０がコンピュータ
システムから取り外される際には、第１及び第２の短絡
ピン７３及び７４が第１及び第２のイネーブル回路４０
及び５０を電力復帰レール５５から各々減結合し、それ
故、第１及び第２のイネーブル信号がデアサートされ
る。これらイネーブル信号がデアサートされると、ＭＯ
ＳＦＥＴ６２及び７２のゲート電圧が迅速に下降し、従
って、ＭＯＳＦＥＴ６２及び７２は電流の通流を禁止す
る。従って、第１及び第２の電流制限器６０及び７０
は、各々電力レール１５及び２５から電流が引き出され
るのを禁止する。電力レール１５及び２５から引き出さ
れる電流が除去されると、ＬＵ１０は、コンピュータシ
ステムから安全に取り外すことができる。
３及び７４の「先ブレーク・後メーク」構成により、第
１及び第２のイネーブル回路４０及び５０は、ＬＵ１０
が第１及び第２の電力レール１５及び２５に完全に接続
されるまで、第１又は第２のイネーブル信号を発生する
ことができない。ＬＵ１０がバックプレーン５に完全に
接続された後に、第１及び第２のイネーブル回路５０及
び５０は電力復帰レール５５に接続される。次いで、第
１及び／又は第２のシステムイネーブル信号に応答し、
第１及び／又は第２のイネーブル回路４０及び６０は、
各々、第１及び／又は第２のイネーブル信号を発生す
る。この第１及び／又は第２のイネーブル信号に応答し
て、ＭＯＳＦＥＴ６２及び７２のゲート電圧が指数関数
的に上昇し、従って、ＭＯＳＦＥＴ６２及び７２は、電
流を指数関数的に導通する。従って、第１及び／又は第
２の電流制限器は、第１及び／又は第２の電流を発生す
る。第１及び／又は第２の電流は、ダイオード１０２及
び／又は１１２を通過し、そしてＤＣＣ１２０へ入力さ
れて、直流出力が発生される。ＬＵ１０がコンピュータ
システムから取り外される際には、第１及び第２の短絡
ピン７３及び７４が第１及び第２のイネーブル回路４０
及び５０を電力復帰レール５５から各々減結合し、それ
故、第１及び第２のイネーブル信号がデアサートされ
る。これらイネーブル信号がデアサートされると、ＭＯ
ＳＦＥＴ６２及び７２のゲート電圧が迅速に下降し、従
って、ＭＯＳＦＥＴ６２及び７２は電流の通流を禁止す
る。従って、第１及び第２の電流制限器６０及び７０
は、各々電力レール１５及び２５から電流が引き出され
るのを禁止する。電力レール１５及び２５から引き出さ
れる電流が除去されると、ＬＵ１０は、コンピュータシ
ステムから安全に取り外すことができる。
【００２２】以上、特定の実施例を参照して本発明を説
明した。しかしながら、特許請求の範囲に規定された本
発明の広い精神及び範囲から逸脱せずに種々の変更や修
正がなされ得ることが当業者に明らかであろう。多数の
変更や修正が容易に明らかである。例えば、ＬＵに接続
される電源及び電力レールの個数を変更し、異なる電源
に対して異なる電圧レベルを使用し、そして第１及び第
２の開路する回路として電力パストランジスタを用いて
各ゲートに短絡信号を加えるようにすることは、本発明
の他の実施例内に含まれる。従って、上記説明及び添付
図面は、単なる説明に過ぎず、本発明をそれに限定する
ものではない。
明した。しかしながら、特許請求の範囲に規定された本
発明の広い精神及び範囲から逸脱せずに種々の変更や修
正がなされ得ることが当業者に明らかであろう。多数の
変更や修正が容易に明らかである。例えば、ＬＵに接続
される電源及び電力レールの個数を変更し、異なる電源
に対して異なる電圧レベルを使用し、そして第１及び第
２の開路する回路として電力パストランジスタを用いて
各ゲートに短絡信号を加えるようにすることは、本発明
の他の実施例内に含まれる。従って、上記説明及び添付
図面は、単なる説明に過ぎず、本発明をそれに限定する
ものではない。
【００２３】
【発明の効果】上述のように構成された本発明の電力混
合装置によれば、交互の電源からの電源入力を切り換え
てＬＵ回路の他の部分を電力の過渡状態やＬＵの「ホッ
ト」除去のような他の電力変動から保護することのでき
る。
合装置によれば、交互の電源からの電源入力を切り換え
てＬＵ回路の他の部分を電力の過渡状態やＬＵの「ホッ
ト」除去のような他の電力変動から保護することのでき
る。
【図１】本発明の好ましい実施例のブロック図である。
【図２】本発明の好ましい実施例の回路図である。
【図３】本発明の別の実施例の回路図である。
５ バックプレーン １０ 論理ユニット（ＬＵ） １４ 電力混合回路 １５、２５ 電力レール ２０、３０ 電源 ２３、３３ 信号ライン ３５、４５ 信号ライン ４０、５０ イネーブル回路 ６０、７０ 突入制限器 ７３、８３ 短絡ピン ８０、９０ 開路する回路 １００、１１０ アイソレーション回路 １２０ 直流コンバータ（ＤＣＣ） １３０ 保守論理ユニット（ＭＬＵ） １６０ 直流出力
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年９月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】欠陥許容コンピュータシステムは、一般
に、システムの１領域に生じた部品故障がシステムの他
の領域に影響するのを防止するように設計されている。
更に、欠陥許容コンピュータシステムは、典型的に、欠
陥部品が修理されるときでも動作を継続しそしてデータ
完全性を維持するように設計される。ある欠陥許容コン
ピュータシステム設計では、一般的な停電の場合にコン
ピュータシステムに動作電力を与えるために無停電電源
（ＵＰＳ）を既に組み込んでいる。このＵＰＳはコンピ
ュータシステムと一般的な壁電源との間に外部使用さ
れ、そしてＵＰＳとコンピュータハードウェアとの間に
は多数のバルク電源が内部使用される。冗長な電源及び
電源ラインをもつことは、１つのバルク電源が欠陥とな
った場合にも、コンピュータは別のバルク電源から供給
される電力で動作を続けることができる。
に、システムの１領域に生じた部品故障がシステムの他
の領域に影響するのを防止するように設計されている。
更に、欠陥許容コンピュータシステムは、典型的に、欠
陥部品が修理されるときでも動作を継続しそしてデータ
完全性を維持するように設計される。ある欠陥許容コン
ピュータシステム設計では、一般的な停電の場合にコン
ピュータシステムに動作電力を与えるために無停電電源
（ＵＰＳ）を既に組み込んでいる。このＵＰＳはコンピ
ュータシステムと一般的な壁電源との間に外部使用さ
れ、そしてＵＰＳとコンピュータハードウェアとの間に
は多数のバルク電源が内部使用される。冗長な電源及び
電源ラインをもつことは、１つのバルク電源が欠陥とな
った場合にも、コンピュータは別のバルク電源から供給
される電力で動作を続けることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】
【発明が解決しようとする課題】多くの場合に、欠陥許
容コンピュータシステムのハードウェアは、欠陥に遭遇
したときに、システムを遮断したり又はコンピュータサ
ービスマンを呼んだりする必要なくユーザが欠陥ハード
ウェアを交換できるように設計されている。交換可能な
コンピュータハードウェアは、一般に、顧客交換可能な
ユニット（ＣＲＵ）又は論理ユニット（ＬＵ）と称す
る。顧客がＣＲＵを交換できることに伴う１つの問題
は、コンピュータシステムが動作している間にＣＲＵへ
の電力がしばしば流れ続け即ち「ホット」状態にあるこ
とである。ＣＲＵがコンピュータのハウジングから物理
的に取り外されたときに依然付勢される場合には、例え
ば、電力サージや、ピン接続にまたがる電気アークによ
って、ユニット、電源又は他のＣＲＵへのダメージが生
じることが考えられる。本発明の目的は、交互の電源か
らの電源入力を切り換えそしてＬＵ回路の他の部分を電
力の過渡状態やＬＵの「ホット」除去のような他の電力
変動から保護することのできる電力混合装置を提供する
ことである。
容コンピュータシステムのハードウェアは、欠陥に遭遇
したときに、システムを遮断したり又はコンピュータサ
ービスマンを呼んだりする必要なくユーザが欠陥ハード
ウェアを交換できるように設計されている。交換可能な
コンピュータハードウェアは、一般に、顧客交換可能な
ユニット（ＣＲＵ）又は論理ユニット（ＬＵ）と称す
る。顧客がＣＲＵを交換できることに伴う１つの問題
は、コンピュータシステムが動作している間にＣＲＵへ
の電力がしばしば流れ続け即ち「ホット」状態にあるこ
とである。ＣＲＵがコンピュータのハウジングから物理
的に取り外されたときに依然付勢される場合には、例え
ば、電力サージや、ピン接続にまたがる電気アークによ
って、ユニット、電源又は他のＣＲＵへのダメージが生
じることが考えられる。本発明の目的は、交互の電源か
らの電源入力を切り換えそしてＬＵ回路の他の部分を電
力の過渡状態やＬＵの「ホット」除去のような他の電力
変動から保護することのできる電力混合装置を提供する
ことである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【課題を解決するための手段】本発明の電力混合装置
は、電力が第１及び／又は第２の電源から供給されるか
を選択する各々第１及び第２のイネーブル信号を発生す
るための第１及び第２のイネーブル回路と；これら第１
及び第２のイネーブル信号に応答して各々第１及び第２
の電源から直流コンバータへ流れる電流の時間変化率を
制限するための第１及び第２の突入制限器と；第１の開
路する回路であってこれが第１対の短絡ピンに接続され
たときに第１の突入制限器及び直流コンバータを第１の
イネーブル回路に接続するための第１の開路する回路
と；第２の開路する回路であってこれが第２対の短絡ピ
ンに接続されたときに第２の突入制限器及び直流コンバ
ータを第２のイネーブル回路に接続するための第２の開
路する回路とを備え；上記第１及び第２対の短絡ピン
は、ＬＵがコンピュータハウジングに完全に挿入された
ときにだけ上記第１及び第２の開路する回路に各々接続
される。本発明の更に別の実施例によれば、第１及び第
２の突入制限器は、金属酸化物シリコンの電界効果トラ
ンジスタを含み、上記第１及び第２の開路する回路は、
オプトアイソレータであり、そして上記第１及び第２対
の短絡ピンは短絡接続部である。
は、電力が第１及び／又は第２の電源から供給されるか
を選択する各々第１及び第２のイネーブル信号を発生す
るための第１及び第２のイネーブル回路と；これら第１
及び第２のイネーブル信号に応答して各々第１及び第２
の電源から直流コンバータへ流れる電流の時間変化率を
制限するための第１及び第２の突入制限器と；第１の開
路する回路であってこれが第１対の短絡ピンに接続され
たときに第１の突入制限器及び直流コンバータを第１の
イネーブル回路に接続するための第１の開路する回路
と；第２の開路する回路であってこれが第２対の短絡ピ
ンに接続されたときに第２の突入制限器及び直流コンバ
ータを第２のイネーブル回路に接続するための第２の開
路する回路とを備え；上記第１及び第２対の短絡ピン
は、ＬＵがコンピュータハウジングに完全に挿入された
ときにだけ上記第１及び第２の開路する回路に各々接続
される。本発明の更に別の実施例によれば、第１及び第
２の突入制限器は、金属酸化物シリコンの電界効果トラ
ンジスタを含み、上記第１及び第２の開路する回路は、
オプトアイソレータであり、そして上記第１及び第２対
の短絡ピンは短絡接続部である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【実施例】添付図面を参照した以下の詳細な説明により
本発明の特徴及び効果が更に理解されよう。図１は、論
理ユニット（ＬＵ）１０を電力混合回路１４を含むもの
として示す。ＬＵ１０は、電力混合回路１４により付勢
される他の機能装置、例えば、二次記憶ユニット（ディ
スク）を含むか又は支持する大きなユニットである。Ｌ
Ｕ１０は、典型的にバックプレーン５の形態の受入接続
部を有するキャビネット又は同様の構造体に取り外し可
能に挿入される構造とされる。バックプレーン５は、第
１及び第２の電力レール１５及び２５と；第１及び第２
の信号ライン３５及び４５と；第１及び第２対の短絡ピ
ン７３及び８３を含むコネクタ（図示せず）とを備えて
いる。第１電源２０は、第１電力レール１５に接続さ
れ、そして第２電源３０は、第２電力レール２５に接続
される。第１電力レール１５、第２電力レール２５、第
１信号ライン３５及び第２信号ライン４５は、ＬＵ１０
がバックプレーン５から物理的に減結合されたときに、
電力混合回路１４から電気的に減結合される。
本発明の特徴及び効果が更に理解されよう。図１は、論
理ユニット（ＬＵ）１０を電力混合回路１４を含むもの
として示す。ＬＵ１０は、電力混合回路１４により付勢
される他の機能装置、例えば、二次記憶ユニット（ディ
スク）を含むか又は支持する大きなユニットである。Ｌ
Ｕ１０は、典型的にバックプレーン５の形態の受入接続
部を有するキャビネット又は同様の構造体に取り外し可
能に挿入される構造とされる。バックプレーン５は、第
１及び第２の電力レール１５及び２５と；第１及び第２
の信号ライン３５及び４５と；第１及び第２対の短絡ピ
ン７３及び８３を含むコネクタ（図示せず）とを備えて
いる。第１電源２０は、第１電力レール１５に接続さ
れ、そして第２電源３０は、第２電力レール２５に接続
される。第１電力レール１５、第２電力レール２５、第
１信号ライン３５及び第２信号ライン４５は、ＬＵ１０
がバックプレーン５から物理的に減結合されたときに、
電力混合回路１４から電気的に減結合される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】電力混合回路１４は、信号ライン２３及び
３３を経て受信信号ライン３５及び４５に各々接続され
る第１及び第２のイネーブル回路４０及び５０を含む。
第１及び第２のイネーブル回路４０及び５０は、信号ラ
イン２１及び３１を経て保守論理ユニット（ＭＬＵ）１
３０に各々接続される。信号ライン２３又は３３或いは
信号ライン２１又は３１上のイネーブル信号に各々応答
して、第１イネーブル回路４０は、第１イネーブル信号
をアサートするように動作し、そして第２イネーブル回
路５０は、第２イネーブル信号をアサートするように動
作する。第１突入制限器６０は、バックプレーン５によ
って第１電力レール１５に接続され、そして第２突入制
限器７０も、バックプレーン５によって電力レール２５
に同様に接続される。第１突入制限器６０は、イネーブ
ルされたときに、第１電力レール１５から流れる電流の
時間変化率、電流スルー速度としても知られている、を
制限すべく動作する。第２突入制限器７０をイネーブル
することは、第２電力レール２５から流れる電流スルー
速度を制限する。別の実施例では、第１の突入制限器６
０及び第２の突入制限器７０は、各々、第１電力レール
１５及び第２電力レール２５から流れる電流の最大量も
制限する。
３３を経て受信信号ライン３５及び４５に各々接続され
る第１及び第２のイネーブル回路４０及び５０を含む。
第１及び第２のイネーブル回路４０及び５０は、信号ラ
イン２１及び３１を経て保守論理ユニット（ＭＬＵ）１
３０に各々接続される。信号ライン２３又は３３或いは
信号ライン２１又は３１上のイネーブル信号に各々応答
して、第１イネーブル回路４０は、第１イネーブル信号
をアサートするように動作し、そして第２イネーブル回
路５０は、第２イネーブル信号をアサートするように動
作する。第１突入制限器６０は、バックプレーン５によ
って第１電力レール１５に接続され、そして第２突入制
限器７０も、バックプレーン５によって電力レール２５
に同様に接続される。第１突入制限器６０は、イネーブ
ルされたときに、第１電力レール１５から流れる電流の
時間変化率、電流スルー速度としても知られている、を
制限すべく動作する。第２突入制限器７０をイネーブル
することは、第２電力レール２５から流れる電流スルー
速度を制限する。別の実施例では、第１の突入制限器６
０及び第２の突入制限器７０は、各々、第１電力レール
１５及び第２電力レール２５から流れる電流の最大量も
制限する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】直流コンバータ（ＤＣＣ）１２０は、信号
ライン１１３によって第１の開路する回路８０に接続さ
れ、信号ライン１１５によって第２の開路する回路９０
に接続され、電力ライン１１７によって第１のアイソレ
ーション回路１００に接続され、そして電力ライン１１
９によって第２のアイソレーション回路１１０に接続さ
れる。ＤＣＣ１２０は、これがイネーブルされたとき
に、電力ライン１１７又は電力ライン１１９からの直流
電力を直流出力１６０に変換する。ＬＵ１０がバックプ
レーン５に完全に結合されたときには、第１及び第２対
の短絡ピン７３及び８３が各々第１及び第２の開路する
回路８０及び９０に接続される。本質的に、対応する第
１及び第２の開路する回路８０及び９０は、第１及び第
２のイネーブル回路４０及び５０の出力を信号ライン７
７及び８７を経て第１及び第２の突入制限器６０及び７
０のイネーブル入力に各々接続する。同様に、かつ実質
的に同時に第１及び第２のイネーブル回路４０及び５０
の出力を信号ライン１１３及び１１５を経てＤＣＣ１２
０のイネーブル入力に各々接続する。その後に、信号ラ
イン３５又は４５にイネーブル信号をアサートすると、
イネーブル回路は、第１及び第２の突入制限器６０及び
７０と、ＤＣＣ１２０をイネーブルする。
ライン１１３によって第１の開路する回路８０に接続さ
れ、信号ライン１１５によって第２の開路する回路９０
に接続され、電力ライン１１７によって第１のアイソレ
ーション回路１００に接続され、そして電力ライン１１
９によって第２のアイソレーション回路１１０に接続さ
れる。ＤＣＣ１２０は、これがイネーブルされたとき
に、電力ライン１１７又は電力ライン１１９からの直流
電力を直流出力１６０に変換する。ＬＵ１０がバックプ
レーン５に完全に結合されたときには、第１及び第２対
の短絡ピン７３及び８３が各々第１及び第２の開路する
回路８０及び９０に接続される。本質的に、対応する第
１及び第２の開路する回路８０及び９０は、第１及び第
２のイネーブル回路４０及び５０の出力を信号ライン７
７及び８７を経て第１及び第２の突入制限器６０及び７
０のイネーブル入力に各々接続する。同様に、かつ実質
的に同時に第１及び第２のイネーブル回路４０及び５０
の出力を信号ライン１１３及び１１５を経てＤＣＣ１２
０のイネーブル入力に各々接続する。その後に、信号ラ
イン３５又は４５にイネーブル信号をアサートすると、
イネーブル回路は、第１及び第２の突入制限器６０及び
７０と、ＤＣＣ１２０をイネーブルする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】動作に際し、ＬＵ１０は、最初にコンピュ
ータ（図示せず）に設置され、これをバックプレーン５
に接続する。第１電源２０は、第１電力レール１５に電
力を供給し、そして第２電源３０は、第２電力レール２
５に電力を供給する。コンピュータは、信号ライン３５
にイネーブル信号をアサートして、ＬＵ１０をイネーブ
ルし、第１電力レール１５から電力を引き出すと共に、
コンピュータは、信号ライン４５にイネーブル信号をア
サートして、ＬＵ１０をイネーブルし、第２電力レール
２５から電力を引き出すようにする。より詳細には、信
号ライン３５によって搬送されたイネーブル信号は、第
１イネーブル回路４０が第１イネーブル信号を発生でき
るようにし、そして同様に信号ライン４５によって搬送
されたイネーブル信号は、第２イネーブル回路５０が第
２イネーブル信号を発生できるようにする。第１の突入
制限器６０がイネーブルされると、電力レール１５から
電力ライン９５への電流スルー速度が制限される。同様
に、第２の突入制限器７０をイネーブルすると、電力レ
ール２５から電力ライン１０５への電流スルー速度も制
限される。第１の突入制限器６０又は第２の突入制限器
７０がイネーブルされない場合には、電力レール１５及
び電力レール２５から引き出される電力が各々禁止され
る。
ータ（図示せず）に設置され、これをバックプレーン５
に接続する。第１電源２０は、第１電力レール１５に電
力を供給し、そして第２電源３０は、第２電力レール２
５に電力を供給する。コンピュータは、信号ライン３５
にイネーブル信号をアサートして、ＬＵ１０をイネーブ
ルし、第１電力レール１５から電力を引き出すと共に、
コンピュータは、信号ライン４５にイネーブル信号をア
サートして、ＬＵ１０をイネーブルし、第２電力レール
２５から電力を引き出すようにする。より詳細には、信
号ライン３５によって搬送されたイネーブル信号は、第
１イネーブル回路４０が第１イネーブル信号を発生でき
るようにし、そして同様に信号ライン４５によって搬送
されたイネーブル信号は、第２イネーブル回路５０が第
２イネーブル信号を発生できるようにする。第１の突入
制限器６０がイネーブルされると、電力レール１５から
電力ライン９５への電流スルー速度が制限される。同様
に、第２の突入制限器７０をイネーブルすると、電力レ
ール２５から電力ライン１０５への電流スルー速度も制
限される。第１の突入制限器６０又は第２の突入制限器
７０がイネーブルされない場合には、電力レール１５及
び電力レール２５から引き出される電力が各々禁止され
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】交換ＬＵ１０を挿入する際には、接続の順
序が逆転される。第１対の短絡ピン７３が第１の開路す
る回路８０に接続されるか又は第２対の短絡ピン８３が
第２の開路する回路９０に接続される前に、電力レール
１５が第１の突入制限器６０に接続されそして電力レー
ル２５が第２の突入制限器７０に接続される。各電力レ
ールは、ＬＵ１０が電力を導出し始める前にＬＵ１０に
接続されるので、電力レールからＬＵ１０へのアーク発
生が低減される。第１対の短絡ピン７３及び第２対の短
絡ピン８３の機能は、「先ブレーク・後メーク」接続と
して知られている。図２は、本発明の一実施例の回路図
である。図２において、電力混合回路１４は、信号ライ
ン３５及び４５を経て制御信号ＳＰＩ−ＳＥＬ０及びＳ
ＰＩ−ＳＥＬ１を各々受け取る。ＳＰＩ−ＳＥＬ信号に
加えて他の制御信号を受け取るための付加的な制御入力
は図示されていない。制御信号は、標準論理レベル信号
である。第１及び第２の電源は典型的に直流電源であ
り、バッテリ又は一般電源から導出することができる。
図２においては、混乱を避けるために正電圧規定が使用
されるが、電力レール１５及び２５の電圧は、−４８ボ
ルトのような負であってもよいことが当業者に明らかで
あろう。（実際に、図３は、明らかなように、負電圧規
定を使用している。）第１対の短絡ピン７３は、互いに
電気的に短絡される一対のピン７４及び７５である。第
２対の短絡ピン８３は、互いに電気的に短絡される一対
のピン８４及び８５である。これらピン７４、７５、８
４及び８５の物理的な長さは、バックプレーン５上の他
のピンの長さより短い。ＬＵ１０がバックプレーン５か
ら部分的に取り外された場合には、バックプレーン５の
他のピン、例えば、第１電力レール１５又は第２電力レ
ール２５がＬＵ１０との接続を緩める前に、ピン７４、
７５、８４及び８５がＬＵ１０との物理的及び電気的な
接続を緩める。その結果として、ＬＵ１０がバックプレ
ーン５から部分的に取り外されたときには、第１イネー
ブル信号及び第２イネーブル信号が電力混合回路１４の
他の部分から電気的に減結合される。ダイオード１６
１、１６３とオプトアイソレータ４１、５１との間の関
連回路と一緒に、短絡ピンの対８３及び８５により実行
される先ブレーク・後メークの構成体は、図１の開路す
る回路８０、９０を形成する。
序が逆転される。第１対の短絡ピン７３が第１の開路す
る回路８０に接続されるか又は第２対の短絡ピン８３が
第２の開路する回路９０に接続される前に、電力レール
１５が第１の突入制限器６０に接続されそして電力レー
ル２５が第２の突入制限器７０に接続される。各電力レ
ールは、ＬＵ１０が電力を導出し始める前にＬＵ１０に
接続されるので、電力レールからＬＵ１０へのアーク発
生が低減される。第１対の短絡ピン７３及び第２対の短
絡ピン８３の機能は、「先ブレーク・後メーク」接続と
して知られている。図２は、本発明の一実施例の回路図
である。図２において、電力混合回路１４は、信号ライ
ン３５及び４５を経て制御信号ＳＰＩ−ＳＥＬ０及びＳ
ＰＩ−ＳＥＬ１を各々受け取る。ＳＰＩ−ＳＥＬ信号に
加えて他の制御信号を受け取るための付加的な制御入力
は図示されていない。制御信号は、標準論理レベル信号
である。第１及び第２の電源は典型的に直流電源であ
り、バッテリ又は一般電源から導出することができる。
図２においては、混乱を避けるために正電圧規定が使用
されるが、電力レール１５及び２５の電圧は、−４８ボ
ルトのような負であってもよいことが当業者に明らかで
あろう。（実際に、図３は、明らかなように、負電圧規
定を使用している。）第１対の短絡ピン７３は、互いに
電気的に短絡される一対のピン７４及び７５である。第
２対の短絡ピン８３は、互いに電気的に短絡される一対
のピン８４及び８５である。これらピン７４、７５、８
４及び８５の物理的な長さは、バックプレーン５上の他
のピンの長さより短い。ＬＵ１０がバックプレーン５か
ら部分的に取り外された場合には、バックプレーン５の
他のピン、例えば、第１電力レール１５又は第２電力レ
ール２５がＬＵ１０との接続を緩める前に、ピン７４、
７５、８４及び８５がＬＵ１０との物理的及び電気的な
接続を緩める。その結果として、ＬＵ１０がバックプレ
ーン５から部分的に取り外されたときには、第１イネー
ブル信号及び第２イネーブル信号が電力混合回路１４の
他の部分から電気的に減結合される。ダイオード１６
１、１６３とオプトアイソレータ４１、５１との間の関
連回路と一緒に、短絡ピンの対８３及び８５により実行
される先ブレーク・後メークの構成体は、図１の開路す
る回路８０、９０を形成する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】信号ライン３５のＳＰＩ−ＳＥＬ０信号
は、信号ライン２３により、第１及び第２イネーブル回
路４０、５０の制御入力に接続されると共に、保守論理
ユニット（ＭＬＵ）１３０の第１論理入力に接続され
る。又、信号ライン４５のＳＰＩ−ＳＥＬ１信号は、信
号ライン３３により、第１及び第２イネーブル回路４
０、５０の制御入力に接続されると共に、保守論理ユニ
ット（ＭＬＵ）１３０の第２論理入力に接続される。図
２に示すように、第１及び第２イネーブル回路４０、５
０は、各々、オプトアイソレータ４１、５１として実施
される。ＭＬＵ１３０は、第１及び第２の電力制御出力
を有し、第１制御出力は、第１ＭＬＵ信号ライン２１に
より第１オプトアイソレータ４１の制御入力に接続され
そして第２制御出力は、第２ＭＬＵ信号ライン３１によ
り第２オプトアイソレータ５１の制御入力に接続され
る。オプトアイソレータ４１及び５１への入力は、ＳＰ
Ｉ−ＳＥＬ０、ＳＰＩ−ＳＥＬ１及びＭＬＵ１３０から
の入力を受け取るためにワイヤド「オア」構成にされて
いる。信号ライン２３、３３及び２１は第１イネーブル
回路をイネーブルするように働き、そして信号ライン２
３、３３及び３１は第２イネーブル回路をイネーブルす
るように働く。
は、信号ライン２３により、第１及び第２イネーブル回
路４０、５０の制御入力に接続されると共に、保守論理
ユニット（ＭＬＵ）１３０の第１論理入力に接続され
る。又、信号ライン４５のＳＰＩ−ＳＥＬ１信号は、信
号ライン３３により、第１及び第２イネーブル回路４
０、５０の制御入力に接続されると共に、保守論理ユニ
ット（ＭＬＵ）１３０の第２論理入力に接続される。図
２に示すように、第１及び第２イネーブル回路４０、５
０は、各々、オプトアイソレータ４１、５１として実施
される。ＭＬＵ１３０は、第１及び第２の電力制御出力
を有し、第１制御出力は、第１ＭＬＵ信号ライン２１に
より第１オプトアイソレータ４１の制御入力に接続され
そして第２制御出力は、第２ＭＬＵ信号ライン３１によ
り第２オプトアイソレータ５１の制御入力に接続され
る。オプトアイソレータ４１及び５１への入力は、ＳＰ
Ｉ−ＳＥＬ０、ＳＰＩ−ＳＥＬ１及びＭＬＵ１３０から
の入力を受け取るためにワイヤド「オア」構成にされて
いる。信号ライン２３、３３及び２１は第１イネーブル
回路をイネーブルするように働き、そして信号ライン２
３、３３及び３１は第２イネーブル回路をイネーブルす
るように働く。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】第１電力レール１５は、電力パストランジ
スタとして実施された第１電流制限器６０を経てＬＵ１
０に入り、そして直列に接続された第１保護ダイオード
１０２及び第１ヒューズ１０４を経てＤＣコントローラ
（ＤＣＣ）１２０の電力入力に接続される。同様に、第
２電力レール２５は、電力パストランジスタとして実施
された第２電流制限器７０を経てＬＵ１０に入り、そし
て直列に接続された第２保護ダイオード１１２及び第２
ヒューズ１１４を経てＤＣＣ１２０の入力に接続され
る。ＤＣＣ１２０のイネーブル入力は、第１制御ダイオ
ード１６１を経て第１オプトアイソレータ４１のコレク
タリード及び第１電力パストランジスタ６０のゲートに
接続される。又、ＤＣＣ１２０のイネーブル入力は、第
２制御ダイオード１６３を経て第２オプトアイソレータ
５１のコレクタリード及び第２電力パストランジスタ７
０のゲートに接続される。ＤＣＣ１２０のイネーブル入
力もまたプルアップ抵抗１５０を経てＶｃｃ端子１４０
に接続される。第１制御ダイオード１６１は、第１イネ
ーブル信号が第２電流制限器７０をイネーブルするのを
防止し、そして第２制御ダイオード１６３は、第２イネ
ーブル信号が第１電流制限器６０をイネーブルするのを
防止する。
スタとして実施された第１電流制限器６０を経てＬＵ１
０に入り、そして直列に接続された第１保護ダイオード
１０２及び第１ヒューズ１０４を経てＤＣコントローラ
（ＤＣＣ）１２０の電力入力に接続される。同様に、第
２電力レール２５は、電力パストランジスタとして実施
された第２電流制限器７０を経てＬＵ１０に入り、そし
て直列に接続された第２保護ダイオード１１２及び第２
ヒューズ１１４を経てＤＣＣ１２０の入力に接続され
る。ＤＣＣ１２０のイネーブル入力は、第１制御ダイオ
ード１６１を経て第１オプトアイソレータ４１のコレク
タリード及び第１電力パストランジスタ６０のゲートに
接続される。又、ＤＣＣ１２０のイネーブル入力は、第
２制御ダイオード１６３を経て第２オプトアイソレータ
５１のコレクタリード及び第２電力パストランジスタ７
０のゲートに接続される。ＤＣＣ１２０のイネーブル入
力もまたプルアップ抵抗１５０を経てＶｃｃ端子１４０
に接続される。第１制御ダイオード１６１は、第１イネ
ーブル信号が第２電流制限器７０をイネーブルするのを
防止し、そして第２制御ダイオード１６３は、第２イネ
ーブル信号が第１電流制限器６０をイネーブルするのを
防止する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】レールＯＫ信号発生回路１７０は、第１テ
ストオプトアイソレータ１８０を備え、その制御入力
は、第１電力パストランジスタ６０の出力と第１保護ダ
イオード１０２の入力との間に位置する第１テストノー
ド１８３に接続され、そしてその出力は、第１テスト信
号ライン１８５によりＭＬＵ１３０の第１テスト入力に
接続される。第２テストオプトアイソレータ１９０は、
その制御入力が、第２電力パストランジスタ７０の出力
と第２保護ダイオード１１２の入力との間に位置する第
２テストノード１９３に接続され、そしてその出力が、
第２テスト信号ライン１９５によりＭＬＵ１３０の第２
テスト入力に接続される。レールＯＫ信号発生回路１７
０は、図１には示されていない。動作に際して、システ
ムコントローラ（図示せず）は、ＳＰＩ−ＳＥＬ信号の
一方、他方又は両方をアサートする。ＳＰＩ−ＳＥＬ信
号（又はそれらのいずれか）がアサートされると、ＬＵ
１０は、他の制御信号（図示せず、ここでは関係ない）
に応答するようにイネーブルされる。更に、ＬＵ１０の
両電力レール１５及び２５は、いずれかのＳＰＩ−ＳＥ
Ｌ信号をアサートすることによりＤＣＣ１２０に接続す
ることができる。というのは、これら信号は、第１又は
第２の信号ライン２３又は３３によって両オプトアイソ
レータ４１及び５１に各々接続されるからである。従っ
て、ＳＰＩ−ＳＥＬ信号の各々は、両方の制御オプトア
イソレータ４１及び５１を付勢できるに充分な高レベル
駆動電流を有していなければならない。ＤＣＣ１２０の
出力電圧が安定化すると、システムコントローラは他の
制御信号（図示せず）を使用して、ＭＬＵ１３０がＭＬ
Ｕ制御ライン２１及び３１を経てオプトアイソレータ４
１及び５１に電力制御信号をアサートするようにさせ、
そしてＳＰＩ−ＳＥＬ信号を否定できるようにする。従
って、ＳＰＩ−ＳＥＬ信号は、ユニット選択及び電力制
御の２つの機能を実行する。
ストオプトアイソレータ１８０を備え、その制御入力
は、第１電力パストランジスタ６０の出力と第１保護ダ
イオード１０２の入力との間に位置する第１テストノー
ド１８３に接続され、そしてその出力は、第１テスト信
号ライン１８５によりＭＬＵ１３０の第１テスト入力に
接続される。第２テストオプトアイソレータ１９０は、
その制御入力が、第２電力パストランジスタ７０の出力
と第２保護ダイオード１１２の入力との間に位置する第
２テストノード１９３に接続され、そしてその出力が、
第２テスト信号ライン１９５によりＭＬＵ１３０の第２
テスト入力に接続される。レールＯＫ信号発生回路１７
０は、図１には示されていない。動作に際して、システ
ムコントローラ（図示せず）は、ＳＰＩ−ＳＥＬ信号の
一方、他方又は両方をアサートする。ＳＰＩ−ＳＥＬ信
号（又はそれらのいずれか）がアサートされると、ＬＵ
１０は、他の制御信号（図示せず、ここでは関係ない）
に応答するようにイネーブルされる。更に、ＬＵ１０の
両電力レール１５及び２５は、いずれかのＳＰＩ−ＳＥ
Ｌ信号をアサートすることによりＤＣＣ１２０に接続す
ることができる。というのは、これら信号は、第１又は
第２の信号ライン２３又は３３によって両オプトアイソ
レータ４１及び５１に各々接続されるからである。従っ
て、ＳＰＩ−ＳＥＬ信号の各々は、両方の制御オプトア
イソレータ４１及び５１を付勢できるに充分な高レベル
駆動電流を有していなければならない。ＤＣＣ１２０の
出力電圧が安定化すると、システムコントローラは他の
制御信号（図示せず）を使用して、ＭＬＵ１３０がＭＬ
Ｕ制御ライン２１及び３１を経てオプトアイソレータ４
１及び５１に電力制御信号をアサートするようにさせ、
そしてＳＰＩ−ＳＥＬ信号を否定できるようにする。従
って、ＳＰＩ−ＳＥＬ信号は、ユニット選択及び電力制
御の２つの機能を実行する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】両方の制御オプトアイソレータ４１及び５
１が導通するときには、第１及び第２の電力パストラン
ジスタ６０及び７０のゲートの電圧レベルがプルアップ
抵抗１５０にまたがる電圧降下により低レベルとなる。
これは、第１及び第２の電力パストランジスタ６０及び
７０が電力レール１５及び２５からＤＣＣ１２０へ電力
を導通できるようにする。また、例えば、第１のＭＬＵ
制御ラインを経てオプトアイソレータ４１へ送られる制
御信号が否定されたときには、第１のオプトアイソレー
タ４１は、導通しなくなり、第１の電力パストランジス
タ６０のゲートが約Ｖｃｃに引っ張られる。その結果、
第１の電力パストランジスタ６０は導通を停止し、第１
の電力レール１５から電力は導出されない。しかしなが
ら、第２のオプトアイソレータ５１が導通し続けるなら
ば、第２の電力パストランジスタ７０のゲート電圧は低
レベルに保持され、第２の電力レール２５から電力を引
き出すことができる。制御ダイオード１６１は、第２の
オプトアイソレータ５１の導通が第１の電力パストラン
ジスタ６０のゲート電圧を低レベルに引っ張らないよう
確保する。（制御ダイオード１６３は、オプトアイソレ
ータ４１の導通により第２の電力パストランジスタ７０
がターンオンするのを防ぐように同じ機能を実行す
る。）保護ダイオード１０２及び１１２の機能を以下に
説明する。電力ライン１１７及び電力ライン１１９は、
これら電力ライン１１７及び１１９が等しく付勢される
限り、ＤＣＣ１２０の前に接続されるので、保護ダイオ
ード１０２及び１１２は必要とされない。しかしなが
ら、電力レールの一方、例えば、電力レール１５から電
力が引き出されない場合には、保護ダイオード１０２
は、電力ライン１１９からの電力が逆の電力流を生じな
いよう確保する。これに対し、保護ダイオード１１２
は、電力ライン１１７からの電力が逆の電力流を生じな
いように確保する。
１が導通するときには、第１及び第２の電力パストラン
ジスタ６０及び７０のゲートの電圧レベルがプルアップ
抵抗１５０にまたがる電圧降下により低レベルとなる。
これは、第１及び第２の電力パストランジスタ６０及び
７０が電力レール１５及び２５からＤＣＣ１２０へ電力
を導通できるようにする。また、例えば、第１のＭＬＵ
制御ラインを経てオプトアイソレータ４１へ送られる制
御信号が否定されたときには、第１のオプトアイソレー
タ４１は、導通しなくなり、第１の電力パストランジス
タ６０のゲートが約Ｖｃｃに引っ張られる。その結果、
第１の電力パストランジスタ６０は導通を停止し、第１
の電力レール１５から電力は導出されない。しかしなが
ら、第２のオプトアイソレータ５１が導通し続けるなら
ば、第２の電力パストランジスタ７０のゲート電圧は低
レベルに保持され、第２の電力レール２５から電力を引
き出すことができる。制御ダイオード１６１は、第２の
オプトアイソレータ５１の導通が第１の電力パストラン
ジスタ６０のゲート電圧を低レベルに引っ張らないよう
確保する。（制御ダイオード１６３は、オプトアイソレ
ータ４１の導通により第２の電力パストランジスタ７０
がターンオンするのを防ぐように同じ機能を実行す
る。）保護ダイオード１０２及び１１２の機能を以下に
説明する。電力ライン１１７及び電力ライン１１９は、
これら電力ライン１１７及び１１９が等しく付勢される
限り、ＤＣＣ１２０の前に接続されるので、保護ダイオ
ード１０２及び１１２は必要とされない。しかしなが
ら、電力レールの一方、例えば、電力レール１５から電
力が引き出されない場合には、保護ダイオード１０２
は、電力ライン１１９からの電力が逆の電力流を生じな
いよう確保する。これに対し、保護ダイオード１１２
は、電力ライン１１７からの電力が逆の電力流を生じな
いように確保する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】保護ヒューズ１０４及び１１４は、ＤＣＣ
１２０にスプリアスな短絡又は他の機能不良がある場合
に、限定された量の電流が電力レール１５及び２０から
引き出されるように確保する。別の実施例では、保護ヒ
ューズ１０４及び１１４は、電力レール１５と第１突入
制限器６０との間及び電力レール２５と第２突入制限器
７０との間に各々配置されて、電力混合回路１４の回路
保護を行うことができる。レールＯＫ信号発生回路１７
０は、ＭＬＵ１３０が第１電力レール１５及び第２電力
レール２５から引き出される電力の状態を監視できるよ
うにする。ＬＵ１０がバックプレーン５から取り外され
るプロセスにあるときには、他のピン（例えば、電力レ
ール１５及び２５をＬＵ１０に連通するもの）よりも短
いピン７４及び７５（並びに８４、８５）は、電力パス
トランジスタ６０が電力レール１５への電気的接続をブ
レークする前に、第１イネーブル回路４０と電力パスト
ランジスタ６０との間の電気的接続をブレークする。同
様に、ピン８４及び８５は、電力パストランジスタ７０
が電力レール２５への電気的接続をブレークする前に、
第２イネーブル回路５０と電力パストランジスタ７０と
の間の電気的接続をブレークする。これらの電気的接続
をブレークすると、ＤＣＣ１２０からのイネーブル信号
が除去される。従って、ＬＵ１０がバックプレーン５か
ら完全に引き出される前に、より詳細には、電力レール
１５及び電力レール２５から完全に引き出される前に、
ＬＵ１０は既に電源遮断され、従って、電源に関連した
問題がほとんどなくなる。
１２０にスプリアスな短絡又は他の機能不良がある場合
に、限定された量の電流が電力レール１５及び２０から
引き出されるように確保する。別の実施例では、保護ヒ
ューズ１０４及び１１４は、電力レール１５と第１突入
制限器６０との間及び電力レール２５と第２突入制限器
７０との間に各々配置されて、電力混合回路１４の回路
保護を行うことができる。レールＯＫ信号発生回路１７
０は、ＭＬＵ１３０が第１電力レール１５及び第２電力
レール２５から引き出される電力の状態を監視できるよ
うにする。ＬＵ１０がバックプレーン５から取り外され
るプロセスにあるときには、他のピン（例えば、電力レ
ール１５及び２５をＬＵ１０に連通するもの）よりも短
いピン７４及び７５（並びに８４、８５）は、電力パス
トランジスタ６０が電力レール１５への電気的接続をブ
レークする前に、第１イネーブル回路４０と電力パスト
ランジスタ６０との間の電気的接続をブレークする。同
様に、ピン８４及び８５は、電力パストランジスタ７０
が電力レール２５への電気的接続をブレークする前に、
第２イネーブル回路５０と電力パストランジスタ７０と
の間の電気的接続をブレークする。これらの電気的接続
をブレークすると、ＤＣＣ１２０からのイネーブル信号
が除去される。従って、ＬＵ１０がバックプレーン５か
ら完全に引き出される前に、より詳細には、電力レール
１５及び電力レール２５から完全に引き出される前に、
ＬＵ１０は既に電源遮断され、従って、電源に関連した
問題がほとんどなくなる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図３は、本発明の別の実施例の回路図であ
る。電力混合回路１４を含む論理ユニット（ＬＵ）１０
はバックプレーン５に接続される。バックプレーン５
は、第１電力レール１５と、第２電力レール２５と、第
１信号ライン３５と、電力復帰レール５５と、第２信号
ライン４５と、コネクタ（図示せず）とを備え、該コネ
クタは、第１短絡ピン７３及び第２短絡ピン８３を含
む。図３においては、負の電力規定が使用され、第１電
力レール１５及び第２電力レール２５が好ましくは−４
０ないし−６０ボルトの負の電圧を発生する。第１短絡
ピン７３及び第２短絡ピン８３は、「後メーク・先ブレ
ーク」構成でバックプレーン５の電力復帰レール５５に
接続される。従って、第１及び第２の短絡ピン７３及び
８３は、ＬＵ１０が第１及び第２の電力レール１５及び
２５に接続された後にのみ、第１及び第２のイネーブル
回路４０及び５０を電力復帰レール５５へ接続するよう
に動作する。これに対して、第１及び第２の短絡ピン７
３及び８３は、ＬＵ１０が第１及び第２の電力レール１
５及び２５から減結合される前に、第１及び第２のイネ
ーブル回路４０及び５０を電力復帰レール５５から減結
合するように動作する。
る。電力混合回路１４を含む論理ユニット（ＬＵ）１０
はバックプレーン５に接続される。バックプレーン５
は、第１電力レール１５と、第２電力レール２５と、第
１信号ライン３５と、電力復帰レール５５と、第２信号
ライン４５と、コネクタ（図示せず）とを備え、該コネ
クタは、第１短絡ピン７３及び第２短絡ピン８３を含
む。図３においては、負の電力規定が使用され、第１電
力レール１５及び第２電力レール２５が好ましくは−４
０ないし−６０ボルトの負の電圧を発生する。第１短絡
ピン７３及び第２短絡ピン８３は、「後メーク・先ブレ
ーク」構成でバックプレーン５の電力復帰レール５５に
接続される。従って、第１及び第２の短絡ピン７３及び
８３は、ＬＵ１０が第１及び第２の電力レール１５及び
２５に接続された後にのみ、第１及び第２のイネーブル
回路４０及び５０を電力復帰レール５５へ接続するよう
に動作する。これに対して、第１及び第２の短絡ピン７
３及び８３は、ＬＵ１０が第１及び第２の電力レール１
５及び２５から減結合される前に、第１及び第２のイネ
ーブル回路４０及び５０を電力復帰レール５５から減結
合するように動作する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の好ましい実施例のブロック図である。
【図２】図１に示す好ましい実施例を実行するために用
いられる回路の略図である。
いられる回路の略図である。
【図３】本発明の別の実施例を説明するための略図であ
る。
る。
【符号の説明】 ５ バックプレーン １０ 論理ユニット（ＬＵ） １４ 電力混合回路 １５、２５ 電力レール ２０、３０ 電源 ２３、３３ 信号ライン ３５、４５ 信号ライン ４０、５０ イネーブル回路 ６０、７０ 突入制限器 ７３、８３ 短絡ピン ８０、９０ 開路する回路 １００、１１０ アイソレーション回路 １２０ 直流コンバータ（ＤＣＣ） １３０ 保守論理ユニット（ＭＬＵ） １６０ 直流出力
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/00 ３５０ Ｌ Ｇ０６Ｆ 1/00 ３４１ Ｚ (72)発明者 スティーヴン アール ビーセル アメリカ合衆国 テキサス州 78731 オ ースティン シノーク ドライヴ 3405 (72)発明者 ダニエル ディー ガン アメリカ合衆国 テキサス州 78744 オ ースティン セイヴォリー レーン 5006
Claims (10)
- 【請求項１】 バックプレーンに接続され、第１電力レ
ールからの電流と、第２電力レールからの電流を選択的
に混合するための電力混合装置において、 第１のイネーブル信号を発生する第１イネーブル回路
と、 第２のイネーブル信号を発生する第２イネーブル回路
と、 第１電力レールに接続され、上記第１のイネーブル信号
に応答して第１電流を出力する第１突入制限器と、 第２電力レールに接続され、上記第２のイネーブル信号
に応答して第２電流を出力する第２突入制限器と、 上記第１イネーブル回路及び上記第１突入制限器に接続
された第１の開路する回路であって、これが開路された
ときに上記第１イネーブル回路を上記第１突入制限器か
ら電気的に減結合するための第１の開路する回路と、 上記第２イネーブル回路及び上記第２突入制限器に接続
された第２の開路する回路であって、これが開路された
ときに上記第２イネーブル回路を上記第２突入制限器か
ら電気的に減結合するための第２の開路する回路と、 上記第１突入制限器に接続され、上記第１突入制限器を
上記第２電流から分離するための第１アイソレーション
回路と、 上記第２突入制限器に接続され、上記第２突入制限器を
上記第１電流から分離するための第２アイソレーション
回路と、 上記第１の開路する回路と、上記第２の開路する回路
と、上記第１のアイソレーション回路と、上記第２のア
イソレーション回路とに接続され、上記第１電流及び第
２電流を上記第１イネーブル信号及び上記第２イネーブ
ル信号に応答して直流出力に変換するための直流コンバ
ータと、を備えたことを特徴とする電力混合装置。 - 【請求項２】 上記第１突入制限器は、第１の金属酸化
物シリコン電界効果トランジスタを含み、該第１の電界
効果トランジスタは、そのソースが上記第１電力レール
に接続され、そのドレインが上記第１アイソレーション
回路に接続されそしてそのゲートが上記第１の開路する
回路及び上記直流コンバータに接続される請求項１に記
載の電力混合装置。 - 【請求項３】 上記第１アイソレーション回路は、直列
接続された第１ダイオード及び第１ヒューズを含む請求
項１に記載の電力混合装置。 - 【請求項４】 上記第１のイネーブル回路は、第１の複
数の入力及び第１のオプトアイソレータを含み、該第１
のオプトアイソレータは、上記第１の複数の入力の１つ
がイネーブルされるのに応答して上記第１のイネーブル
信号を与える請求項１に記載の電力混合装置。 - 【請求項５】 上記第１の開路する回路は、上記電力混
合装置がバックプレーンから部分的に物理的に減結合さ
れたときに開路され、そして上記第１の電力レールは、
上記電力混合装置がバックプレーンから部分的に物理的
に減結合されたときに上記第１突入制限器から減結合さ
れる請求項１に記載の電力混合装置。 - 【請求項６】 バックプレーンに接続され、第１電力レ
ールからの電流と、第２電力レールからの電流を混合す
るための電力混合装置において、 第１のイネーブル信号を発生する第１イネーブル回路
と、 第２のイネーブル信号を発生する第２イネーブル回路
と、 第１電力レールに接続され、上記第１イネーブル信号に
応答して第１電力レールから第１電流を通過させそして
この第１電流を制限する第１電流制限器と、 第２電力レールに接続され、上記第２イネーブル信号に
応答して第２直流源から第２電流を通過させそしてこの
第２電流を制限する第２電流制限器と、 上記第１イネーブル回路及び第１電流制限器に接続され
た第１対のピンであって、上記第１イネーブル回路を上
記第１電流制限器に電気的に接続すると共に、この第１
対のピンが開路されたときに上記第１イネーブル回路を
上記第１電流制限器から電気的に減結合するような第１
対のピンと、 上記第２イネーブル回路及び第２電流制限器に接続され
た第２対のピンであって、上記第２イネーブル回路を上
記第２電流制限器に電気的に接続すると共に、この第２
対のピンが開路されたときに上記第２イネーブル回路を
上記第２電流制限器から電気的に減結合するような第２
対のピンと、 上記第１突入制限器に接続され、第１電力レールを逆方
向電流から保護するための第１保護回路と、 上記第２突入制限器に接続され、第２電力レールを逆方
向電流から保護するための第２保護回路と、 上記第１対のピン、上記第２対のピン、上記第１保護回
路及び上記第２保護回路に接続され、上記第１イネーブ
ル信号及び上記第２イネーブル信号に応答して上記第１
電流及び第２電流を直流出力に変換するための直流コン
バータと、を備えたことを特徴とする電力混合装置。 - 【請求項７】 上記第１イネーブル回路は、第１の複数
の入力と、第１のオプトアイソレータとを備え、該第１
のオプトアイソレータは、上記第１の複数の入力の１つ
がイネーブルされるのに応答して上記第１イネーブル信
号を与え、 上記第２イネーブル回路は、第２の複数の入力と、第２
のオプトアイソレータとを備え、該第２のオプトアイソ
レータは、上記第２の複数の入力の１つがイネーブルさ
れるのに応答して上記第２イネーブル信号を与え、 上記第１電流制限器は、第１の金属酸化物シリコン電界
効果トランジスタを第１ヒューズと直列に含み、該第１
ヒューズは、その第１端が上記第１電力レールに接続さ
れそしてその第２端が上記第１の金属酸化物シリコン電
界効果トランジスタのソースに接続され、上記第１の金
属酸化物シリコン電界効果トランジスタは、そのドレイ
ンが上記第１保護回路に接続されそしてそのゲートが上
記第１対のピン及び上記直流コンバータに接続され、 上記第２電流制限器は、第２の金属酸化物シリコン電界
効果トランジスタを第２ヒューズと直列に含み、該第２
ヒューズは、その第１端が上記第２電力レールに接続さ
れそしてその第２端が上記第２の金属酸化物シリコン電
界効果トランジスタのソースに接続され、上記第２の金
属酸化物シリコン電界効果トランジスタは、そのドレイ
ンが上記第２保護回路に接続されそしてそのゲートが上
記第２対のピン及び上記直流コンバータに接続され、 上記第１保護回路は、第１ダイオードを含み、この第１
ダイオードは、そのアノードが上記第１電流制限器へ接
続されそしてそのカソードが上記直流コンバータへ接続
され、 上記第２保護回路は、第２ダイオードを含み、この第２
ダイオードは、そのアノードが上記第２電流制限器へ接
続されそしてそのカソードが上記直流コンバータへ接続
され、 上記第１対のピンは、電力混合装置が上記バックプレー
ンから部分的に物理的に減結合されたときに開路され、 上記第２対のピンは、電力混合装置が上記バックプレー
ンから部分的に物理的に減結合されたときに開路され、 上記第１電力レールは、電力混合装置が上記バックプレ
ーンから部分的に物理的に減結合されたときに上記第１
電流制限器から減結合され、そして上記第２電力レール
は、電力混合装置が上記バックプレーンから部分的に物
理的に減結合されたときに上記第２電流制限器から減結
合される請求項６に記載の電力混合装置。 - 【請求項８】 バックプレーンに接続され、第１電力レ
ールからの電流と、第２電力レールからの電流を選択的
に混合するための電力混合装置において、上記電力混合
装置がバックプレーンに完全に結合されたときに電力復
帰レールに入力を接続する第１短絡ピンと、 上記電力混合装置がバックプレーンに完全に結合された
ときに電力復帰レールに入力を接続する第２短絡ピン
と、 上記第１短絡ピンの上記入力に接続された第１イネーブ
ル回路であって、この第１イネーブル回路が上記電力復
帰レールに接続されるのに応答し且つ第１システムイネ
ーブル信号に応答して第１イネーブル信号を発生するた
めの第１イネーブル回路と、 上記第２短絡ピンの上記入力に接続された第２イネーブ
ル回路であって、この第２イネーブル回路が上記電力復
帰レールに接続されるのに応答し且つ第２システムイネ
ーブル信号に応答して第２イネーブル信号を発生するた
めの第２イネーブル回路と、 上記第１電力レール及び上記第１イネーブル回路に接続
され、上記第１イネーブル信号に応答して上記第１電力
レールから引き出される第１電流を制限するための第１
電流制限器と、 上記第２電力レール及び上記第２イネーブル回路に接続
され、上記第２イネーブル信号に応答して上記第２電力
レールから引き出される第２電流を制限するための第２
電流制限器と、 上記第１電流制限器に接続され、上記第１電流制限器を
上記第２電流から分離するための第１アイソレーション
回路と、 上記第２電流制限器に接続され、上記第２電流制限器を
上記第１電流から分離するための第２アイソレーション
回路と、 上記第１アイソレーション回路、上記第２アイソレーシ
ョン回路及び上記電力復帰レールに接続され、上記第１
電流を直流出力に変換すると共に、上記第２電流を上記
直流出力に変換するための直流コンバータと、を備えた
ことを特徴とする電力混合装置。 - 【請求項９】 上記第１イネーブル回路は、第１のオプ
トアイソレータを含む請求項８に記載の電力混合装置。 - 【請求項１０】 上記第１電流制限器は、更に、 上記第１電力レールに接続され、上記第１電流を制限す
るためのヒューズと、 上記ヒューズにソースが接続されそして上記第１アイソ
レーション回路にドレインが接続された金属酸化物半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）と、 上記第１イネーブル回路及び上記ＭＯＳＦＥＴに接続さ
れ、上記第１イネーブル回路に応答して上記ＭＯＳＦＥ
Ｔのゲートの電圧を制限するゲート電圧制限回路とを備
えた請求項８に記載の電力混合装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/268918 | 1994-06-30 | ||
| US08/268,918 US5488531A (en) | 1994-06-30 | 1994-06-30 | Redundant power mixing element with fault detection for DC-to-DC converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0866015A true JPH0866015A (ja) | 1996-03-08 |
| JP2834689B2 JP2834689B2 (ja) | 1998-12-09 |
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0690554B1 (ja) |
| JP (1) | JP2834689B2 (ja) |
| CA (1) | CA2151683C (ja) |
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- 1995-06-28 DE DE69525997T patent/DE69525997T2/de not_active Expired - Fee Related
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