JPH0865321A - 多重化システム - Google Patents

Abstract

(57)【要約】 【目的】 各スレーブ側多重化装置間の結合を行うマス
タ側多重化装置において構成を簡略化し、マスタ側多重
化装置と各スレーブ側多重化装置間の距離を意識するこ
となく接続を可能とする。 【構成】 マスタ側多重化装置１とスレーブ側多重化装
置２との接続をバス信号部１６にて行い、従来のマスタ
側インタフェース部とスレーブ側インタフェース部の機
能を合わせてマスタ／スレーブ用インタフェース部３と
してスレーブ側多重化装置２に設置する。従来のマスタ
側上りデータ信号とマスタ側下りデータ信号の変換をマ
スタ／スレーブ用インタフェース部３に含まれる上りＦ
ＩＦＯ１７と下りＦＩＦＯ１８にて行い、上りフレーム
信号ａと上りクロック信号ｂと上りデータ信号ｄとを下
りフレーム信号ｅと下りクロック信号ｆと下りデータ信
号とに終端器１５にて夫々折り返し、機能を実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多重化システムに関し、
特に１つの大容量の網側信号に対する複数個の小容量の
端末信号の多重分離化を行う複数のスレーブ側多重化装
置とこれ等各スレーブ側多重化装置間の相互接続を行う
マスタ側多重化装置とを有する通信システムにおいて、
各スレーブ側多重化装置とマスタ側多重化装置間の相互
接続を行う多重化方式に関する。

【０００２】

【従来の技術】図２に１つのマスタ側多重化装置１０と
複数個のスレーブ側多重化装置１１−１〜１１−ｎを用
いた従来の多重化システムのブロック図を示す。尚スレ
ーブ側多重化装置については、１つの装置１１−１につ
いてのみ構成を示すが、他の装置１１−２〜１１−ｎも
同一構成である。

【０００３】従来の多重化システムにおいて、網側イン
タフェース部４は外部から供給される網信号ｓと網側選
択信号ｕによりフレーム信号ｉとクロック信号ｊと下り
データ信号ｋを作成し、上りデータ信号ｌとフレーム信
号ｉとクロック信号ｊと網側選択信号ｕにより網信号ｓ
を作成する。

【０００４】端末側インタフェース部５（５−１〜５−
ｎ）は外部から供給される端末信号ｔとフレーム信号ｉ
とクロック信号ｊと端末側選択信号ｘにより上りデータ
信号ｌを作成し、下り信号ｋとフレーム信号ｉとクロッ
ク信号ｊと端末選択信号ｘにより端末信号ｔを作成す
る。

【０００５】スレーブ側制御部１４は制御信号ｈとフレ
ムー信号ｉとクロック信号ｊにより網側選択信号ｕとバ
ス側選択信号ｖとスレーブ側選択信号ｚと抽出クロック
選択信号ｗと端末側選択信号ｘを作成する。

【０００６】スレーブ側インタフェース部１３はスレー
ブ側選択信号ｚとマスタ側選択信号ａａと下りデータ信
号ｐにより下りデータ信号ｋを作成し、スレーブ側選択
信号ｚとマスタ側選択信号ａａと上りデータ信号ｐによ
り上りデータ信号ｌを作成し、クロック信号ｊと抽出ク
ロック選択信号ｗにより抽出クロック信号ｃを作成す
る。

【０００７】インタフェース制御部２１はフレーム信号
ｍとクロック信号ｏとバス側選択信号ｖによりマスタ側
選択信号ａａを作成する。マスタ側インタフェース部１
２（１２−１〜１２−ｎ）はスレーブ側選択信号ｚと上
りデータ信号ｌとマスタ側選択信号ａａにより上りデー
タ信号ｑを作成し、スレーブ側選択信号ｚと下りデータ
信号ｋとマスタ側選択信号ａａにより下りデータ信号ｐ
を作成し、インタフェース制御部２１の機能を含む。

【０００８】マスタクロック作成部７は抽出クロック信
号ｃによりフレーム信号ｍとクロック信号ｏを作成す
る。メモリスイッチ部９はフレーム信号ｍとクロック信
号ｏと上りデータ信号ｑとメモリスイッチ制御信号ａｂ
により下りデータ信号ｐを作成する。リモコン装置１９
はリモコン制御信号ｙの接続／終了信号及び抽出クロッ
ク先信号を作成しリモコン制御信号ｙの許可／不許可信
号を入力とする。マスタ側制御部８はリモコン制御信号
ｙにより制御信号ｈとメモリスイッチ制御信号ａｂを作
成する。

【０００９】図３に図２に示した従来の多重化システム
の上り側信号（端末側→網側信号）のタイムチャートを
示す。尚、図３の説明においては、スレーブ側多重化装
置１１−１にて入力した端末信号ｔのデータ信号ｒをマ
スタ側多重化装置１０の第１チャンネル（＃１ＣＨ）
に、スレーブ側多重化装置１０の第２チャネル（＃２Ｃ
Ｈ）に多重化を行い、スレーブ側多重化装置１１−３に
て網信号ｓとして出力を行う場合を例としている。

【００１０】まず、スレーブ側多重化装置１１−１に端
末信号ｔとして入力したデータ信号ｒは端末側インタフ
ェース部５にて上りデータ信号ｌの第１チャネルの位置
に出力を行う。そして、マスタ側インタフェース部１２
−１にある上り用ＦＩＦＯ１７−１にてマスタ側多重化
装置１０にある上りデータ信号ｑの第１チャネルの位置
に出力を行う。また、スレーブ側多重化装置１１−２に
端末信号ｔとして入力したデータ信号ｒは、端末インタ
フェース部５にて上りデータ信号ｌの第２チャネルの位
置に出力を行う。マスタ側インタフェース部１２−２に
ある上り用ＦＩＦＯ１７−１にてマスタ側多重化装置１
０にある上りデータ信号ｑの第２チャネルの位置に出力
を行う。

【００１１】ここで、マスタ側多重化装置１０は、上り
データ信号ｑをメモリスイッチ部９にてチャネルの入替
え作業を行い、下りデータ信号ｐへ出力を行うが、図３
の説明においては説明の便宜上、数ビットの移動のみで
説明を行っている。

【００１２】下りデータ信号ｐの第１チャネルと第２チ
ャネルのデータ信号ｒは、スレーブ側インタフェース部
１３−３にある下り用ＦＩＦＯ１８−２にてスレーブ側
多重化装置１１−３にある上りデータ信号ｌの第１チャ
ネルと第２チャネルの位置に出力を行う。そして、網側
インタフェース部４にて網信号ｓとして出力を行う。

【００１３】図４は図２に示した従来の多重化システム
の下り側信号（網側→端末側信号）のタイムチャートを
示す。尚、図４の説明においては、スレーブ側多重化装
置１１−３にて入力した網信号ｓをマスタ側多重化装置
１０の第１チャネルと第２チャネルに多重化を行い、マ
スタ側多重化装置１０の第１チャネルをスレーブ側多重
化装置１１−１の端末信号ｔのデータ信号ｒとして、マ
スタ側多重化装置１０の第２チャネルをスレーブ側多重
化装置１１−２の端末信号ｔのデータ信号ｒとして夫々
出力を行う場合を例としている（図３の逆動作）。

【００１４】まず、スレーブ側多重化装置１１−３にて
入力した網信号ｓは、網側インタフェース部４にて下り
データ信号ｋの第１チャネルと第２チャネルの位置に出
力を行う。そして、マスタ側インタフェース部１２−３
にある上り用ＦＩＦＯ１７−２にてマスタ側多重化装置
１０にある上りデータ信号ｑの第１チャネルと第２チャ
ネルの位置に出力を行う。

【００１５】ここで、マスタ側多重化装置１０は、上り
データ信号ｑをメモリスイッチで９にてチャネルの入替
え作業を行い、下りデータ信号ｐへ出力を行うが、図４
の説明においては説明の便宜上、数ビットの移動のみで
説明を行っている。

【００１６】下りデータ信号ｐの第１チャネルのデータ
信号ｒは、スレーブ側インタフェース部１３−１にある
下り用ＦＩＦＯ１８−１にてスレーブ側多重化装置１１
−１にある下りデータ信号ｋの第１チャネル位置に出力
を行う。そして、端末側インタフェース部５にて端末信
号ｔとしてデータ信号ｒの出力を行う。

【００１７】下りデータ信号ｐの第２チャネルのデータ
信号ｒは、スレーブ側インタフェース部１３−２にある
下り用ＦＩＦＯ１８−１にてスレーブ側多重化装置１１
−２にある下りデータ信号ｋの第２チャネルの位置に出
力を行う。そして、端末側インタフェース部５にて端末
信号ｔとしてデータ信号ｒの出力を行う（尚、これ等図
３及び図４の詳細な動作は特願平４−２８７２１１号の
データ信号多重分離装置を参照のこと）。

【００１８】図３及び図４の説明においては、説明の便
宜上、各スレーブ側多重化装置１１の各クロック信号ｊ
とマスタ側多重化装置１０のクロック信号ｏを同一の周
波数にて示しているが、マスタ側多重化装置１０と各ス
レーブ側多重化装置１１の間で受け渡しを行うデータ信
号の伝送速度が互いに整合していれば、各スレーブ側多
重化装置１１の各クロック信号ｊとマスタ側多重化装置
１０のクロック信号ｏの周波数が、夫々異なっていても
動作に支障は生じない（上り用ＦＩＦＯ１７と下り用Ｆ
ＩＦＯ１８による異速度通信の多重化を指す）。

【００１９】これにより、マスタ側多重化装置１０の下
りデータ信号ｐと上りデータ信号ｑの伝送速度を、各ス
レーブ側多重化装置１１の下りデータ信号ｋと上りデー
タ信号ｌの伝送速度の総和値以上に設定を行えば、各ス
レーブ側多重化装置１１にある任意の端末側インタフェ
ース部５と任意の網側インタフェース部４の接続の組合
せ全てが設定可能となる。

【００２０】また、図３及び図４の説明においては、説
明の便宜上、各スレーブ側多重化装置１１からマスタ側
多重化装置１０へのデータ信号ｒの伝送時、及びマスタ
側多重化装置１０から各スレーブ側多重化装置１１への
データ信号ｒの伝送時、同一のチャネル一を使用してい
るが、バス側選択信号ｖとスレーブ側選択信号ｚの設定
により、夫々任意に設定可能となる（例えば、上りデー
タ信号ｌの第１チャネルのデータ信号ｒを上りデータ信
号ｑの第２チャネルに出力を行うことが可能となる）。

【００２１】また、図３，４の説明において、各スレー
ブ側多重化装置１１のフレーム信号ｉの位置が全て異な
っているが、これは各網信号ｓのフレーム位置が互いに
異なっていても動作可能であることを示している。

【００２２】図５にスレーブ側多重化装置１１の内部フ
レーム構成を示す。まず、上りデータ信号ｌと下りデー
タ信号ｋは、クロック信号ｊの８クロック単位（つまり
情報量が８ビット単位）を１つとしたチャネルという単
位で構成されている。このチャネルは端末信号ｔの１本
の情報量を１個のチャネルとして使用する。そして、２
４個のチャネルを１つのフレーム構成として、フレーム
信号のｉの１周期を１フレームとして表現を行ってい
る。

【００２３】図５の説明においては説明の便宜上、１フ
レームを２４個のチャネルとして固定を行っているが、
各チャネルの伝送速度が全てのスレーブ側多重化装置１
１で一致していれば、各スレーブ側多重化装置１１毎に
任意のチャネル数を１フレームとして設定可能となる
（例えば、スレーブ側多重化装置１１−１が２４チャネ
ルを１フレーム構成とし、スレーブ側多重化装置１１−
２が３２チャネルを１フレーム構成として使用しても可
能となる）。

【００２４】図６にスレーブ側多重化装置１１の多重化
原理のタイムチャートとブロック図を示す。まず、末端
側インタフェース部５は、上りデータ信号ｌの出力を行
う場合にスリーステートバッファ２２を使用して信号の
出力を行う。これにより出力を行っていない場合にはハ
イインピーダンス状態（Ｈｉ−Ｚ状態）となり、他の端
末側インタフェース部５からの出力を可能な状態として
いる（つまりワイヤードオアによる多重化を行ってい
る）。

【００２５】この、上りデータ信号ｌの出力を行うか、
行わないかの制御を行っている信号が端末側選択信号ｘ
である。端末側選択信号ｘは、“Ｈ”状態の場合に上り
データ信号ｌの出力を行い、“Ｌ”状態の場合にＨｉ−
Ｚ状態としている。

【００２６】図７にマスタ側多重化装置１０の多重化原
理のタイムチャートとブロック図を示す。このマスタ側
多重化装置１０の多重化原理は、スレーブ側多重化装置
１１と同様に行っている（ワイヤードオアによる多重化
を行っている）。まず、マスタ側インタフェース部１２
は、上りデータ信号ｑの出力を行う場合にスリーステー
ト・バッファ２２を使用して信号の出力を行う。これに
より出力を行っていない場合にはＨｉ−Ｚ状態となり、
他のマスタ側インタフェース部１２からの出力を可能な
状態としている。

【００２７】この、上りデータ信号ｑの出力を行うか、
行わないかの制御を行っている信号がマスタ側選択信号
ａａである。マスタ側選択信号ａａは、“Ｈ”状態の場
合に上りデータ信号ｑの出力を行い、“Ｌ”状態の場合
にＨｉ−Ｚ状態としている。尚、図５，図６及び図７の
詳細な動作は、特願平０３−０３５０６６の多重分離装
置を参照のこと。

【００２８】次に図２に示す各ブロックの動作について
簡単に説明を行う。図８に網側インタフェース部４の構
成及び動作タイムチャートを示す。

【００２９】まず、網側インタフェース４は、大きく分
けて上り側の構成と下り側の構成に分かれる。上り側の
構成は、上りデータ信号ｌを網側選択信号ｕにて上りデ
ータ信号ｌ’を作成し、上りデータ信号ｌ’とフレーム
信号ｉとクロック信号ｊからフラグ信号作成挿入回路２
３にて上りユニポーラ信号ａｄの作成を行う。尚、この
上りユニポーラ信号はＴＴＬレベルのため、外部への伝
送に適していないので、Ｕ／Ｂ変換器２４にてバスポー
ラ信号の網信号ｓに変換を行う。

【００３０】下り側の構成は、外部からの網信号ｓをＢ
／Ｕ変換器２５にてＴＴＬレベルの下りユニポーラ信号
ａｃに変換を行い、そして網信号ｓのフラグ信号の検出
を同期検出回路２６にて行い、フレーム信号ｉ’の作成
を行う。下りユニポーラ信号ａｃをクロック抽出回路２
７にてクロック信号ｊの抽出を行う。そして、クロック
信号ｊのタイミングでＤ形フリツプフロップ２８−１に
て下りユニポーラ信号ａｃを下りデータ信号ｋ’に、フ
レーム信号ｉ’をフレーム信号ｉに夫々変換し、下りデ
ータ信号ｋ’は更に網側選択信号ｕにより下りデータ信
号ｋの作成を行う。

【００３１】図９に端末側インタフェース部５の動作ブ
ロック図を、図１０に端末側インタフェース部５の下り
側タイムチャートを、図１１に端末側インタフェース部
５の上り側タイムチャートを示す。

【００３２】まず、端末側インタフェース部５は、大き
く分けて上り側の構成と下り側の構成に分かれる。下り
側の構成は、下りデータ信号ｋから端末選択信号ｘによ
り選択された下りデータ信号ｋ’の信号の抽出を行う。
そして、端末側選択信号ｘとクロック信号ｊにて歯抜け
クロック信号ａｅの作成を行い、歯抜けクロック信号ａ
ｅのタイミングにより下りデータ信号ｋ’を端末側ＦＩ
ＦＯ２９−１に入力を行う。

【００３３】端末クロック作成回路３０にてクロック信
号ｊの分周を行い端末クロック信号ａｆを作成して、端
末クロック信号ａｆのタイミングにより端末側ＦＩＦＯ
２９−１より端末信号ｔの出力を外部へ行う（図１０を
参照）。

【００３４】そして、上り側の構成は、外部より入力を
行う端末信号ｔを端末クロック信号ａｆのタイミングに
より構成側ＦＩＦＯ２９−２に入力を行う。そして、歯
抜けクロック信号ａｅのタイミングにより端末側ＦＩＦ
Ｏ２９−２から上り側データ信号ｌの出力を行う（図１
１を参照）。

【００３５】図８〜図１１の詳細な動作は特願平０３−
０３５０６６の多重分離装置を参照のこと。

【００３６】図１２にスレーブ側制御部１４の動作ブロ
ック図を示す。まず、スレーブ側制御部１４では制御機
能として中央処理装置（ＣＰＵ）３１−１を使用して制
御を行う。そして、処理を行うプログラムを格納してい
るのが読出し専用記憶装置（ＲＯＭ）３５−２であり、
ワークエリア等のメモリとしてランダムアクセスメモリ
（ＲＡＭ）３６−１の使用を行っている。

【００３７】各種選択信号を作成するために、フレーム
信号ｉとクロック信号ｊから制御用カウンタ３３−１に
より下りデータ信号ｋと上りデータ信号ｌの現在のビッ
ト番号値の出力を行い、ＲＯＭ３５−１にて網側選択信
号ｕ、端末側選択信号ｘ、スレーブ側選択信号ｚの各種
選択信号の作成を行う。

【００３８】図１２の説明の便宜上、データバスａｇ−
１を１６ビットに、アドレスバスａｈ−１を２０ビット
にて記述を行っているが、実際には使用するＣＰＵ３１
−１の処理能力等により決定される。

【００３９】ここで、スレーブ側制御部１４の動作を各
種信号の制御手順をともに説明を行う。尚、実際には制
御信号中のコマンドはスレーブ側制御部のアドレスを付
加して通信を行っているが、説明の便宜上、省略して記
入を行っている（詳細はマスタ側制御部８にて説明を行
う）。

【００４０】図１３にスレーブ側制御部１４の各種選択
信号の制御手順を示す。まず、マスタ側制御部８から制
御信号ｈを経由して網側選択制御を開始するコマンド
（ＣＯＮＮ）の通知が行われた場合、シリアルインタフ
ェース部３２−１はＣＰＵ３１−１にコマンドの通知を
行い、ＣＰＵ３１−１はシリアルインタフェース３２−
１に肯定のコマンド（ＡＣＫ）の通知を行う。そして、
シリアルインタフェース部３２−１は制御信号ｈを経由
してマスタ側制御部８へＡＣＫコマンドの通知を行う。

【００４１】ＣＰＵ３１−１はパラレルインタフェース
部３４−１へ網側選択制御の設定を行い、ＲＯＭ３５−
１にて網側選択信号ｕの制御を行う。

【００４２】マスタ側制御部８から制御信号ｈを経由し
て異常なコマンドの通知が行われた場合、シリアルイン
タフェース３２−１はＣＰＵ３１−１にコマンドの通知
を行い、ＣＰＵ３１−１はシリアルインタフェース部３
２−１に否定のコマンド（ＮＡＫ）の通知を行う。そし
て、シリアルインタフェース部３２−１は制御信号ｈを
経由してマスタ側制御部８へＮＡＫコマンドの通知を行
う。

【００４３】マスタ側制御部８から制御信号ｈを経由し
て網側選択制御を終了するコマンド（ＤＩＳＣ）の通知
が行われた場合、シリアルインタフェース部３２−１は
ＣＰＵ３１−１にコマンドの通知を行い、ＣＰＵ３１−
１はシリアルインタフェース３２−１に肯定のコマンド
（ＡＣＫ）の通知を行う。そして、シリアルインタフェ
ース部３２−１は制御信号ｈを経由してマスタ側制御部
８へＡＣＫコマンドの通知を行う。

【００４４】ＣＰＵ３１−１はパラレルインタフェース
部３４−１へ網側選択制御の解放を行い、そしてＲＯＭ
３５−１にて網側選択信号ｕの制御を行う。尚、以上の
制御手段と同様に、バス側選択信号ｖ及び端末側選択信
号ｘの制御が行われる。

【００４５】図１４にスレーブ側制御部１４のバス側選
択信号ｖの制御手順を、図１５にスレーブ側制御部１４
の抽出クロック選択信号ｗの制御手順を夫々示す。先
ず、マスタ側制御部８から制御信号ｈを経由してバス側
選択制御を開始するコマンド（ＣＯＮＮ）の通知が行わ
れた場合、シリアルインタフェース部３２−１はＣＰＵ
３１−１にコマンドの通知を行い、ＣＰＵ３１−１はシ
リアルインタフェース３２−１にＡＣＫコマンドの通知
を行う。そして、シリアルインタフェース部３２−１は
制御信号ｈを経由してマスタ側制御部８へＡＣＫコマン
ドの通知を行う。

【００４６】ＣＰＵ３１−１はパラレルインタフェース
部３４−２へバス側選択制御の設定を行い、バス側選択
信号ｖの制御を行う。マスタ側制御部８から制御信号ｈ
を経由して異常なコマンドの通知が行われた場合、シリ
アルインタフェース３２−１はＣＰＵ３１−１にコマン
ドの通知を行い、ＣＰＵ３１−１はシリアルインタフェ
ース部３２−１に否定のコマンド（ＮＡＫ）の通知を行
う。そして、シリアルインタフェース部３２−１は制御
信号ｈを経由してマスタ側制御部８へＮＡＫコマンドの
通知を行う。

【００４７】マスタ側制御部８から制御信号ｈを経由し
てバス側選択制御を終了するコマンド（ＤＩＳＣ）の通
知が行われた場合、シリアルインタフェース部３２−１
はＣＰＵ３１−１にコマンドの通知を行い、ＣＰＵ３１
−１はシリアルインタフェース３２−１にＡＣＫコマン
ドの通知を行う。そして、シリアルインタフェース部３
２−１は制御信号ｈを経由してマスタ側制御部８へＡＣ
Ｋコマンドの通知を行う。ＣＰＵ３１−１は、パラレル
インタフェース部３４−２へバス側選択制御の解放を行
い、バス側選択信号ｖの制御を行う。以上の制御手順と
同様に、抽出クロック選択信号ｗの制御が行われる。

【００４８】図１６にスレーブ側インタフェース部１３
の動作のブロック図を、図１７にスレーブ側インタフェ
ース部１３の動作タイムチャートを示す。上りデータ信
号ｌの第１チャネルはスレーブ側選択信号ｚ−１により
上りデータ信号ｌ’の作成を行い、そして、スレーブ側
選択信号Ｚ−１とクロック信号ｊにより歯抜けクロック
信号ａｉ−１の作成を行う。歯抜けクロック信号ａｊ−
１のタイミングにより下りデータ信号ｐ’の第１チャネ
ルを下り用ＦＩＦＯ１８−１に入力を行う。そして、歯
抜けクロック信号ａｉ−１のタイミングにより下り用Ｆ
ＩＦＯ１８−１から下りデータ信号ｋ”を作成し、下り
データ信号ｋ”はスレーブ側選択信号ｚ−１により下り
データ信号ｋの第１チャネルの作成を行う。

【００４９】下りデータ信号ｋの第２チャネルはスレー
ブ側選択信号ｚ−１により下りデータ信号ｋ’の作成を
行い、スレーブ側選択信号ｚ−２とクロック信号ｊによ
り歯抜けクロック信号ａｉ−２の作成を行う。歯抜けク
ロック信号ａｊ−２のタイミングにより下りデータ信号
ｐ’の第２チャネルを下り用ＦＩＦＯ１８−２に入力を
行う。そして、歯抜けクロック信号ａｉ−２のタイミン
グにより下り用ＦＩＦＯ１８−２から上りデータ信号
ｌ”を作成し、上りデータ信号ｌ”はスレーブ側選択信
号ｚ−２により上りデータ信号ｌの第２チャネルの作成
を行う。クロック信号ｊは抽出クロック信号ｗにより抽
出クロック信号ｃの作成を行う。

【００５０】図１８はマスタ側インタフェース部１２の
ブロック図を、図１９にマスタ側インタフェース部１２
の動作タイムチャートを示す。フレーム信号ｍとクロッ
ク信号ｏによりインタフェース制御部２１の制御用カウ
ンタ３３−２とＲＯＭ３５−３を使用してマスタ側選択
信号ａａ−１とマスタ側選択信号ａａ−２の作成を行
う。下りデータ信号ｐの第１チャネルはマスタ側選択信
号ａａ−１により下りデータ信号ｐ’の作成を行い、そ
して、マスタ側選択信号ａａ−１とクロック信号ｏによ
り歯抜けクロック信号ａｊ−１の作成を行う。

【００５１】歯抜けクロック信号ａｊ−１のタイミング
により上りデータ信号ｌ’の第１チャネルを上り用ＦＩ
ＦＯ１７−１に入力を行う。そして、歯抜けクロック信
号ａｊ−１のタイミングにより上り用ＦＩＦＯ１７−１
から上りデータ信号ｑ’−１の作成を行い、上りデータ
信号ｑ’−１はマスタ側選択信号ａａ１−により上りデ
ータ信号ｑの第１チャネルの作成を行う。

【００５２】マスタ側選択信号ａａ−２とクロック信号
ｏにより歯抜けクロック信号ａｊ−２の作成を行う。歯
抜けクロック信号ａｊ−２のタイミングにより下りデー
タ信号ｋ’の第２チャネルを上り用ＦＩＦＯ１７−２に
入力を行う。そして、歯抜けクロック信号ａｊ−２のタ
イミングにより上り用ＦＩＦＯ１７−２から上りデータ
信号ｑ’−２の作成を行い、そして、上りデータ信号
ｑ’−２はマスタ側選択信号ａａ−２により上りデータ
信号ｑの第２チャネルの作成を行う。

【００５３】図２０にマスタクロック作成部７の構成及
び動作タイムチャートを示す。抽出クロック信号ｃから
分周用カウンタ３７−１にて抽出側分周クロック信号ａ
ｋの作成を行い、クロック信号ｏから分周用カウンタ３
７−２にてマスタ側分周クロック信号ａｌの作成を行
う。そして、抽出側分周クロック信号ａｋとマスタ側分
周クロック信号ａｌの位相をＰＨＣＯＭＰ（位相比較
器）３８にて比較を行い、位相比較信号ａｍの作成を行
う。位相比較信号ａｍよりＶＣＸＯ３９にてクロック信
号ｏの作成を行い、クロック信号ｏより分周用カウンタ
３７−３にてフレーム信号ｍの作成を行う。

【００５４】図２１にマスタ側制御部８のブロック図を
示す。マスタ側制御部８では制御機能として中央処理装
置（ＣＰＵ）３１−３を使用して制御を行う。そして、
処理を行うプログラムの格納を行っているのがＲＯＭ３
５−５であり、ワークエリア等のメモリとしてＲＡＭ３
６−３の使用を行っている。図２１では説明の便宜上、
データバスａｇ−３を１６ビットに、アドレスバスａｈ
−３を２０ビットにて記述を行っているが、実際には使
用するＣＰＵ３１−３の処理能力等により決定が行われ
る。メモリスイッチ制御信号ａｂも説明の便宜上、８ビ
ットにて記述を行っているが、実際にはメモリスイッチ
部９の処理を行う上りデータ信号ｑと下りデータ信号ｐ
のフレーム構成により決定が行われる。

【００５５】ここで、マスタ側制御部８の動作を各種信
号の制御手順をもとに説明を行う。図２２にマスタ側制
御部８のスレーブ側制御部１４との設定制御手順を示
す。リモコン装置１９から制御信号ｙを経由してスレー
ブ側制御部１４−１への設定コマンド（ＣＯＮＮ−１）
の通知が行われた場合、シリアルインタフェース部３２
−３はＣＰＵ３１−３にコマンドの通知を行い、ＣＰＵ
３１−３はシリアルインタフェース３２−４にコマンド
の通知を行う。

【００５６】シリアルインタフェース３２−４は、制御
信号ｈを経由して全てのスレーブ側制御部１４へコマン
ドの通知を行い、このコマンドにあるアドレス先のスレ
ーブ側制御部１４−１が制御信号ｈを経由してマスタ側
制御部８のシリアルインタフェース３２−４へＡＣＫコ
マンドの通知を行う。シリアルインタフェース３２−４
はＣＰＵ３１−３へコマンドの通知を行い、ＣＰＵ３１
−３はシリアルインタフェース３２−３へコマンドの通
知を行う。シリアルインタフェース３２−３は制御信号
ｙを経由してリモコン装置１９へコマンドの通知を行
う。

【００５７】リモコン装置１９から制御信号ｙを経由し
て異常なコマンドの通知が行われた場合、シリアルイン
タフェース部３２−３はＣＰＵ３１−３にコマンドの通
知を行い、ＣＰＵ３１−３はシリアルインタフェース部
３２−３にＮＡＫコマンドの通知を行う。シリアルイン
タフェース部３２−３は制御信号ｙを経由してリモコン
装置１９へＮＡＫコマンドの通知を行う。

【００５８】スレーブ側制御部１４よりＮＡＫコマンド
の通知が行われた場合、シリアルインタフェース３２−
４はＣＰＵ３１−３へコマンドの通知を行い、ＣＰＵ−
３１−３はシリアルインタフェース３２−３へコマンド
の通知を行う。シリアルインタフェース３２−３は制御
信号ｙを経由してリモコン装置１９へコマンドの通知を
行う。

【００５９】全てのスレーブ側制御部１４から、何もコ
マンドの通知が無く、タイムアウトが発生した場合、Ｃ
ＰＵ３１−３にてシリアルインタフェース３２−３へＮ
ＡＫコマンドの通知を行い、シリアルインタフェース３
２−３は制御信号ｙを経由してリモコン装置１９へコマ
ンドの通知を行う。

【００６０】図２３にマスタ側制御部８のスレーブ側制
御部１４と解放制御手順を示す。リモコン装置１９から
制御信号ｙを経由してスレーブ側制御部１４−１への解
放コマンド（ＤＩＳＣ−１）の通知が行われた場合、シ
リアルインタフェース部３２−３はＣＰＵ３１−３にコ
マンドの通知を行い、ＣＰＵ３１−３はシリアルインタ
フェース３２−４にコマンドの通知を行う。

【００６１】シリアルインタフェース３２−４は、制御
信号ｈを経由して全てのスレーブ側制御部１４へコマン
ドの通知を行い、このコマンドにあるアドレス先のスレ
ーブ側制御部１４−１が制御信号ｈを経由してマスタ側
制御部８のシリアルインタフェース３２−４へＡＣＫコ
マンドの通知を行う。シリアルインタフェース３２−４
はＣＰＵ３１−３へコマンドの通知を行い、ＣＰＵ３１
−３はシリアルインタフェース３２−３へコマンドの通
知を行う。シリアルインタフェース３２−３は制御信号
ｙを経由してリモコン装置１９へコマンドの通知を行
う。

【００６２】図２４にマスタ側制御部８のメモリスイッ
チ制御信号ａｂの制御手順を示す。リモコン装置１９か
ら制御信号ｙを経由してメモリスイッチの設定コマンド
（ＣＯＮＮ）の通知が行われた場合、シリアルインタフ
ェース部３２−３はＣＰＵ３１−３にコマンドの通知を
行い、ＣＰＵ３１−３はシリアルインタフェース部３２
−３にＡＣＫコマンドの通知を行う。そして、ＣＰＵ３
１−３はパラレルインタフェース３４−４へメモリスイ
ッチ制御の設定を行い、メモリスイッチ制御信号ａｂの
制御を行う。

【００６３】リモコン装置１９から制御信号ｙを経由し
て異常なコマンドの通知が行われた場合、シリアルイン
タフェース部３２−３はＣＰＵ−３１−３にコマンドの
通知を行い、ＣＰＵ３１−３はシリアルインタフェース
部３２−３にＮＡＫコマンドの通知を行う。シリアルイ
ンタフェース部３２−３は制御信号ｙを経由してリモコ
ン装置１９へＮＡＫコマンドの通知を行う。

【００６４】図２５にリモコン装置１９のブロック図を
示す。リモコン装置１９では制御機能として中央処理装
置（ＣＰＵ）３１−２を使用して制御を行う。そして、
処理を行うプログラムの格納を行っているのがＲＯＭ３
５−４であり、ワークエリア等のメモリとしてＲＡＭ３
６−２の使用を行っている。

【００６５】図２５では説明の便宜上、データバスａｇ
−２を１６ビットに、アドレスバスａｈ−２を２０ビッ
トにて記述を行っているが、実際には使用するＣＰＵ３
１−２の処理能力等により決定が行われる。

【００６６】ここで、リモコン装置１９の動作を各種信
号の制御手順をもとに説明を行う。図２６にリモコン装
置１９の制御手順を示す。キーパッド４３にて設定の入
力を行ったコマンドは、キーインタフェース４２にコマ
ンドの通知が行われ、キーインタフェース４２はＣＰＵ
３１−２にコマンドの通知を行う。ＣＰＵ３１−２はシ
リアルインタフェース３２−２にコマンドの通知を行
い、シリアルインタフェース３２−２は制御信号Ｙを経
由してマスタ側制御部８へコマンドの通知を行う。マス
タ側制御部８から制御信号Ｙを経由してＡＣＫコマンド
の通知が行われた場合、シリアルインタフェース３２−
２はＣＰＵ３１−２へＡＣＫコマンドの通知を行い、Ｃ
ＰＵ３１−２はＬＣＤインタフェース４１へコマンドの
通知を行い、ＬＣＤインタフェース４１はＬＣＤ４０へ
表示を行う。

【００６７】マスタ側制御部８から制御信号Ｙを経由し
てＮＡＫコマンドの通知が行われた場合、シリアルイン
タフェース３２−２はＣＰＵ３１−２へＮＡＫコマンド
の通知を行い、ＣＰＵ３１−２はＬＣＤインタフェース
４１へコマンドの通知を行い、ＬＣＤインタフェース４
１はＬＣＤ４０へ表示を行う。マスタ側制御部８より何
もコマンドの通知が無く、タイムアウトが発生した場
合、ＣＰＵ３１−２にてＬＣＤインタフェース４１へエ
ラー通知を行い、ＬＣＤインタフェース４１はＬＣＤ４
０へ表示を行う。

【００６８】キーパッド４３にて解放の入力を行ったコ
マンドは、キーインタフェース４２にコマンドの通知が
行われ、キーインタフェース４２はＣＰＵ３１−２にコ
マンドの通知を行う。ＣＰＵ３１−２はシリアルインタ
フェース３２−２にコマンドの通知を行い、シリアルイ
ンタフェース３２−２は制御信号Ｙを経由してマスタ側
制御部８へコマンドの通知を行う。マスタ側制御部８か
ら制御信号Ｙを経由してＡＣＫコマンドの通知が行われ
た場合、シリアルインタフェース３２−２はＣＰＵ３１
−２へＡＣＫコマンドの通知を行い、ＣＰＵ３１−２は
ＬＣＤインタフェース４１へコマンドの通知を行い、Ｌ
ＣＤインタフェース４１はＬＣＤ４０へ表示を行う。

【００６９】図２７にメモリスイッチ部９のブロツク図
を、図２８にメモリスイッチ部９の動作タイムチャート
を示す。メモリスイッチ制御信号ａｂとフレーム信号ｍ
とクロック信号ｏからＡＣＭメモリ４６により書込みア
ドレスａｏの作成が行われ、このＡＣＭメモリ４６はメ
モリスイッチ制御信号ａｂによりデータ信号ｑの各ビッ
ト位置のデータを下りデータ信号ｐのどの位置に出力す
るかを示しており、書込みアドレスａｏは選択器（ＳＥ
Ｌ）４５−１を経由してデータメモリ４４のデータメモ
リアドレスａｑとしてデータメモリ４４に出力を行う。

【００７０】フレーム信号ｍとクロック信号ｏから読出
しカウンタ４７により読出しアドレスａｐの作成が行わ
れ、書込みアドレスａｏと同様にＳＥＬ４５−１を経由
してデータメモリ４４のデータメモリアドレスａｑとし
てデータメモリ４４に出力を行う。

【００７１】データメモリ４４は２個で構成され、一方
は書込みモード（データメモリアドレスａｑが書込みア
ドレスａｏを使用）となり、他方が読出しモード（デー
タメモリアドレスａｑが読出しアドレスａｐを使用）と
して動作を行っている。

【００７２】この、書込みモードと読出しモードを決定
しているのが切替信号ａｎで、この切替信号ａｎはフレ
ーム信号ｍからＤ形フリツプフロップ２８−２により作
成が行われる（１フレームごとに切替を行っている。） 読出しモードのデータメモリ４４はＳＥＬ４５−２を経
由して下りデータ信号ｐとして出力を行う。従って、メ
モリスイッチ部９より出力が行われる下りデータ信号ｐ
は、上りデータ信号ｑの信号から１フレーム分だけ遅れ
た信号となる。

【００７３】このメモリスイッチ部９は各スレーブ側多
重化装置１１からの上りデータ信号ｑにある任意のタイ
ムスロットのデータ信号ｒを、下りデータ信号ｐの別の
タイムスロットのデータ信号ｒに出力を行うことによ
り、異なるスレーブ側多重化装置１１間のデータ信号ｒ
の受け渡しを可能としている。

【００７４】

【発明が解決しようとする課題】従来のマスタ側多重化
装置１０では、上りデータ信号ｑの多重化を図２９の上
部に示す理想的な上りデータ信号ｑの様に多重化を行う
様にしても、現実には上りデータ信号ｑの信号中には遅
延が発生するので、マスタクロック作成部７から最遠の
位置にあるマスタ側インタフェース部１２−１までの距
離が長いと信号線中の遅延により、最近の位置にあるマ
スタ側インタフェース部１２−ｎから出力を行うマスタ
側上りデータ信号ｑ（図２９のデータ信号ｒ−２）の出
力位置がマスタ側インタフェース部１２−１からのマス
タ側上りデータ信号ｑ（図２９のデータ信号ｒ−１）と
ずれてしまい、隣にあるマスタ側上りデータの信号ｑ
（図２９のデータ信号ｒ−２）と重なる可能性が有る
（図２９を参照）。そのためにマスタ側多重化装置１０
の内部にてマスタ側クロック信号ｏの速度調節や各マス
タ側インタフェース部１２間の距離の調節等が必要とな
る欠点がある。

【００７５】また、従来のマスタ側多重化装置１０の構
成では、スレーブ側多重化装置１１の増設によりスレー
ブ側インタフェース部１３を増設する必要があるので、
スレーブ側多重化装置１１の増設によりマスタ側多重化
装置１０の構成が変化するという欠点があり、多数のス
レーブ側インタフェース部１３を増設すると、マスタ側
多重化装置１０の構成が複雑になるという欠点がある。

【００７６】本発明の目的は、マスタ側多重化装置と各
スレーブ側多重化装置との間の各距離を意識することな
く、これ等装置を接続することが可能な多重化システム
を提供することである。

【００７７】本発明の他の目的は、複数のスレーブ側多
重化装置間の結合を行うマスタ側多重化装置の構造を簡
略化可能としてスレーブ側多重化装置の増設に柔軟に対
応できる様にした多重化システムを提供することであ
る。

【００７８】

【課題を解決するための手段】本発明によれば、フレー
ム信号とクロック信号とを生成して上りフレーム信号線
及び上りクロック線へ夫々出力するマスタ側多重化装置
と、前記上りフレーム信号線及び上りクロック信号とに
より定められる各タイムスロットに配下の端末からの受
信データを夫々挿入して上りデータ信号として共通の上
りデータ信号線へ導出する上りデータ信号線インタフェ
ース手段を有する複数のスレーブ側多重化装置と、前記
上りデータ信号線、前記上りフレーム信号線及び前記上
りクロック線を折返して下りデータ線、下りフレーム信
号線及び下りクロック信号線とする終端器とを含み、更
に前記スレーブ側多重化装置の各々は、前記下りデータ
線のデータを通信網へ送出する網インタフェース手段を
有することを特徴とする多重化システムが得られる。

【００７９】

【作用】マスタ側多重化装置において、フレーム信号を
上り／下りフレーム信号に分離し、またクロック信号を
上り／下りクロック信号に分離して使用し、上りフレー
ム信号と上りクロック信号と上りデータ信号とを夫々下
りフレーム信号と下りクロック信号と下りデータ信号と
に折返して使用する構成とする。

【００８０】こうすることで、上りデータ信号と下りデ
ータ信号との間の切替えをなすためのメモリスイッチが
不用となると共に、マスタ側多重化装置と複数のスレー
ブ側多重化装置との間の各距離を意識する必要がなくな
る。更に、マスタ側多重化装置に設けられていたマスタ
側インタフェース部を、各スレーブ側多重化装置のイン
タフェース部で共用化できることになる。

【００８１】

【実施例】次に、本発明の実施例について図面を用いて
説明する。

【００８２】図１は本発明の実施例のシステムブロック
図であり、図２と同等部分及び同等信号は同一符号によ
り示している。図１において、マスタ側多重化装置１と
スレーブ側多重化装置２−１〜２−ｎとはバス信号部１
６にて接続されている。このバス信号部１６は、上りフ
レーム信号ａ，上りクロック信号，抽出クロック信号
ｃ，上りデータ信号ｄ，下りフレーム信号ｅ，下りクロ
ック信号ｆ，下りデータ信号ｇ，制御信号ｈの各信号バ
スからなっている。上りフレーム信号ａと上りクロック
信号ｂと上りデータ信号ｄとは、終端器１５にて折返さ
れて下りフレーム信号ｅ，下りクロック信号ｆ，下りデ
ータ信号ｇとなっている。

【００８３】マスタ側多重化装置１は上りフレーム信号
ａと上りクロック信号ｂと抽出クロックｃとを生成する
マスタクロック作成部７と、制御信号ｈを生成するマス
タ制御部８とからなる。

【００８４】各スレーブ側多重化装置２−１〜２−ｎは
全て同一構成であり、図１ではスレーブ側多重化装置２
−１についてのみ示している。図２に示した従来のマス
タ側多重化装置１０のマスタ側インタフェース部１２−
１内におけるＦＩＦＯ１７−１，１７−２を、本実施例
ではスレーブ側多重化装置２のマスタ／スレーブインタ
フェース部３内へ組込み、インタフェース制御部２０を
介してバス信号部１６と接続する構成である。

【００８５】図３０にマスタ／スレーブ用インタフェー
ス部３のブロック図を、図３１にマスタ／スレーブ用イ
ンタフェース部３の上り側タイムチャートを、図３２に
マスタ／スレーブ用インタフェース部３の下り側タイム
チャートを夫々示す。

【００８６】フレーム信号ａとクロック信号ｂとバス側
選択信号ｖよりインタフェース制御部２０にある制御用
カウンタ３３−３とＲＯＭ３５−４にて上り側選択信号
ａｒの作成を行う。そして、上り側選択信号ａｒ−１と
クロック信号ｂにより歯抜けクロック信号ａｊ−３の作
成を行い、上り側選択信号ａｒ−２とクロック信号ｂに
より歯抜けクロック信号ａｊ−５の作成を行う。

【００８７】フレーム信号ｅとクロック信号ｆとバス側
選択信号ｖよりインタフェース制御部２０にある制御用
カウンタ３３−４とＲＯＭ３５−５にて下り側選択信号
ａｓの作成を行う。そして、下り側選択信号ａｓ−１と
クロック信号ｆにより歯抜けクロック信号ａｊ−４の作
成を行い、下り側選択信号ａｓ−２とクロック信号ｆに
より歯抜けクロック信号ａｊ−６の作成を行う。

【００８８】上りデータ信号ｌの第１チャネルはスレー
ブ側選択信号ｚ−１により上りデータ信号ｌ’の作成を
行い、そして、スレーブ側選択信号ｚ−１とクロック信
号ｊにより歯抜けクロック信号ａｉ−１の作成を行う。
歯抜けクロック信号ａｉ−１のタイミングにより上りデ
ータ信号ｌ’の第１チャネルを上り用ＦＩＦＯ１７−１
に入力を行う。そして、歯抜けクロック信号ａｊ−３の
タイミングにより上り用ＦＩＦＯ１７−１から上りデー
タ信号ｄ’−１の作成を行い、上りデータ信号ｄ’−１
は上り側選択信号ａｒ−１により上りデータ信号ｄの第
１チャネルの作成を行う。

【００８９】下りデータ信号ｋの第２チャネルはスレー
ブ側選択信号ｚ−２により下りデータ信号ｋ’の作成を
行い、そして、スレーブ側選択信号ｚ−２とクロック信
号ｊにより歯抜けクロック信号ａｉ−２の作成を行う。

【００９０】歯抜けクロック信号ａｉ−２のタイミング
により下りデータ信号ｋ’の第２チャネルを上り用ＦＩ
ＦＯ１７−２に入力を行う。そして、歯抜けクロック信
号ａｊ−５のタイミングにより上り用ＦＩＦＯ１７−２
から上りデータ信号ｄ’−２の作成を行い、そして、上
りデータ信号ｄ’−２は歯抜けクロック信号ａｒ−２に
より上りデータ信号ｄの第２チャネルの作成を行う。

【００９１】下りデータ信号ｇの第１チャネルは歯抜け
クロック信号ａｊ−４のタイミングにより下り用ＦＩＦ
Ｏ１８−１に入力を行う。そして、歯抜けクロック信号
ａｉ−１のタイミングにより下り用ＦＩＦＯ１８−１か
ら下りデータ信号ｋ”の作成を行い、下りデータ信号
ｋ”はスレーブ側選択信号ｚ−１により下りデータ信号
ｋの第１チャネルの作成を行う。下りデータ信号ｇの第
２チャネルは歯抜けクロック信号ａｊ−６のタイミング
により下り用ＦＩＦＯ１８−２に入力を行う。

【００９２】歯抜けクロック信号ａｉ−２のタイミング
により下り用ＦＩＦＯ１８−２から上りデータ信号ｌ”
の作成を行い、そして、上りデータ信号ｌ”はスレーブ
側選択信号ｚ−２により上りデータ信号ｌの第２チャネ
ルの作成を行う。クロック信号ｊは抽出クロック信号ｗ
により抽出クロック信号ｃの作成を行う。

【００９３】ここで、マスタ／スレーブ用インタフェー
ス部３を使用して、上りデータ信号ｄにて、隣同士にあ
るデータ信号ｒ−１とデータ信号ｒ−２が重ならない説
明を行う。

【００９４】図３３に上りデータ信号ｄの動作タイムチ
ャートを示す。スレーブ側多重化装置２−ｎより出力を
行うデータ信号ｒ−２は、上りフレーム信号ａののタ
イミングと、上りクロック信号ｂののタイミングで、
上りデータ信号ｄへのタイミングで出力を行う。

【００９５】データ信号ｒ−２を含む上りデータ信号ｄ
がスレーブ側多重化装置２−１の位置に来た場合、この
上りデータ信号ｄはのタイミングとなる。スレーブ側
多重化装置２−１より出力を行うデータ信号ｒ−１は、
上りフレーム信号ａののタイミングと、上りクロック
信号ｂののタイミングで、上りデータ信号ｄへのタ
イミングで出力を行う。

【００９６】ここで、上りフレーム信号ａのとの遅
延時間と、上りクロック信号ｂのとの遅延時間と、
上りデータ信号ｄのと、又はの遅延時間が同じバ
ス信号１６の、同じ方向（スレーブ側多重化装置２−ｎ
→スレーブ側多重化装置２−１の方向）のために、すべ
て同じ遅延時間となるので、上りデータ信号ｄのデータ
信号ｒ−１とデータ信号ｒ−２が重ならずに多重化が行
えることが分かる。

【００９７】ここで、スレーブ側多重化装置２−１から
出力したデータ信号ｒ−１を、スレーブ側多重化２−ｎ
に入力を行う動作を例にして下りデータ信号ｇの信号の
流れの説明を行う。図３４に下りデータ信号ｇの動作タ
イムチャートを示す。スレーブ側多重化装置２−１より
出力を行うデータ信号ｒ−１は、上りフレーム信号ａの
のタイミングと、上りクロック信号ｂののタイミン
グで、上りデータ信号ｄへのタイミングで出力を行
う。終端器１５で上りフレーム信号ａが下りフレーム信
号ｅに、上りクロック信号ｂが下りクロック信号ｆに、
上りデータ信号ｄが下りデータ信号ｇに夫々変換され
る。

【００９８】スレーブ側多重化装置２−ｎにて入力を行
うデータ信号ｒ−１は、下りフレーム信号ｅののタイ
ミングと、下りクロック信号ｆののタイミングで、下
りデータ信号ｇよりのタイミングで入力を行う。

【００９９】ここで、上りフレーム信号ａのからを
経由して下りフレーム信号ｅのまでの遅延時間と、上
りクロック信号ｂのからを経由して下りクロック信
号ｆのまでの遅延時間と、上りデータ信号ｄのから
を経由して下りデータ信号ｇのまでの遅延時間が、
同じバス信号１６と終端器１５の、同じ方向（スレーブ
側多重化装置２−ｎ→終端器１５→スレーブ側多重化装
置２−１の方向）のために、すべて同じ遅延時間となる
ので、下りデータ信号ｇのデータ信号ｒ−１の検出を行
う下り側選択信号ａｓ−２が正常な遅延位置にあること
が分かる。

【０１００】ここで、従来のメモリスイッチ部９が省略
できる説明を行う。従来のマスタ側インタフェース部１
２は、自分が上りデータ信号ｑに出力を行ったタイムス
ロットを、下りデータ信号ｐの同じタイムスロットの入
力を行うので、異なるスレーブ側装置１１間でデータ信
号ｒの受け渡しを行うには、各タイムスロットにあるデ
ータ信号ｒのタイムスロットの置き換えを行うメモリス
イッチ部９が必要であった。

【０１０１】これに対して本発明のマスタ／スレーブ用
インタフェース部３は、それぞれ任意のタイムスロット
の上りデータ信号ｄに出力が可能であり、任意のタイム
スロットの下りデータ信号ｇより入力が可能であるので
（上りデータ信号ｄと下りデータ信号ｇは、それぞれの
タイムスロットの設定が可能であるので）、従来のメモ
リスイッチ部９の省略が可能となる。

【０１０２】

【発明の効果】以上述べた様に、本発明によれば、マス
タ側多重化装置と複数のスレーブ側多重化装置との間の
上りフレーム信号、上りクロック信号、上りデータ信号
と下りフレーム信号、下りクロック信号、下りデータ信
号とに夫々分離して使用し、これ等上／下フレーム信
号、上／下クロック信号、上／下データ信号を終端器で
折返す様に各信号バスを設け、これ等各信号バスを介し
てマスタ側と各スレーブ側の多重化装置とを相互接続し
たので、最遠にあるスレーブ側多重化装置までの信号バ
スの距離を意識する必要がなくなり、また、マスタ側多
重化装置に従来必要であったメモリスイッチ部やインタ
フェース部が省略でき、構成の簡素化が図れるという効
果がある。

【図面の簡単な説明】

【図１】本発明における多重化装置のブロック図であ
る。

【図２】従来の多重化装置のブロック図である。

【図３】従来の多重化装置の上り側信号のタイムチャー
トである。

【図４】従来の多重化装置の下り側信号のタイムチャー
トである。

【図５】スレーブ側多重化装置１１の内部フレーム構成
を示す図である。

【図６】スレーブ側多重化装置１１の多重化原理を示す
図である。

【図７】マスタ側多重化装置１０の多重化原理を示す図
である。

【図８】網側インタフェース部４の動作を示す図であ
る。

【図９】端末側インタフェース部５のブロック図であ
る。

【図１０】端末側インタフェース部５の動作の下り側タ
イムチャートを示す図である。

【図１１】端末側インタフェース部５の動作の上り側タ
イムチャートを示す図である。

【図１２】スレーブ側制御部１４のブロック図である。

【図１３】スレーブ側制御部１４の各種選択信号の制御
手順を示す図である。

【図１４】スレーブ側制御部１４のバス側選択信号ｖの
制御手順を示す図である。

【図１５】スレーブ側制御部１４の抽出クロック選択信
号ｗの制御手順を示す図である。

【図１６】スレーブ側インタフェース部１３のブロック
図である。

【図１７】スレーブ側インタフェース部１３の動作タイ
ムチャートを示す図である。

【図１８】マスタ側インタフェース部１２のブロック図
である。

【図１９】マスタ側インタフェース部１２の動作タイム
チャートを示す図である。

【図２０】マスタクロック作成部７のブロック図及び動
作タイムチャートである。

【図２１】マスタ側制御部８のブロック図である。

【図２２】マスタ側制御部８のスレーブ側制御部１４に
対する設定制御手順を示す図である。

【図２３】マスタ側制御部８のスレーブ側制御部１４に
対する解放制御手順を示す図である。

【図２４】マスタ側制御部８のメモリスイッチ制御信号
ａｂの制御手順を示す図である。

【図２５】リモコン装置１９のブロック図である。

【図２６】リモコン装置１９の制御手順を示す図であ
る。

【図２７】メモリスイッチ部９のブロック図である。

【図２８】メモリスイッチ部９の動作タイムチャートを
示す図である。

【図２９】従来のマスタ側多重化装置１０の問題点を示
す図である。

【図３０】マスタ／スレーブ用インタフェース部３のブ
ロック図である。

【図３１】マスタ／スレーブ用インタフェース部３の上
り側タイムチャートである。

【図３２】マスタ／スレーブ用インタフェース部３の下
り側タイムチャートである。

【図３３】上りデータ信号ｄの動作タイムチャートであ
る。

【図３４】下りデータ信号ｇの動作タイムチャートであ
る。

【符号の説明】

１ マスタ側多重化装置 ２ スレーブ側多重化装置 ３ マスタ／スレーブ用インタフェース部 ４ 網側インタフェース部 ５ 端末側インタフェース部 ６ 論理積（ＡＮＤ）回路 ７ マスタクロック作成部 ８ マスタ側制御部 １５ 終端器 １６ バス信号部 １７ 上り用ＦＩＦＯ １８ 下り用ＦＩＦＯ １９ リモコン装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フレーム信号とクロック信号とを生成し
   て上りフレーム信号線及び上りクロック線へ夫々出力す
   るマスタ側多重化装置と、 前記上りフレーム信号線及び上りクロック信号とにより
   定められる各タイムスロットに配下の端末からの受信デ
   ータを夫々挿入して上りデータ信号として共通の上りデ
   ータ信号線へ導出する上りデータ信号線インタフェース
   手段を有する複数のスレーブ側多重化装置と、 前記上りデータ信号線、前記上りフレーム信号線及び前
   記上りクロック線を折返して下りデータ線、下りフレー
   ム信号線及び下りクロック信号線とする終端器とを含
   み、 更に前記スレーブ側多重化装置の各々は、前記下りデー
   タ線のデータを通信網へ送出する網インタフェース手段
   を有することを特徴とする多重化システム。
2. 【請求項２】 前記スレーブ側多重化装置の各々は、前
   記網イタンフェースを介して前記通信網から送出されて
   きたタイムスロットのデータを前記下りデータ線へ前記
   下りクッロク信号線の各クロック信号に同期して送出す
   る下りデータ線インタフェース手段を有することを特徴
   とする請求項１記載の多重化システム。
3. 【請求項３】 前記上りデータ信号線インタフェース手
   段及び前記下りデータ線インタフェース手段はファース
   トインファーストアウトメモリであることを特徴とする
   請求項２記載の多重化システム。