JPH0865127A - 半導体リレー装置 - Google Patents
半導体リレー装置Info
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- JPH0865127A JPH0865127A JP6198287A JP19828794A JPH0865127A JP H0865127 A JPH0865127 A JP H0865127A JP 6198287 A JP6198287 A JP 6198287A JP 19828794 A JP19828794 A JP 19828794A JP H0865127 A JPH0865127 A JP H0865127A
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Abstract
信号の選択的な伝達を可能ならしめる半導体リレー装置
を提供することを目的とする。 【構成】 この発明は、リレー接点間をスイッチング制
御する逆直列接続された2つの出力FET103の直列
接続点にバイアス回路4によりバイアス電位を選択的に
印加して、出力FET103のソース・ドレイン間の寄
生ダイオードを逆バイアスして構成される。
Description
動作させてなる半導体リレー装置に関し、特に高周波信
号をオン/オフする半導体リレー装置に関する。
来の半導体リレー装置としては、図34に示すように構
成されたものがある。
してLED101と、2次側出力として逆直列にソース
端子が接続された2つのMOSFET103と、MOS
FET103のドライバーとしてLED101から光を
受けて光電流を発生するフォトダイオードアレイ102
と、MOSFET103のゲート端子とソース端子との
間に接続されてMOSFET103のゲート電荷を引き
抜いてターンオフさせる放電回路より構成される。放電
回路には各種あるが、最も簡単なものは図34に示すシ
ャント抵抗104である。
達路のインピーダンスは周波数が高くなるほど小さくな
る。リレー装置の2次側端子間、すなわちMOSFET
103のドレイン端子(リレー端子)間には必ず容量が
のるため、2次側端子間の容量が大きいと高周波領域に
なると2次側端子間容量を介しての伝達路ができる、こ
のような伝達路ができるとリレーがオフできなくなる。
したがって、高周波領域で使うリレー装置としては、2
次側端子間容量を小さくする必要がある。
体リレー装置において、出力端子間容量を決めるのは、
図35の断面図に示すように、MOSFETにおける寄
生ダイオードの空乏層の容量である。したがって、リレ
ー装置がオフした時の出力端子間容量(以下、オフ容量
と呼ぶ)を低減するためには、チップサイズを小さくす
ることが有効である。
電流経路の断面積を小さくすることであり、オン抵抗の
増大となる。オン抵抗とオフ容量は相反する特性であ
り、オフ容量を小さくして高周波特性を良くするとオン
抵抗が大きくなる。
ー装置を改良して上記不具合点を解消して、特に高周波
信号用のリレー装置として開発されたリレー装置として
は、例えば図35に示すようなものがある。
して図34に示すと同様な逆直列にソース端子が接続さ
れた2つのMOSFET103を2組直列接続し、その
接続中点を別に設けた半導体リレースイッチ105を介
してグランドに接続したものである。1次側としてLE
D101、MOSFET103のドライバーとしてフォ
トダイオードアレイ102、MOSFET103のゲー
ト電荷引き抜き用の放電回路は前述の一般的な半導体リ
レー装置と同様である。
イッチ105のスイッチング動作は2次側出力のMOS
FET103のスイッチング動作と逆となる。すなわ
ち、2次側出力のMOSFET103がオン状態の場合
はグランド接続の半導体リレースイッチ105はオフ状
態であり、2次側出力のMOSFET103がオフ状態
の場合にはグランド接続の半導体リレースイッチ105
はオン状態である。このため、2次側出力のMOSFE
T103の接続中点の電位は、2次側出力のMOSFE
T103がオフ状態の場合のみグランドに接続される。
高周波信号用のリレー装置では、2次側出力がオフした
時にリレー端子間容量を介して信号が漏れることが不具
合動作となるので、この漏れ信号をグランドに落として
伝達しないようにして、伝達特性を改善している。
いては、伝達ラインが1系統であれば不具合はないが、
図37に示すように、信号の伝達ラインが複数系統あり
信号を複数に分岐するといった場合には、高周波信号源
106から見ると負荷が低インピーダンス状態となって
いるため、分岐伝達したいラインにも信号を伝達できな
くなる。すなわち、オフ状態にあるリレー装置107に
おいては接続中点の電位がグランドレベルとなり、かつ
リレー装置の出力FET103の寄生ダイオード容量に
よりリレー端子間が高周波信号に対して導通状態となる
ため、高周波信号源106の信号はオフ状態にあるリレ
ー装置を介してグランドに流れ、高周波信号源106の
信号はオン状態のリレー装置108を介して端子ABを
伝達することができなくなる。
置では、単独のラインのオン/オフはできても、信号を
分岐するといった高インピーダンス動作はできなかっ
た。
出力FETの寄生ダイオードの容量による高周波信号の
漏れによって高周波信号の伝達特性に不具合が生じると
いう課題を解決するために、図36に示す従来のリレー
装置においては、出力FETの接続中点を選択的にグラ
ンドレベルに落とすといった対策を採用していた。
ー接点間に4つの出力FETが必要となり、構成の大型
化を招いていた。また、リレー装置を複数並列接続して
高周波信号を選択的に伝達するような場合には、信号源
からみた負荷が低インピーダンス状態となるために、高
周波信号を選択的に伝達できないといった不具合を招い
ていた。
ものであり、その目的とするところは、構成の小型化を
図り、オン抵抗を増大させることなくオフ容量を低減
し、かつ高周波信号の選択的な伝達を可能ならしめる半
導体リレー装置を提供することにある。
に、請求項1記載の発明は、第1の入力信号を受けて発
光する第1の発光ダイオードと、第1の発光ダイオード
により発光された光を受けて光電変換し光電力を得る第
1のフォトダイオードアレイと、第1及び第2の入力端
子と第1及び第2の出力端子を備え、第1の入力端子が
第1のフォトダイオードアレイの一端に接続され、第2
の入力端子が第1のフォトダイオードアレイの他端に接
続された第1の放電回路と、ゲート端子が共通接続され
て第1の放電回路の第1の出力端子に接続され、ソース
端子が共通接続されて逆直列接続され第1の放電回路の
第2の出力端子に接続された一対の出力FET(電界効
果トランジスタ)をスイッチング動作させてなるリレー
回路と、リレー回路の出力FETの逆直列接続点と逆バ
イアス電源との間に接続されて、逆バイアス電源電位を
選択的にリレー回路の出力FETの逆直列接続点に印加
して、リレー回路の出力FETのソース端子とドレイン
端子との間に生じる寄生ダイオードを逆バイアスするバ
イアス回路とから構成される。
受けて発光する第1の発光ダイオードと、第1の発光ダ
イオードにより発光された光を受けて光電変換し光電力
を得る第1のフォトダイオードアレイと、第1及び第2
の入力端子と第1及び第2の出力端子を備え、第1の入
力端子が第1のフォトダイオードアレイの一端に接続さ
れ、第2の入力端子が第1のフォトダイオードアレイの
他端に接続され、第1のフォトダイオードアレイで得ら
れた光電力を受けて定電流を出力するFETを備えた定
電流回路と、第1及び第2の入力端子と第1及び第2の
出力端子を備え、第1の入力端子が定電流回路の第1の
出力端子に接続され、第2の入力端子が定電流回路の第
2の出力端子に接続された第1の放電回路と、ゲート端
子が共通接続されて第1の放電回路の第1の出力端子に
接続され、ソース端子が共通接続されて逆直列接続され
第1の放電回路の第2の出力端子に接続された一対の出
力FETをスイッチング動作させてなるリレー回路と、
リレー回路の出力FETの逆直列接続点と逆バイアス電
源との間に接続されて、逆バイアス電源電位を選択的に
リレー回路の出力FETの逆直列接続点に印加して、出
力FETのソース端子とドレイン端子との間に生じる寄
生ダイオードを逆バイアスするバイアス回路とから構成
される。
載の半導体リレー装置において、前記バイアス回路は、
第2の入力信号を受けて発光する第2の発光ダイオード
と、第2の発光ダイオードにより発光された光を受けて
光電変換し光電力を得る第2のフォトダイオードアレイ
と、第1及び第2の入力端子と第1及び第2の出力端子
を備え、第1の入力端子が第2のフォトダイオードアレ
イの一端に接続され、第2の入力端子が第2のフォトダ
イオードアレイの他端に接続された第2の放電回路と、
ゲート端子が第2の放電回路の第1の出力端子に接続さ
れ、ソース端子が第2の放電回路の第2の出力端子及び
逆バイアス電源に接続され、ドレイン端子がリレー回路
の出力FETの逆直列接続点に接続されたバイアスFE
Tとから構成される。
導体リレー装置において、前記第1の発光ダイオードと
第2の発光ダイオードは、共通化されて前記第1のフォ
トダイオードアレイならびに第2のフォトダイオードア
レイに発光した光を同時に与えてなる。
載の半導体リレー装置において、前記バイアス回路は、
第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第2のフォトダイオードアレイと、
第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第3のフォトダイオードアレイと、
第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第2のフォトダイオードアレイの
一端に接続され、第2の入力端子が第2のフォトダイオ
ードアレイの他端に接続された第2の放電回路と、第1
及び第2の入力端子と第1及び第2の出力端子を備え、
第1の入力端子が第3のフォトダイオードアレイの一端
に接続され、第2の入力端子が第3のフォトダイオード
アレイの他端に接続された第3の放電回路とゲート端子
が第2の放電回路の第2の出力端子に接続され、ソース
端子が第2の放電回路の第1の出力端子に接続された第
1のバイアスFETと、ゲート端子が第3の放電回路の
第1の出力端子に接続され、ソース端子が第2の放電回
路の第2の出力端子に接続された第2のバイアスFET
とが逆バイアス電源とリレー回路の出力FETの逆直列
接続点との間に直列接続されて挿入されたバイアスFE
Tとから構成される。
載の半導体リレー装置において、前記バイアス回路は、
第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第2のフォトダイオードアレイと、
第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第2のフォトダイオードアレイの
一端に接続され、第2の入力端子が第2のフォトダイオ
ードアレイの他端に接続された第2の放電回路と、ゲー
ト端子が共通接続されて第2の放電回路の第1の出力端
子に接続され、ソース端子が共通接続されて第2の放電
回路の第2の出力端子に接続され、逆バイアス電源とリ
レー回路の出力FETの逆直列接続点との間に直列接続
されて挿入された第1のバイアスFET及び第2のバイ
アスFETとから構成される。
載の半導体リレー装置において、前記バイアス回路は、
前記出力FETの逆直列接続点と逆バイアス電源との間
に接続されて、第1の発光ダイオードにより発光された
光を受けて導通制御されるフォトトランジスタからな
る。
受けて発光する第1の発光ダイオードと、第1の発光ダ
イオードにより発光された光を受けて光電変換し光電力
を得る第1のフォトダイオードアレイと、第1及び第2
の入力端子と第1及び第2の出力端子を備え、第1の入
力端子が第1のフォトダイオードアレイの一端に接続さ
れ、第2の入力端子が第1のフォトダイオードアレイの
他端に接続された第1の放電回路と、第1の発光ダイオ
ードにより発光された光を受けて光電変換し光電力を得
る第2のフォトダイオードアレイと、第1及び第2の入
力端子と第1及び第2の出力端子を備え、第1の入力端
子が第2のフォトダイオードアレイの一端に接続され、
第2の入力端子が第2のフォトダイオードアレイの他端
に接続された第2の放電回路と、ゲート端子が第1の放
電回路の第2の出力端子に接続され、ソース端子が第1
の放電回路の第1の出力端子に接続された第1の出力F
ETのドレイン端子と、ゲート端子が第2の放電回路の
第1の出力端子に接続され、ソース端子が第2の放電回
路の第2の出力端子に接続された第2の出力FETのド
レイン端子が共通接続されて逆直列接続された第1及び
第2の出力FETをスイッチング動作させてなるリレー
回路と、第1の発光ダイオードにより発光された光を受
けて光電変換し光電力を得る第3のフォトダイオードア
レイと、第1の発光ダイオードにより発光された光を受
けて光電変換し光電力を得る第4のフォトダイオードア
レイと、第1及び第2の入力端子と第1及び第2の出力
端子を備え、第1の入力端子が第3のフォトダイオード
アレイの一端に接続され、第2の入力端子が第3のフォ
トダイオードアレイの他端に接続された第3の放電回路
と、第1及び第2の入力端子と第1及び第2の出力端子
を備え、第1の入力端子が第4のフォトダイオードアレ
イの一端に接続され、第2の入力端子が第4のフォトダ
イオードアレイの他端に接続された第4の放電回路と、
ゲート端子が第3の放電回路の第2の出力端子に接続さ
れ、ソース端子が第3の放電回路の第1の出力端子に接
続された第1のバイアスFETのドレイン端子と、ゲー
ト端子が第4の放電回路の第1の出力端子に接続され、
ソース端子が第4の放電回路の第2の出力端子に接続さ
れた第2のバイアスFETのドレイン端子が共通接続さ
れて逆バイアス電源とリレー回路の出力FETの逆直列
接続点との間に直列接続されて挿入された第1のバイア
スFET及び第2のバイアスFETとを有し、逆バイア
ス電源電位を選択的にリレー回路の出力FETの逆直列
接続点に印加して、リレー回路の出力FETのソース端
子とドレイン端子との間に生じる寄生ダイオードを逆バ
イアスしてなるバイアス回路とから構成される。
受けて発光する第1の発光ダイオードと、第1の発光ダ
イオードにより発光された光を受けて光電変換し光電力
を得る第1のフォトダイオードアレイと、第1及び第2
の入力端子と第1及び第2の出力端子を備え、第1の入
力端子が第1のフォトダイオードアレイの一端に接続さ
れ、第2の入力端子が第1のフォトダイオードアレイの
他端に接続された第1の放電回路と、第1の発光ダイオ
ードにより発光された光を受けて光電変換し光電力を得
る第2のフォトダイオードアレイと、第1及び第2の入
力端子と第1及び第2の出力端子を備え、第1の入力端
子が第2のフォトダイオードアレイの一端に接続され、
第2の入力端子が第2のフォトダイオードアレイの他端
に接続された第2の放電回路と、ゲート端子が第1の放
電回路の第2の出力端子に接続され、ソース端子が第1
の放電回路の第1の出力端子に接続された第1の出力F
ETのドレイン端子と、ゲート端子が第2の放電回路の
第1の出力端子に接続され、ソース端子が第2の放電回
路の第2の出力端子に接続された第2の出力FETのド
レイン端子が共通接続されて逆直列接続された第1及び
第2の出力FETをスイッチング動作させてなるリレー
回路と、第1の発光ダイオードにより発光された光を受
けて光電変換し光電力を得る第3のフォトダイオードア
レイと、第1及び第2の入力端子と第1及び第2の出力
端子を備え、第1の入力端子が第3のフォトダイオード
アレイの一端に接続され、第2の入力端子が第3のフォ
トダイオードアレイの他端に接続された第3の放電回路
と、ゲート端子が共通接続されて第3の放電回路の第1
の出力端子に接続され、ソース端子が共通接続されて第
3の放電回路の第2の出力端子に接続されて逆バイアス
電源とリレー回路の出力FETの逆直列接続点との間に
直列接続されて挿入された第1のバイアスFET及び第
2のバイアスFETとを有し、逆バイアス電源電位を選
択的にリレー回路の出力FETの逆直列接続点に印加し
て、リレー回路の出力FETのソース端子とドレイン端
子との間に生じる寄生ダイオードを逆バイアスしてなる
バイアス回路とから構成される。
3,4,5,6,7,8又は9記載の半導体リレー装置
において、前記出力FETは、ノーマリオン型又はノー
マリオフ型のMOSFETからなる。
3、4、5、6、7、8、9又は10記載の半導体リレ
ー装置において、前記バイアスFETは、ノーマリオン
型のMOSFET又は接合型FETからなる。
3,4,5,6,7,8,9,10又は11記載の半導
体リレー装置において、前記放電回路は、一端が第1の
入力及び出力端子に接続され、他端が第2の入力及び出
力端子に接続された抵抗からなる。
3,4,5,6,7,8,9,10又は11記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
前記第1,第2,第3又は第4のフォトダイオードアレ
イの一端あるいは前記定電流回路の第1の入力端子又は
第2の入力端子に接続され、ソース端子が第1の入力及
び出力端子又は第2の入力及び出力端子に接続され、ド
レイン端子が第2の入力及び出力端子又は第1の入力及
び出力端子に接続されたFETからなる。
3,4,5,6,7,8,9,10又は11記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
前記第1,第2,第3又は第4のフォトダイオードアレ
イの一端あるいは前記定電流回路の第1の入力端子又は
第2の入力端子に接続され、ソース端子が第1の出力端
子又は第2の出力端子に接続され、ドレイン端子が第2
の入力及び出力端子又は第1の入力及び出力端子に接続
されたFETと、FETのソース端子と第1の入力端子
又は第2の入力端子との間に接続されたインピーダンス
素子とから構成される。
3,4,5,6,7,8,9,10又は11記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
前記第1の入力端子又は第2の入力端子に接続され、ソ
ース端子が第1の出力端子又は第2の出力端子に接続さ
れ、ドレイン端子が第2の入力及び出力端子又は第1の
入力及び出力端子に接続されたFETと、FETのゲー
ト端子とソース端子との間に接続されたインピーダンス
素子とから構成される。
3,4,5,6,7,8,9,10又は11記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
第1の出力端子又は第2の出力端子に接続され、ソース
端子が第1の入力端子又は第2の入力端子に接続され、
ドレイン端子が第2の入力及び出力端子又は第1の入力
及び出力端子に接続されたFETと、FETのゲート端
子とソース端子との間に接続されたインピーダンス素子
とから構成される。
3,4,5,6,7,8,9,10又は11記載の半導
体リレー装置において、前記放電回路は、ソース端子が
第1の出力端子又は第2の出力端子に接続され、ドレイ
ン端子が第2の入力及び出力端子又は第1の入力及び出
力端子に接続されたFETと、FETのゲート端子とソ
ース端子との間に接続された抵抗と、抵抗と並列接続さ
れて、前記第1のフォトダイオードアレイが受けると同
一の光を受けるフォトダイオードアレイとから構成され
る。
3,4,5,6,7,8,9,10又は11記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
第1の入力端子に接続され、ソース端子が第1の出力端
子に接続され、ドレイン端子が第2の入力及び出力端子
に接続されたFETと、FETのゲート端子とソース端
子との間に接続されたダイオードと、FETのゲート端
子と第2の入力及び出力端子との間に接続されたインピ
ーダンス素子とから構成される。
3,4,5,6,7,8,9,10又は11記載の半導
体リレー装置において、前記放電回路は、アノード端子
が第1の出力端子に接続され、カソード端子が第2の出
力端子に接続され、第1のゲート端子が第1の入力端子
に接続され、第2のゲート端子が第2の入力端子に接続
されたサイリスタと、サイリスタの第1のゲート端子と
アノード端子間に接続されたダイオードと、サイリスタ
の第2のゲート端子とカソード端子間に接続されたダイ
オードとから構成される。
3,4,5,6,7,8,9,10又は11記載の半導
体リレー装置において、前記放電回路は、コレクタ端子
が第2の出力端子に接続され、エミッタ端子が第2の入
力端子に接続され、前記第1フォトダイオードアレイが
受けると同一の光を受ける第1のフォトトランジスタ
と、エミッタ端子が第1の入力及び出力端子に接続さ
れ、コレクタ端子が第2の入力端子に接続された第1の
バイポーラトランジスタと、ベース端子が第2の入力端
子に接続され、コレクタ端子が第1のバイポーラトラン
ジスタのベース端子に接続され、エミッタ端子が第2の
出力端子に接続された第2のバイポーラトランジスタ
と、コレクタ端子が第1のバイポーラトランジスタのベ
ース端子に接続され、エミッタ端子が第1の入力及び出
力端子に接続され、前記第1のフォトダイオードアレイ
が受けると同一の光を受ける第2のフォトトランジスタ
と、第1のバイポーラトランジスタのベース端子と第2
の出力端子との間に接続された抵抗とから構成される。
4,5,6,7,8,9,10,11,12,13,1
4,15,16,17,18,19又は20記載の半導
体リレー装置において、前記定電流回路は、ゲート端子
とソース端子が接続されて接続点が第1の入力端子又は
第1の出力端子に接続され、ドレイン端子が第1の出力
端子又は第1の入力端子に接続されたFETを備え、第
2の入力及び出力端子が短絡されてなる。
4,5,6,7,8,9,10,11,12,13,1
4,15,16,17,18,19又は20記載の半導
体リレー装置において、前記定電流回路は、ゲート端子
とソース端子が接続されて接続点が第2の入力端子又は
第2の出力端子に接続され、ドレイン端子が第2の出力
端子又は第2の入力端子に接続されたFETを備え、第
1の入力及び出力端子が短絡されてなる。
4,5,6,7,8,9,10,11,12,13,1
4,15,16,17,18,19又は20記載の半導
体リレー装置において、前記定電流回路は、ゲート端子
が第1の入力端子又は第1の出力端子に接続され、ゲー
ト端子とソース端子との間にインピーダンス素子が接続
され、ドレイン端子が第1の出力端子又は第1の入力端
子に接続されたFETを備え、第2の入力及び出力端子
が短絡されてなる。
4,5,6,7,8,9,10,11,12,13,1
4,15,16,17,18,19又は20記載の半導
体リレー装置において、前記定電流回路は、ゲート端子
が第2の入力端子又は第2の出力端子に接続され、ゲー
ト端子とソース端子との間にインピーダンス素子が接続
され、ドレイン端子が第2の出力端子又は第2の入力端
子に接続されたFETを備え、第1の入力及び出力端子
が短絡されてなる。
6,18,23又は24記載の半導体リレー装置におい
て、前記インピーダンス素子は、抵抗又はFETからな
る。
6,18,23又は24記載の半導体リレー装置におい
て、前記インピーダンス素子は、ゲート端子が共通接続
されて前記FETのゲート端子に接続された複数のFE
Tが直列接続されたFET列、又はゲート端子とソース
端子が接続された複数のFETが直列接続されたFET
列からなる。
4,14,15,16,17,18,19,20,2
1,22,23,24,25又は26記載の半導体リレ
ー装置において、前記FETは、接合型又はノーマリオ
ンのMOS型からなる。
て発光する発光ダイオードと、発光ダイオードにより発
光された光を受けて光電変換し光電力を得る第1のフォ
トダイオードアレイと、ゲート端子が共通接続され、ソ
ース端子が共通接続されて第1のフォトダイオードアレ
イのカソード端子に接続され、それぞれのドレイン端子
をリレー接点とする一対のMOS型の出力FET(電界
効果トランジスタ)と、共通接続されたゲート端子とソ
ース端子が第1のフォトダイオードアレイのアノード端
子に接続された第1のPチャネル接合型FETと、ゲー
ト端子が第1のフォトダイオードアレイのアノード端子
に接続され、ソース端子が第1のPチャネル接合型FE
Tのドレイン端子に接続された第2のPチャネル接合型
FETと、共通接続されたゲート端子とソース端子が第
2のPチャネル接合型FETのドレイン端子に接続さ
れ、ドレイン端子が一対の出力FETの共通接続された
ゲート端子に接続された第3のPチャネル接合型FET
と、ゲート端子が第1のフォトダイオードアレイのアノ
ード端子に接続され、ソース端子が第3のPチャネル接
合型FETのドレイン端子及び一対の出力FETの共通
接続されたゲート端子に接続され、ドレイン端子がフォ
トダイオードアレイのカソード端子及び一対の出力FE
Tの共通接続されたソース端子に接続された第4のPチ
ャネル接合型FETと発光ダイオードにより発光された
光を受けて光電変換し光電力を得る第2のフォトダイオ
ードアレイと、ゲート端子が共通接続されて第2のフォ
トダイオードアレイのアノード端子に接続され、逆バイ
アス電源と出力FETの逆直列接続点との間にソース端
子が共通接続されて直列接続され挿入されたPチャネル
接合型の第1のバイアスFET及び第2のバイアスFE
Tと、一端が第2のフォトダイオードアレイのアノード
端子及び第1のバイアスFET及び第2のバイアスFE
Tの共通接続されたゲート端子に接続された抵抗と、ゲ
ート端子が抵抗の一端に接続され、抵抗の他端と第2の
フォトダイオードアレイのカソード端子及び第1のバイ
アスFET及び第2のバイアスFETの共通接続された
ソース端子に接続された第5のPチャネル接合型FET
とから構成される。
逆直列接続点に正又は負の電位を選択的に印加して、出
力FETのソース端子とドレイン端子との間の寄生ダイ
オードを出力FETがオフ状態の時のみ選択的に逆バイ
アスするようにしている。
する。
わる半導体リレー装置の構成を示す図である。
装置は、図34に示すと同様な発光ダイオード101と
フォトダイオードアレイ102からなるフォトカプラ
と、図34に示すと同様に互いのソース端子が接続され
て逆直列接続されてそれぞれのドレイン端子をリレー端
子とするNチャネル型の2つのMOSエンハンスメント
型(ノーマリオフ型)の出力FET103と、第1の入
力端子1Aがフォトダイオードアレイ102のアノード
端子に接続され、第2の入力端子1Bがフォトダイオー
ドアレイ102のカソード端子に接続され、第1の出力
端子1C及び第2の出力端子1Dを有し、受光側フォト
ダイオードアレイ102で得られた光電力を受けて定電
流を出力するFETを備えた定電流回路1と、第1の入
力端子2Aが定電流回路1の第1の出力端子1Cに接続
され、第2の入力端子2Bが定電流回路1の第2の出力
端子1Dに接続され、第1の出力端子2Cが出力FET
103のゲート端子に接続され、第2の出力端子2Dが
出力FET103のソース端子に接続されて、出力FE
Tのターンオン時に定電流回路1から出力される定電流
を受けて出力FET103に供給し、出力FET103
のターンオフ時に出力FET103のゲート電荷を放電
させる放電回路2と、出力FET103の共通接続され
たソース端子(以下、接続中点と呼ぶ)と逆バイアス電
源との間に接続されて、両リレー接点の電位に対して出
力FET103の寄生ダイオード3を選択的に逆バイア
ス状態にさせるバイアス回路4とを備えて構成されてい
る。
ドアレイ102で光電流I0 が発生すると、発生した電
流は定電流回路1に供給されてFETの飽和ドレイン電
流特性により定電流化される。このようにして定電流回
路1で得られた定電流は放電回路2を介して出力FET
103のゲート端子に与えられて、出力FETがターン
オンし、リレー装置がオン状態となる。
光の入力が停止されて光電流I0 の発生が停止される
と、定電流回路1から定電流は出力されなくなる。これ
により、出力FET103のゲート電荷は放電回路2を
介して放電されて、出力FET103はターンオフし、
リレー装置がオフ状態になる。
グ動作において、出力FET103がオフ状態にある場
合にのみ選択的に接続中点にバイアス回路4によって逆
バイアス電位が与えられる。接続中点に逆バイアス電位
が印加されるタイミングは、図2に示すように、出力F
ET103がオン状態の時にはバイアス回路4が必ずオ
フ状態となるように設定される。このようにして、出力
FET103の寄生ダイオード3は逆バイアスされる
と、図34に示す寄生ダイオード3の空乏層が伸長され
て、寄生ダイオード3の接合容量は逆バイアスを印加し
ない場合に比べて大幅に減少する。なお、出力FET1
03がオン時には接続中点は逆バイアスされないため、
リレー装置のオン抵抗が増大することは回避される。
はオン抵抗が15Ω程度でオフ容量が22pF程度なの
に対して、接続中点を例えば−30V程度にバイアスし
た場合にはオン抵抗は変わらずオフ容量が5pF程度に
減少し、オフ容量は1/4程度に低減することができ
る。
時の周波数特性は図3に示すように逆バイアスの有無に
よらず変わらないのに対して、オフ時の周波数特性は図
4に示すようになり、オフ時の遮断特性が15dB程度
改善されている。
リレー接点間は無バイアス時に比べて高インピーダンス
状態となり、オフ時の高周波信号の漏れを防止すること
ができる。また、これにより、図37に示すようにリレ
ー装置を接続した場合であっても、オフされたリレー装
置は高周波信号源に対して高インピーダンス状態となる
ため、高周波信号を選択的に伝達させることができる。
寄生ダイオード3が逆バイアスされる逆バイアス電位を
印加するようにしているので、出力を2つのFETで構
成することが可能となり、4つのFETを使用する図3
6に示す従来の構成に比べて構成を縮小化することがで
きる。
は、出力FET103が定電流回路1により得られる定
電流によってターンオンされるため、LED101の電
流値、LED101の発光効率、フォトダイオードアレ
イ102の受光効率等のばらつきによりフォトダイオー
ドアレイ102で発生される光電流I0 がばらついた場
合であっても、ターンオン時間は定電流により決まるた
め、ターンオン時間をほぼ一定の値に安定させることが
できるようになる。
間、すなわち放電回路2の放電速度をターンオン時間よ
りも短く設定することにより、リレー装置におけるター
ンオフ時間<ターンオン時間という動作特性を安定して
得ることができるようになる。
の発明の一実施例に対応して、図1に示す構成に対して
定電流回路1を用いず、フォトダイオードアレイ102
のアノード端子と放電回路12の第1の入力端子3Aと
を接続し、フォトダイオードアレイ102のカソード端
子と放電回路12の第1の出力端子3Cとを接続するよ
うにして、図5に示すように構成してもよい。
加される逆バイアス電源の電位は、リレー端子に印加さ
れる電位に対して出力FET103の寄生ダイオード3
が逆バイアスされるような負電位に設定され、設計的事
項として適宜設定されるものである。
わる逆バアイアス回路4の具体的な構成を示す図であ
る。
示すと同様な発光ダイオード10とフォトダイオードア
レイ11からなるフォトカプラと、フォトダイオードア
レイ11で発生する光電流を受けて導通制御され、ドレ
イン端子が出力FET103の接続中点に接続され、ソ
ース端子が逆バイアス電源に接続されたNチャネルのエ
ンハンスメント(ノーマリオフ)MOS型のバイアスF
ET13と、第1の入力端子3Aがフォトダイオードア
レイ11のアノード端子に接続され、第2の入力端子3
Bがフォトダイオードアレイ11のカソード端子に接続
され、第1の出力端子3CがバイアスFET13のゲー
ト端子に接続され、第2の出力端子3DがバイアスFE
T13のソース端子に接続され、バイアスFET13が
オフ時にゲート電荷を放電させる放電回路12とを有し
てバイアス回路4を構成したことにある。この実施例で
は、放電回路12は一端が第1の入力端子3A及び出力
端子3Cに接続され、他端が第2の入力端子3B及び出
力端子3Dに接続された抵抗で構成されている。
3をスイッチング制御するタイミングとバイアスFET
をスイッチング制御するタイミングとは、それぞれ別々
に設けられたフォトカプラにより外部から調整されて設
定される。
素な構成においてバイアス回路4を実現することができ
る。
わるバアイアス回路4の具体的な構成を示す図である。
示す構成に比べて、逆バイアスFETをPチャネルの接
合型(ノーマリオン)FET(JFET)14で構成
し、放電回路12の第1の出力端子3Cと逆バイアスJ
FET14のソース端子を接続し、第2の出力端子3D
と逆バイアスJFET14のゲート端子を接続したこと
にある。
03がオン状態でバイアス回路4の発光ダイオード10
に光が入力されてJFET14が高インピーダンス状態
となり、接続中点から逆バイアス電源を切り離し、出力
FET103がオフ状態でバイアス回路4の発光ダイオ
ード10には光が入力されずJFET14が低インピー
ダンス状態となり、接続中点と逆バイアス電源を接続す
る。
と同様な効果を得ることができる。図8は請求項4記載
の発明の一実施例に係わるバアイアス回路4の具体的な
構成を示す図である。
示す実施例に比べて、リレー装置本体側のフォトダイオ
ードアレイ102へ光を入力する発光ダイオード101
とバイアス回路4のフォトダイオードアレイ11に光を
入力する発光ダイオード101を共通化したことにあ
る。
ォトダイオードアレイ102、11に光が入力される
と、出力FET103はオン状態となり、バイアスFE
T14はオフ状態となる。一方、それぞれのフォトダイ
オードアレイ102、11に光が入力されないと、出力
FET103はオフ状態となり、バイアスFET14は
オン状態となる。
と同様な効果を得ることができるとともに、上述下実施
例に比べて入力側のタイミングが1系統で済み、応用が
容易となる。
わるバアイアス回路4の具体的な構成を示す図である。
示す実施例に比べて、図8に示すバイアス回路4を2つ
接続してバイアス回路4を構成したことにある。
いずれかに逆バイアス電源電位よりも低いサージ電圧が
印加されると、リレー接点と逆バイアス電源間は寄生ダ
イオード1個分という低インピーダンス状態となり、大
きな電流が流れる。この結果、リレー接点に接続された
機器を破壊する可能性もあり、逆バイアス電源電位を超
えたサージ電圧が印加される可能性がある場合には、バ
イアス回路4のバイアスFETは双方向の耐圧が必要と
なる。
FET14A,14Bのドレイン端子を共通接続して逆
直列接続することでバイアスFETに双方向の耐圧を持
たせ、サージ電圧の耐圧を向上させることができる。
係わるバアイアス回路4の具体的な構成を示す図であ
る。
示す実施例に比べて、バイアス回路4のバイアスFET
をPチャネルのFET14A,14BからNチャネルの
JFET15A,15Bに代え、それぞれのJFET1
5A、15Bのソース端子を共通接続してバイアス回路
4を構成したことにある。
実施例と同様な効果を得ることができる。
係わるバアイアス回路4の具体的な構成を示す図であ
る。
に示す実施例に対して、JFET15A,15Bの駆動
電流を発生するフォトダイオード11と抵抗からなる放
電回路12を共通化したことにあり、NチャネルのJF
ET15A,15Bのソース端子を共通接続し、JFE
T15A,15Bのゲート端子とソース端子との間に抵
抗12及びフォトダイオードアレイ11を接続してバイ
アス回路4を構成している。
同様な効果を得ることができるとともに、図10に示す
実施例に比べて構成を小型化することができる。
ネルのJFET15A,15BをPチャネルのJFET
に代えてフォトダイオードアレイ11の接続方向を逆に
することにより図9に示す構成に対してJFET14
A,14Bの駆動電流を発生するフォトダイオード11
A,11Bと抵抗からなる放電回路12A,12Bを共
通化することができる。
示す図である。
た実施例では出力FET103をエンハンスメント型
(ノーマリオフ型)のものを使用していたのに対して、
デプレッション型(ノーマリオン型)のFETを使用
し、バイアス回路4のバイアスFETをエンハンスメン
ト型のMOSFET16A,16Bのソース端子を共通
接続して構成したことにある。
同様な効果を得ることができる。
係わるバアイアス回路4の具体的な構成を示す図であ
る。
に示す実施例に対して、バイアス回路4のバイアストラ
ンジスタをフォトダイオード102と同じ光を受けて導
通制御されるフォトトランジスタ17で構成したことに
ある。
のベース・エミッタ間電圧分の電圧ロスが発生するた
め、逆バイアス電源電圧に十分に余裕がないと使えない
が、十分に余裕がある場合には適用することが可能とな
り、バイアス回路4を極めて簡単かつ小型に構成するこ
とができる。
構成を示す図である。
ET103A,103Bのドレイン端子を共通接続し、
それぞれの出力FET103A,103Bに対してフォ
トダイオードアレイ102A,102Bと、定電流回路
及び放電回路(図示せず)を設け、バイアス回路4を図
9に示すと同様に構成し、負の逆バイアス電源に代えて
正の逆バイアス電源をバイアス回路4に接続し、バイア
ス回路4を介して正の逆バイアス電源電位をドレイン端
子が共通接続された接続中点に印加することによって、
出力FET103A,103Bの寄生ダイオードを逆バ
イアスするようにしたことにある。
アス電源電位で使用することができろようになり、負の
逆バイアス電源電位が使用できない場合に適用される。
構成を示す図である。
に示す実施例に比べて、バイアスFETに対してフォト
ダイオードアレイ11と放電回路12の共通化を図った
ことにある。
具体的な構成としては、図16〜図23に示すようなも
のがあり、放電回路2,12の具体的な構成としては、
図24〜図31に示すようなものがある。
一実施例に係わる定電流回路1の具体的な構成を示す図
である。
ころは、定電流回路1をラテラル構造でPチャネルのJ
FET2aで構成したことにある。
接続されて接続点が第1の入力端子1Aに接続され、ド
レイン端子が第1の出力端子1Cに接続されてなり、定
電流回路1の第2の入力端子1B及び出力端子1Dが短
絡されてなる。このようにゲート端子とソース端子が接
続されたJFET2aでは、飽和ドレイン電流IDSS1は
図3に示すようにほぼ一定値となる。このような特性を
利用して、JFET2aはフォトダイオードアレイ10
2で発生した光電流I0 を飽和ドレイン電流IDSS1に制
限するようにしている。
発明の一実施例に係わる定電流回路1の具体的な構成を
示す図であり、この実施例の特徴とするところは、ゲー
ト端子とソース端子が接続されて接続点が第1の出力端
子1Cに接続され、ドレイン端子が第1の入力端子1A
に接続されてなるNチャネルのJFET2bを有し、第
2の入力端子1B及び出力端子1Dを短絡して定電流回
路1を構成したことにある。
発明の一実施例に係わる定電流回路1の具体的な構成を
示す図であり、この実施例の特徴とするところは、ゲー
ト端子とソース端子が接続されて接続点が第2の出力端
子1Dに接続され、ドレイン端子が第2の入力端子1B
に接続されてなるPチャネルのJFET2cを有し、第
1の入力端子1A及び出力端子1Cを短絡して定電流回
路1を構成したことにある。
発明の一実施例に係わる定電流回路の具体的な構成を示
す図であり、この実施例の特徴とするところは、ゲート
端子とソース端子が接続されて接続点が第2の入力端子
1Bに接続され、ドレイン端子が第2の出力端子1Dに
接続されてなるNチャネルのJFET2dを有し、第1
の入力端子1A及び出力端子1Cを短絡して定電流回路
1を構成したことにある。
明の一実施例に係わる定電流回路1の具体的な構成を示
す図であり、この実施例の特徴とするところは、図15
に示すそれぞれの実施例に対して、それぞれのJFET
2a〜2dに対応してゲート端子とソース端子間にイン
ピーダンス素子として例えば抵抗4a〜4dを挿入した
ことにある。
に係わる定電流回路1の具体的な構成を示す図であり、
この実施例の特徴とするところは、図16に示すそれぞ
れの実施例に対して、インピーダンス素子を抵抗4a〜
4dに代えて対応するJFET2a〜2dと同じ導電型
でゲート端子がそれぞれ対応するJFET2a〜2dの
ゲート端子に接続されたJFET5a〜5dで構成した
ことにある。
実施例として、それぞれのJFET5a〜5dを複数直
列接続してインピーダンス素子を構成するようにしても
よい。
に係わる定電流回路1の具体的な構成を示す図であり、
この実施例の特徴とするところは、図16に示すそれぞ
れの実施例に対して、インピーダンス素子を抵抗4a〜
4dに代えて対応するJFET2a〜2dと同じ導電型
でゲート端子とソース端子が接続されたJFET6a〜
6dを複数直列接続して構成したことにある。このよう
な実施例にあっても、図17に示す実施例と同様な効果
を得ることができる。
一実施例に係わる定電流回路1の具体的な構成を示す図
であり、この実施例の特徴とするところは、MOS型の
FETで定電流回路1を構成したことにある。
ころは、ゲート端子とソース端子が接続されて接続点が
第1の出力端子1Cに接続され、ドレイン端子が第1の
入力端子1Aに接続されてなるNチャネルのMOSFE
T7aを有し、第2の入力端子1B及び出力端子1Dを
短絡して定電流回路1を構成したことにある。
ころは、ゲート端子とソース端子が接続されて接続点が
第1の入力端子1Aに接続され、ドレイン端子が第1の
出力端子1Cに接続されてなるPチャネルのMOSFE
T7bを有し、第2の入力端子1B及び出力端子1Dを
短絡して定電流回路1を構成したことにある。
ころは、ゲート端子とソース端子が接続されて接続点が
第2の入力端子1Bに接続され、ドレイン端子が第2の
出力端子1Dに接続されてなるNチャネルのMOSFE
T7cを有し、第1の入力端子1A及び出力端子1Cを
短絡して定電流回路1を構成したことにある。
ころは、ゲート端子とソース端子が接続されて接続点が
第2の出力端子1Cに接続され、ドレイン端子が第2の
入力端子1Bに接続されてなるPチャネルのMOSFE
T7dを有し、第1の入力端子1A及び出力端子1Cを
短絡して定電流回路1を構成したことにある。
す実施例と同様な効果を得ることができる。
発明の一実施例に係わる定電流回路1の具体的な構成を
示す図であり、この実施例の特徴とするところは、図1
9に示すそれぞれの実施例に対して、それぞれのMOS
FET7a〜7dに対応してゲート端子とソース端子間
にインピーダンス素子として例えば抵抗8a〜8dを挿
入したことにある。
実施例と同様な効果を得ることができる。
に係わる定電流回路1の具体的な構成を示す図であり、
この実施例の特徴とするところは、図20に示すそれぞ
れの実施例に対して、インピーダンス素子を抵抗4a〜
4dに代えて対応するJFET2a〜2dと同じ導電型
でゲート端子がそれぞれ対応するJFET2a〜2dの
ゲート端子に接続されたMOSFET9a〜9dで構成
したことにある。
す実施例と同様な効果を得ることができる。
して、インピーダンス素子をそれぞれのMOSFET9
a〜9dを複数直列接続してインピーダンス素子を構成
するようにしてもよい。
に係わる定電流回路1の具体的な構成を示す図であり、
この実施例の特徴とするところは、図20に示すそれぞ
れの実施例に対して、インピーダンス素子を抵抗4a〜
4dに代えて対応するJFET2a〜2dと同じ導電型
でゲート端子とソース端子が接続されたMOSFET1
0a〜10dを複数直列接続して構成したことにある。
す実施例と同様な効果を得ることができる。
に係わる放電回路2,12の具体的な構成を示す図であ
る。
Tにより放電回路を構成したことにあり、図23(a)
に示す実施例は、ゲート端子が第2,第3又は第4のフ
ォトダイオードアレイのアノード端子あるいは定電流回
路1の第1の入力端子1A又は第2の入力端子1Bに接
続され、ソース端子が第1の入力端子2A及び出力端子
2Cに接続され、ドレイン端子が第2の入力端子2B及
び出力端子2Dに接続されたPチャネルのJFET12
aにより放電回路2が構成され、図23(b)に示す実
施例は、ゲート端子が第2,第3又は第4のフォトダイ
オードアレイのアノード端子あるいは定電流回路1の第
1の入力端子1A又は第2の入力端子1Bに接続され、
ソース端子が第2の入力端子2B及び出力端子2Dに接
続され、ドレイン端子が第1の入力端子2A及び出力端
子2Cに接続されたNチャネルのJFET12bにより
放電回路が構成されている。
に係わる放電回路の具体的な構成を示す図である。
は、図12(a)に示す実施例に対して、JFET12
aのソース端子と第1の入力端子2Aとの間にインピー
ダンス素子として例えば抵抗13aを挿入したことにあ
り、図24(b)の実施例の特徴とするところは、図2
3(b)に示す実施例に対して、JFET12bのソー
ス端子と第2の入力端子2Bとの間にインピーダンス素
子として例えば抵抗13bを挿入したことにある。
(a),図15(c)とを組み合わせた実施例又は図2
4(a)に示す実施例とJFET2a,2cのゲート端
子とソース端子間にインピーダンス素子を挿入した実施
例とを組み合わせた実施例、あるいは図24(b)に示
す実施例と図15(b),図15(d)とを組み合わせ
た実施例又は図24(b)に示す実施例とJFET2
b,2dのゲート端子とソース端子間にインピーダンス
素子を挿入した実施例とを組み合わせた実施例において
は、MOSFET103の導通制御時に少ない電流でJ
FET12a,12bのゲート・ソース間にバイアス電
圧を発生させてJFET12a、12bを高インピーダ
ンス状態にするために、インピーダンス素子を設けるよ
うにしている。
ET12a,12bに代えてMOS型のFETを用いて
もよく、またインピーダンス素子として抵抗13a,1
3bに代えて図17,図18,図21又は図22に示す
ように単一又は複数のFETで構成するようにしてもよ
い。
一実施例に係わる放電回路の具体的な構成を示す図であ
る。
ころは、ゲート端子が第1の入力端子2Aに接続され、
ソース端子が第1の出力端子2Cに接続され、ドレイン
端子が第2の入力端子2B及び出力端子2Dに接続され
たJFET14aと、JFET14aのゲート端子とソ
ース端子との間に接続された抵抗15aとにより放電回
路を構成したことにある。
ころは、ゲート端子が第2の入力端子2Bに接続され、
ソース端子が第2の出力端子2Dに接続され、ドレイン
端子が第1の入力端子2A及び出力端子2Cに接続され
たJFET14bと、JFET14bのゲート端子とソ
ース端子との間に接続された抵抗15bとにより放電回
路を構成したことにある。
ころは、ゲート端子が第1の出力端子2Cに接続され、
ソース端子が第1の入力端子1Aに接続され、ドレイン
端子が第2の入力端子2B及び出力端子2Dに接続され
たMOSFET14cと、MOSFET14cのゲート
端子とソース端子との間に接続された抵抗15cとによ
り放電回路を構成したことにある。
ころは、ゲート端子が第2の出力端子2Dに接続され、
ソース端子が第2の入力端子2Bに接続され、ドレイン
端子が第1の入力端子2A及び出力端子2Cに接続され
たMOSFET14dと、MOSFET14dのゲート
端子とソース端子との間に接続された抵抗15dとによ
り放電回路を構成したことにある。
ーダンス素子として抵抗15a〜15dに代えて図1
7,図18,図21又は図22に示すように単一又は複
数のFETで構成するようにしてもよい。
に係わる放電回路の具体的な構成を示す図である。
ころは、ソース端子が第1の出力端子2Cに接続され、
ドレイン端子が第2の入力端子2B及び出力端子2Dに
接続されたJFETJ171aと、JFETJ171a
のゲート端子とソース端子との間に接続された抵抗17
2aと、抵抗172aと並列接続されて、フォトダイオ
ードアレイ102が受けると同一の光を受けるフォトダ
イオードアレイ173aとにより放電回路を構成したこ
とにある。
ころは、ソース端子が第2の出力端子2Dに接続され、
ドレイン端子が第1の入力端子2A及び出力端子2Cに
接続されたJFET171bと、JFETJ171bの
ゲート端子とソース端子との間に接続された抵抗172
bと、抵抗172bと並列接続されて、フォトダイオー
ドアレイ102が受けると同一の光を受けるフォトダイ
オードアレイ173bとにより放電回路を構成したこと
にある。
ころは、ソース端子が第2の出力端子2Dに接続され、
ドレイン端子が第1の入力端子2A及び出力端子2Cに
接続されたMOSFET171cと、MOSFETJ1
71cのゲート端子とソース端子との間に接続された抵
抗172cと、抵抗172cと並列接続されて、フォト
ダイオードアレイ102が受けると同一の光を受けるフ
ォトダイオードアレイ173cとにより放電回路を構成
したことにある。
ころは、ソース端子が第1の出力端子2Cに接続され、
ドレイン端子が第2の入力端子2B及び出力端子2Dに
接続されたMOSFET171dと、MOSFETJ1
71dのゲート端子とソース端子との間に接続された抵
抗172dと、抵抗172dと並列接続されて、フォト
ダイオードアレイ102が受けると同一の光を受けるフ
ォトダイオードアレイ173cとにより放電回路を構成
したことにある。
〜172dとフォトダイオードアレイ173a〜173
dとによりFET171a〜171dをアクティブにバ
イアスするようにしている。すなわち、フォトダイオー
ドアレイ102に光が入力されると同時にFET171
a〜171dのゲート・ソース間がバイアスされてオフ
状態となる。一方、光が入力されなくなると、FET1
71a〜171dのゲート・ソース間がバイアスされず
オン状態となる。
に係わる放電回路の具体的な構成を示す図である。
は、ゲート端子が第1の入力端子2Aに接続され、ソー
ス端子が第1の出力端子2Cに接続され、ドレイン端子
が第2の入力端子2B及び出力端子2Dに接続されたJ
FET18aと、JFET18aのゲート端子とソース
端子との間に接続されたダイオード18bと、JFET
18aのゲート端子と第2の入力端子2B及び出力端子
2Dとの間に接続されたインピーダンス素子として例え
ば抵抗18cとにより放電回路を構成したことにある。
に係わる放電回路の具体的な構成を示す図である。
は、ゲート端子が第1の入力端子1Aに接続され、ソー
ス端子が第1の出力端子1Cに接続され、ドレイン端子
が第2の入力端子2B及び出力端子2Dに接続されたJ
FET21aと、JFET21aのゲート端子とソース
端子との間に接続されたダイオード21bと、共通接続
されたゲート端子とソース端子が第1の入力端子1Aに
接続され、ドレイン端子が第2の入力端子2B及び出力
端子2Dに接続されたインピーダンス素子となるJFE
T21cとにより放電回路を構成し、JFET21cに
よりJFET21aのゲート電荷を引き抜いてJFET
21aのターンオン時間を制御し、JFET21aの飽
和ドレイン電流ならびにJFET21cの飽和ドレイン
電流によって復帰時間を制御するようにしたことにあ
る。
に係わる放電回路の具体的な構成を示す図である。
は、アノード端子が第1の出力端子1Cに接続され、カ
ソード端子が第2の出力端子2Dに接続され、第1のゲ
ート端子が第1の入力端子に2A接続され、第2のゲー
ト端子が第2の入力端子2Bに接続されたサイリスタ2
4aと、サイリスタ24aの第1のゲート端子とアノー
ド端子間に接続されたダイオード24bと、サイリスタ
24aの第2のゲート端子とカソード端子間に接続され
たダイオード24cとにより放電回路を構成したことに
ある。
に係わる放電回路の具体的な構成を示す図である。
は、コレクタ端子が第2の出力端子2Dに接続され、エ
ミッタ端子が第2の入力端子2Bに接続され、前記フォ
トダイオード102が受けると同一の光を受ける第1の
フォトトランジスタ25aと、エミッタ端子が第1の入
力端子2A及び出力端子2Cに接続され、コレクタ端子
が第2の入力端子2Bに接続された第1のバイポーラト
ランジスタ25bと、ベース端子が第2の入力端子2B
に接続され、コレクタ端子が第1のバイポーラトランジ
スタ25bのベース端子に接続され、エミッタ端子が第
2の出力端子2Dに接続された第2のバイポーラトラン
ジスタ25cと、コレクタ端子が第1のバイポーラトラ
ンジスタ25bのベース端子に接続され、エミッタ端子
が第1の入力端子2A及び出力端子2Cに接続され、前
記フォトダイオード102が受けると同一の光を受ける
第2のフォトトランジスタ25dと、第1のバイポーラ
トランジスタ25aのベース端子と第2の出力端子2D
との間に接続された抵抗25eとにより放電回路を構成
したことにある。
3のターンオン時はトランジスタ25a,25dがオン
状態となり、トランジスタ25bがオフ状態となり、定
電流が出力FET103に供給される。一方、出力FE
T103のターンオフ時はトランジスタ25a,25d
がオフ状態となり、トランジスタ25bがオン状態とな
り、出力FETのゲート電荷がトランジスタ25bを介
して放電される。
ド101を共通化する構成では、バイアス回路4と出力
FET103のオン/オフが逆となるように、バイアス
回路4に対して上述した定電流回路1及び放電回路2を
選択するようにすればよい。
み合わせの一実施例の具体的な構成を示す図である。
は、図17(a)に示す定電流回路1と、図24(a)
に示す構成においてインピーダンス素子を抵抗13aに
代えてゲート端子とソース端子が接続されたJFET2
6で構成した放電回路2を組み合わせたことにあり、極
めて簡素の構成で上述したそれぞれの回路の特徴を有し
た実用的な半導体リレー装置を提供することができる。
に係わる構成を示す図である。
に示す半導体リレー装置に対して、図14に示すバイア
ス回路4の放電回路12を抵抗に代えて、抵抗12Cと
ゲート端子が放電回路12の第1の入力端子3A及び第
1の出力端子3Cに接続されて抵抗12Cと直列接続さ
れたPチャネルのJFET12Dとで構成したバイアス
回路4を適用したことにある。
路4の放電回路の抵抗12Cの抵抗値を小さくして放電
回路全体としてのインピーダンスを高めることができる
とともに、極めて簡素の構成で上述したそれぞれの回路
の特徴を有した実用的な半導体リレー装置を提供するこ
とができる。
図1〜図14に示す実施例に適用してもよい。
又は4記載の発明によれば、リレー接点間をスイッチン
グ制御する逆直列接続された出力FETの直列接続点に
バイアス回路によりバイアス電位を選択的に印加して、
出力FETのソース・ドレイン間の寄生ダイオードを逆
バイアスするようにしたので、構成の小型化、オン抵抗
の増大を招くことなくオフ容量の低減を図り、かつ高周
波信号の選択的な伝達を可能ならしめる半導体リレー装
置を提供することができる。
FETの直列接続点に対するサージ電圧の耐圧を向上す
ることができる。
の直列接続点に正のバイアス電位を印加させることがで
きる。
に定電流を供給するようにしたので、出力FETのター
ンオン時間又はターンオフ時間を安定して容易に制御す
ることができる。
リレー装置の構成を示す図である。
ミングを示す図である。
性の関係を示す図である。
るオフ容量と周波数特性の関係を示す図である。
リレー装置の構成を示す図である。
ス回路の構成を示す図である。
ス回路の構成を示す図である。
ス回路の構成を示す図である。
ス回路の構成を示す図である。
アス回路の構成を示す図である。
アス回路の構成を示す図である。
アス回路の構成を示す図である。
ス回路の構成を示す図である。
アス回路の構成を示す図である。
アス回路の構成を示す図である。
係わる定電流回路の構成を示す図である。
施例に係わる定電流回路の構成を示す図である。
電流回路の構成を示す図である。
電流回路の構成を示す図である。
係わる定電流回路の構成を示す図である。
施例に係わる定電流回路の構成を示す図である。
電流回路の構成を示す図である。
電流回路の構成を示す図である。
電回路の構成を示す図である。
電回路の構成を示す図である。
係わる放電回路の構成を示す図である。
電回路の構成を示す図である。
電回路の構成を示す図である。
電回路の構成を示す図である。
電回路の構成を示す図である。
電回路の構成を示す図である。
例に係わる具体的な構成を示す図である。
導体リレー装置の構成を示す図である。
る。
示す図である。
置の構成を示す図である。
を選択的に伝達する構成を模式的に示す図である。
b,12D,14,14a〜14d,14A,14B,
15A,15B,171a〜171d,18,18A,
18B,21,26 JFET 4a〜4d,8a〜8d,11,12C,13a,13
b,15a〜15d,172a〜172d,18c 抵
抗 7a〜7d,9a〜9d,10a〜10d,13,16
A,16B, MOSFET 10,101 フォトカプラのLED 11,102 フォトカプラのフォトダイオードアレイ 103,103A,103B 出力MOSFET
Claims (28)
- 【請求項1】 第1の入力信号を受けて発光する第1の
発光ダイオードと、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第1のフォトダイオードアレイと、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第1のフォトダイオードアレイの
一端に接続され、第2の入力端子が第1のフォトダイオ
ードアレイの他端に接続された第1の放電回路と、 ゲート端子が共通接続されて第1の放電回路の第1の出
力端子に接続され、ソース端子が共通接続されて逆直列
接続され第1の放電回路の第2の出力端子に接続された
一対の出力FET(電界効果トランジスタ)をスイッチ
ング動作させてなるリレー回路と、 リレー回路の出力FETの逆直列接続点と逆バイアス電
源との間に接続されて、逆バイアス電源電位を選択的に
リレー回路の出力FETの逆直列接続点に印加して、リ
レー回路の出力FETのソース端子とドレイン端子との
間に生じる寄生ダイオードを逆バイアスするバイアス回
路とを有することを特徴とする半導体リレー装置。 - 【請求項2】 第1の入力信号を受けて発光する第1の
発光ダイオードと、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第1のフォトダイオードアレイと、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第1のフォトダイオードアレイの
一端に接続され、第2の入力端子が第1のフォトダイオ
ードアレイの他端に接続され、第1のフォトダイオード
アレイで得られた光電力を受けて定電流を出力するFE
Tを備えた定電流回路と、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が定電流回路の第1の出力端子に接
続され、第2の入力端子が定電流回路の第2の出力端子
に接続された第1の放電回路と、 ゲート端子が共通接続されて第1の放電回路の第1の出
力端子に接続され、ソース端子が共通接続されて逆直列
接続され第1の放電回路の第2の出力端子に接続された
一対の出力FETをスイッチング動作させてなるリレー
回路と、 リレー回路の出力FETの逆直列接続点と逆バイアス電
源との間に接続されて、逆バイアス電源電位を選択的に
リレー回路の出力FETの逆直列接続点に印加して、出
力FETのソース端子とドレイン端子との間に生じる寄
生ダイオードを逆バイアスするバイアス回路とを有する
ことを特徴とする半導体リレー装置。 - 【請求項3】 前記バイアス回路は、 第2の入力信号を受けて発光する第2の発光ダイオード
と、 第2の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第2のフォトダイオードアレイと、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第2のフォトダイオードアレイの
一端に接続され、第2の入力端子が第2のフォトダイオ
ードアレイの他端に接続された第2の放電回路と、 ゲート端子が第2の放電回路の第1の出力端子に接続さ
れ、ソース端子が第2の放電回路の第2の出力端子及び
逆バイアス電源に接続され、ドレイン端子がリレー回路
の出力FETの逆直列接続点に接続されたバイアスFE
Tとを有することを特徴とする請求項1又は2記載の半
導体リレー装置。 - 【請求項4】 前記第1の発光ダイオードと第2の発光
ダイオードは、共通化されて、前記第1のフォトダイオ
ードアレイならびに第2のフォトダイオードアレイに発
光した光を同時に与えてなることを特徴とする請求項3
記載の半導体リレー装置。 - 【請求項5】 前記バイアス回路は、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第2のフォトダイオードアレイと、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第3のフォトダイオードアレイと、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第2のフォトダイオードアレイの
一端に接続され、第2の入力端子が第2のフォトダイオ
ードアレイの他端に接続された第2の放電回路と、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第3のフォトダイオードアレイの
一端に接続され、第2の入力端子が第3のフォトダイオ
ードアレイの他端に接続された第3の放電回路とゲート
端子が第2の放電回路の第2の出力端子に接続され、ソ
ース端子が第2の放電回路の第1の出力端子に接続され
た第1のバイアスFETと、ゲート端子が第3の放電回
路の第1の出力端子に接続され、ソース端子が第2の放
電回路の第2の出力端子に接続された第2のバイアスF
ETとが逆バイアス電源とリレー回路の出力FETの逆
直列接続点との間に直列接続されて挿入されたバイアス
FETとを有することを特徴とする請求項1又は2記載
の半導体リレー装置。 - 【請求項6】 前記バイアス回路は、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第2のフォトダイオードアレイと、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第2のフォトダイオードアレイの
一端に接続され、第2の入力端子が第2のフォトダイオ
ードアレイの他端に接続された第2の放電回路と、 ゲート端子が共通接続されて第2の放電回路の第1の出
力端子に接続され、ソース端子が共通接続されて第2の
放電回路の第2の出力端子に接続され、逆バイアス電源
とリレー回路の出力FETの逆直列接続点との間に直列
接続されて挿入された第1のバイアスFET及び第2の
バイアスFETとを有することを特徴とする請求項1又
は2記載の半導体リレー装置。 - 【請求項7】 前記バイアス回路は、 前記出力FETの逆直列接続点と逆バイアス電源との間
に接続されて、第1の発光ダイオードにより発光された
光を受けて導通制御されるフォトトランジスタからなる
ことを特徴とする請求項1又は2記載の半導体リレー装
置。 - 【請求項8】 第1の入力信号を受けて発光する第1の
発光ダイオードと、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第1のフォトダイオードアレイと、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第1のフォトダイオードアレイの
一端に接続され、第2の入力端子が第1のフォトダイオ
ードアレイの他端に接続された第1の放電回路と、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第2のフォトダイオードアレイと、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第2のフォトダイオードアレイの
一端に接続され、第2の入力端子が第2のフォトダイオ
ードアレイの他端に接続された第2の放電回路と、 ゲート端子が第1の放電回路の第2の出力端子に接続さ
れ、ソース端子が第1の放電回路の第1の出力端子に接
続された第1の出力FETのドレイン端子と、ゲート端
子が第2の放電回路の第1の出力端子に接続され、ソー
ス端子が第2の放電回路の第2の出力端子に接続された
第2の出力FETのドレイン端子が共通接続されて逆直
列接続された第1及び第2の出力FETをスイッチング
動作させてなるリレー回路と、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第3のフォトダイオードアレイと、
第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第4のフォトダイオードアレイと、
第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第3のフォトダイオードアレイの
一端に接続され、第2の入力端子が第3のフォトダイオ
ードアレイの他端に接続された第3の放電回路と、第1
及び第2の入力端子と第1及び第2の出力端子を備え、
第1の入力端子が第4のフォトダイオードアレイの一端
に接続され、第2の入力端子が第4のフォトダイオード
アレイの他端に接続された第4の放電回路と、ゲート端
子が第3の放電回路の第2の出力端子に接続され、ソー
ス端子が第3の放電回路の第1の出力端子に接続された
第1のバイアスFETのドレイン端子と、ゲート端子が
第4の放電回路の第1の出力端子に接続され、ソース端
子が第4の放電回路の第2の出力端子に接続された第2
のバイアスFETのドレイン端子が共通接続されて逆バ
イアス電源とリレー回路の出力FETの逆直列接続点と
の間に直列接続されて挿入された第1のバイアスFET
及び第2のバイアスFETとを有し、逆バイアス電源電
位を選択的にリレー回路の出力FETの逆直列接続点に
印加して、リレー回路の出力FETのソース端子とドレ
イン端子との間に生じる寄生ダイオードを逆バイアスし
てなるバイアス回路とを有することを特徴とする半導体
リレー装置。 - 【請求項9】 第1の入力信号を受けて発光する第1の
発光ダイオードと、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第1のフォトダイオードアレイと、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第1のフォトダイオードアレイの
一端に接続され、第2の入力端子が第1のフォトダイオ
ードアレイの他端に接続された第1の放電回路と、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第2のフォトダイオードアレイと、 第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第2のフォトダイオードアレイの
一端に接続され、第2の入力端子が第2のフォトダイオ
ードアレイの他端に接続された第2の放電回路と、 ゲート端子が第1の放電回路の第2の出力端子に接続さ
れ、ソース端子が第1の放電回路の第1の出力端子に接
続された第1の出力FETのドレイン端子と、ゲート端
子が第2の放電回路の第1の出力端子に接続され、ソー
ス端子が第2の放電回路の第2の出力端子に接続された
第2の出力FETのドレイン端子が共通接続されて逆直
列接続された第1及び第2の出力FETをスイッチング
動作させてなるリレー回路と、 第1の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第3のフォトダイオードアレイと、
第1及び第2の入力端子と第1及び第2の出力端子を備
え、第1の入力端子が第3のフォトダイオードアレイの
一端に接続され、第2の入力端子が第3のフォトダイオ
ードアレイの他端に接続された第3の放電回路と、ゲー
ト端子が共通接続されて第3の放電回路の第1の出力端
子に接続され、ソース端子が共通接続されて第3の放電
回路の第2の出力端子に接続されて逆バイアス電源とリ
レー回路の出力FETの逆直列接続点との間に直列接続
されて挿入された第1のバイアスFET及び第2のバイ
アスFETとを有し、逆バイアス電源電位を選択的にリ
レー回路の出力FETの逆直列接続点に印加して、リレ
ー回路の出力FETのソース端子とドレイン端子との間
に生じる寄生ダイオードを逆バイアスしてなるバイアス
回路とを有することを特徴とする半導体リレー装置。 - 【請求項10】 前記出力FETは、ノーマリオン型又
はノーマリオフ型のMOSFETからなることを特徴と
する請求項1,2,3,4,5,6,7,8又は9記載
の半導体リレー装置。 - 【請求項11】 前記バイアスFETは、ノーマリオン
型のMOSFET又は接合型FETからなることを特徴
とする請求項1、2、3、4、5、6、7、8、9又は
10記載の半導体リレー装置。 - 【請求項12】 前記放電回路は、 一端が第1の入力及び出力端子に接続され、他端が第2
の入力及び出力端子に接続された抵抗からなることを特
徴とする請求項1,2,3,4,5,6,7,8,9,
10又は11記載の半導体リレー装置。 - 【請求項13】 前記放電回路は、 ゲート端子が前記第1,第2,第3又は第4のフォトダ
イオードアレイの一端あるいは前記定電流回路の第1の
入力端子又は第2の入力端子に接続され、ソース端子が
第1の入力及び出力端子又は第2の入力及び出力端子に
接続され、ドレイン端子が第2の入力及び出力端子又は
第1の入力及び出力端子に接続されたFETからなるこ
とを特徴とする請求項1,2,3,4,5,6,7,
8,9,10又は11記載の半導体リレー装置。 - 【請求項14】 前記放電回路は、 ゲート端子が前記第1,第2,第3又は第4のフォトダ
イオードアレイの一端あるいは前記定電流回路の第1の
入力端子又は第2の入力端子に接続され、ソース端子が
第1の出力端子又は第2の出力端子に接続され、ドレイ
ン端子が第2の入力及び出力端子又は第1の入力及び出
力端子に接続されたFETと、 FETのソース端子と第1の入力端子又は第2の入力端
子との間に接続されたインピーダンス素子とを有するこ
とを特徴とする請求項1,2,3,4,5,6,7,
8,9,10又は11記載の半導体リレー装置。 - 【請求項15】 前記放電回路は、 ゲート端子が前記第1の入力端子又は第2の入力端子に
接続され、ソース端子が第1の出力端子又は第2の出力
端子に接続され、ドレイン端子が第2の入力及び出力端
子又は第1の入力及び出力端子に接続されたFETと、 FETのゲート端子とソース端子との間に接続されたイ
ンピーダンス素子とを有することを特徴とする請求項
1,2,3,4,5,6,7,8,9,10又は11記
載の半導体リレー装置。 - 【請求項16】 前記放電回路は、 ゲート端子が第1の出力端子又は第2の出力端子に接続
され、ソース端子が第1の入力端子又は第2の入力端子
に接続され、ドレイン端子が第2の入力及び出力端子又
は第1の入力及び出力端子に接続されたFETと、 FETのゲート端子とソース端子との間に接続されたイ
ンピーダンス素子とを有することを特徴とする請求項
1,2,3,4,5,6,7,8,9,10又は11記
載の半導体リレー装置。 - 【請求項17】 前記放電回路は、 ソース端子が第1の出力端子又は第2の出力端子に接続
され、ドレイン端子が第2の入力及び出力端子又は第1
の入力及び出力端子に接続されたFETと、 FETのゲート端子とソース端子との間に接続された抵
抗と、 抵抗と並列接続されて、前記第1のフォトダイオードア
レイが受けると同一の光を受けるフォトダイオードアレ
イと、を有することを特徴とする請求項1,2,3,
4,5,6,7,8,9,10又は11記載の半導体リ
レー装置。 - 【請求項18】 前記放電回路は、 ゲート端子が第1の入力端子に接続され、ソース端子が
第1の出力端子に接続され、ドレイン端子が第2の入力
及び出力端子に接続されたFETと、 FETのゲート端子とソース端子との間に接続されたダ
イオードと、 FETのゲート端子と第2の入力及び出力端子との間に
接続されたインピーダンス素子とを有することを特徴と
する請求項1,2,3,4,5,6,7,8,9,10
又は11記載の半導体リレー装置。 - 【請求項19】 前記放電回路は、 アノード端子が第1の出力端子に接続され、カソード端
子が第2の出力端子に接続され、第1のゲート端子が第
1の入力端子に接続され、第2のゲート端子が第2の入
力端子に接続されたサイリスタと、 サイリスタの第1のゲート端子とアノード端子間に接続
されたダイオードと、 サイリスタの第2のゲート端子とカソード端子間に接続
されたダイオードとを有することを特徴とする請求項
1,2,3,4,5,6,7,8,9,10又は11記
載の半導体リレー装置。 - 【請求項20】 前記放電回路は、コレクタ端子が第2
の出力端子に接続され、エミッタ端子が第2の入力端子
に接続され、前記第1フォトダイオードアレイが受ける
と同一の光を受ける第1のフォトトランジスタと、 エミッタ端子が第1の入力及び出力端子に接続され、コ
レクタ端子が第2の入力端子に接続された第1のバイポ
ーラトランジスタと、 ベース端子が第2の入力端子に接続され、コレクタ端子
が第1のバイポーラトランジスタのベース端子に接続さ
れ、エミッタ端子が第2の出力端子に接続された第2の
バイポーラトランジスタと、 コレクタ端子が第1のバイポーラトランジスタのベース
端子に接続され、エミッタ端子が第1の入力及び出力端
子に接続され、前記第1のフォトダイオードアレイが受
けると同一の光を受ける第2のフォトトランジスタと、 第1のバイポーラトランジスタのベース端子と第2の出
力端子との間に接続された抵抗とを有することを特徴と
する請求項1,2,3,4,5,6,7,8,9,10
又は11記載の半導体リレー装置。 - 【請求項21】 前記定電流回路は、ゲート端子とソー
ス端子が接続されて接続点が第1の入力端子又は第1の
出力端子に接続され、ドレイン端子が第1の出力端子又
は第1の入力端子に接続されたFETを備え、第2の入
力及び出力端子が短絡されてなることを特徴とする請求
項2,3,4,5,6,7,8,9,10,11,1
2,13,14,15,16,17,18,19又は2
0記載の半導体リレー装置。 - 【請求項22】 前記定電流回路は、ゲート端子とソー
ス端子が接続されて接続点が第2の入力端子又は第2の
出力端子に接続され、ドレイン端子が第2の出力端子又
は第2の入力端子に接続されたFETを備え、第1の入
力及び出力端子が短絡されてなることを特徴とする請求
項2,3,4,5,6,7,8,9,10,11,1
2,13,14,15,16,17,18,19又は2
0記載の半導体リレー装置。 - 【請求項23】 前記定電流回路は、ゲート端子が第1
の入力端子又は第1の出力端子に接続され、ゲート端子
とソース端子との間にインピーダンス素子が接続され、
ドレイン端子が第1の出力端子又は第1の入力端子に接
続されたFETを備え、第2の入力及び出力端子が短絡
されてなることを特徴とする請求項2,3,4,5,
6,7,8,9,10,11,12,13,14,1
5,16,17,18,19又は20記載の半導体リレ
ー装置。 - 【請求項24】 前記定電流回路は、ゲート端子が第2
の入力端子又は第2の出力端子に接続され、ゲート端子
とソース端子との間にインピーダンス素子が接続され、
ドレイン端子が第2の出力端子又は第2の入力端子に接
続されたFETを備え、第1の入力及び出力端子が短絡
されてなることを特徴とする請求項2,3,4,5,
6,7,8,9,10,11,12,13,14,1
5,16,17,18,19又は20記載の半導体リレ
ー装置。 - 【請求項25】 前記インピーダンス素子は、抵抗又は
FETからなることを特徴とする請求項15,16,1
8,23又は24記載の半導体リレー装置。 - 【請求項26】 前記インピーダンス素子は、ゲート端
子が共通接続されて前記FETのゲート端子に接続され
た複数のFETが直列接続されたFET列、又はゲート
端子とソース端子が接続された複数のFETが直列接続
されたFET列からなることを特徴とする請求項15,
16,18,23又は24記載の半導体リレー装置。 - 【請求項27】 前記FETは、接合型又はノーマリオ
ンのMOS型からなることを特徴とする請求項13,1
4,14,15,16,17,18,19,20,2
1,22,23,24,25又は26記載の半導体リレ
ー装置。 - 【請求項28】 入力信号を受けて発光する発光ダイオ
ードと、 発光ダイオードにより発光された光を受けて光電変換し
光電力を得る第1のフォトダイオードアレイと、 ゲート端子が共通接続され、ソース端子が共通接続され
て第1のフォトダイオードアレイのカソード端子に接続
され、それぞれのドレイン端子をリレー接点とする一対
のMOS型の出力FET(電界効果トランジスタ)と、 共通接続されたゲート端子とソース端子が第1のフォト
ダイオードアレイのアノード端子に接続された第1のP
チャネル接合型FETと、 ゲート端子が第1のフォトダイオードアレイのアノード
端子に接続され、ソース端子が第1のPチャネル接合型
FETのドレイン端子に接続された第2のPチャネル接
合型FETと、 共通接続されたゲート端子とソース端子が第2のPチャ
ネル接合型FETのドレイン端子に接続され、ドレイン
端子が一対の出力FETの共通接続されたゲート端子に
接続された第3のPチャネル接合型FETと、 ゲート端子が第1のフォトダイオードアレイのアノード
端子に接続され、ソース端子が第3のPチャネル接合型
FETのドレイン端子及び一対の出力FETの共通接続
されたゲート端子に接続され、ドレイン端子がフォトダ
イオードアレイのカソード端子及び一対の出力FETの
共通接続されたソース端子に接続された第4のPチャネ
ル接合型FETと発光ダイオードにより発光された光を
受けて光電変換し光電力を得る第2のフォトダイオード
アレイと、 ゲート端子が共通接続されて第2のフォトダイオードア
レイのアノード端子に接続され、逆バイアス電源と出力
FETの逆直列接続点との間にソース端子が共通接続さ
れて直列接続され挿入されたPチャネル接合型の第1の
バイアスFET及び第2のバイアスFETと、 一端が第2のフォトダイオードアレイのアノード端子及
び第1のバイアスFET及び第2のバイアスFETの共
通接続されたゲート端子に接続された抵抗と、 ゲート端子が抵抗の一端に接続され、抵抗の他端と第2
のフォトダイオードアレイのカソード端子及び第1のバ
イアスFET及び第2のバイアスFETの共通接続され
たソース端子に接続された第5のPチャネル接合型FE
Tとを有することを特徴とする半導体リレー装置。
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---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6777746B2 (en) | 2002-03-27 | 2004-08-17 | Kabushiki Kaisha Toshiba | Field effect transistor and application device thereof |
US7202526B2 (en) | 2002-03-27 | 2007-04-10 | Kabushiki Kaisha Toshiba | Field effect transistor and application device thereof |
JP2016039483A (ja) * | 2014-08-07 | 2016-03-22 | 株式会社日立製作所 | 半導体集積回路装置 |
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1994
- 1994-08-23 JP JP19828794A patent/JP3432608B2/ja not_active Expired - Fee Related
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US7498635B2 (en) | 2002-03-27 | 2009-03-03 | Kabushiki Kaisha Toshiba | Field effect transistor and application device thereof |
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