JPH0865127A - 半導体リレー装置 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、オフ容量の低減ならびに高周波
信号の選択的な伝達を可能ならしめる半導体リレー装置
を提供することを目的とする。 【構成】 この発明は、リレー接点間をスイッチング制
御する逆直列接続された２つの出力ＦＥＴ１０３の直列
接続点にバイアス回路４によりバイアス電位を選択的に
印加して、出力ＦＥＴ１０３のソース・ドレイン間の寄
生ダイオードを逆バイアスして構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＦＥＴをスイッチング
動作させてなる半導体リレー装置に関し、特に高周波信
号をオン／オフする半導体リレー装置に関する。

【０００２】

【従来の技術】ＦＥＴをスイッチング動作させてなる従
来の半導体リレー装置としては、図３４に示すように構
成されたものがある。

【０００３】図３４において、リレー装置は、１次側と
してＬＥＤ１０１と、２次側出力として逆直列にソース
端子が接続された２つのＭＯＳＦＥＴ１０３と、ＭＯＳ
ＦＥＴ１０３のドライバーとしてＬＥＤ１０１から光を
受けて光電流を発生するフォトダイオードアレイ１０２
と、ＭＯＳＦＥＴ１０３のゲート端子とソース端子との
間に接続されてＭＯＳＦＥＴ１０３のゲート電荷を引き
抜いてターンオフさせる放電回路より構成される。放電
回路には各種あるが、最も簡単なものは図３４に示すシ
ャント抵抗１０４である。

【０００４】このようなリレー装置において、容量性伝
達路のインピーダンスは周波数が高くなるほど小さくな
る。リレー装置の２次側端子間、すなわちＭＯＳＦＥＴ
１０３のドレイン端子（リレー端子）間には必ず容量が
のるため、２次側端子間の容量が大きいと高周波領域に
なると２次側端子間容量を介しての伝達路ができる、こ
のような伝達路ができるとリレーがオフできなくなる。
したがって、高周波領域で使うリレー装置としては、２
次側端子間容量を小さくする必要がある。

【０００５】このようにＭＯＳＦＥＴを出力とした半導
体リレー装置において、出力端子間容量を決めるのは、
図３５の断面図に示すように、ＭＯＳＦＥＴにおける寄
生ダイオードの空乏層の容量である。したがって、リレ
ー装置がオフした時の出力端子間容量（以下、オフ容量
と呼ぶ）を低減するためには、チップサイズを小さくす
ることが有効である。

【０００６】しかし、チップサイズを小さくすることは
電流経路の断面積を小さくすることであり、オン抵抗の
増大となる。オン抵抗とオフ容量は相反する特性であ
り、オフ容量を小さくして高周波特性を良くするとオン
抵抗が大きくなる。

【０００７】そこで、図３４に示す一般的な半導体リレ
ー装置を改良して上記不具合点を解消して、特に高周波
信号用のリレー装置として開発されたリレー装置として
は、例えば図３５に示すようなものがある。

【０００８】図３６に示すリレー装置は、２次側出力と
して図３４に示すと同様な逆直列にソース端子が接続さ
れた２つのＭＯＳＦＥＴ１０３を２組直列接続し、その
接続中点を別に設けた半導体リレースイッチ１０５を介
してグランドに接続したものである。１次側としてＬＥ
Ｄ１０１、ＭＯＳＦＥＴ１０３のドライバーとしてフォ
トダイオードアレイ１０２、ＭＯＳＦＥＴ１０３のゲー
ト電荷引き抜き用の放電回路は前述の一般的な半導体リ
レー装置と同様である。

【０００９】このような構成において、半導体リレース
イッチ１０５のスイッチング動作は２次側出力のＭＯＳ
ＦＥＴ１０３のスイッチング動作と逆となる。すなわ
ち、２次側出力のＭＯＳＦＥＴ１０３がオン状態の場合
はグランド接続の半導体リレースイッチ１０５はオフ状
態であり、２次側出力のＭＯＳＦＥＴ１０３がオフ状態
の場合にはグランド接続の半導体リレースイッチ１０５
はオン状態である。このため、２次側出力のＭＯＳＦＥ
Ｔ１０３の接続中点の電位は、２次側出力のＭＯＳＦＥ
Ｔ１０３がオフ状態の場合のみグランドに接続される。
高周波信号用のリレー装置では、２次側出力がオフした
時にリレー端子間容量を介して信号が漏れることが不具
合動作となるので、この漏れ信号をグランドに落として
伝達しないようにして、伝達特性を改善している。

【００１０】しかしながら、このようなリレー装置にお
いては、伝達ラインが１系統であれば不具合はないが、
図３７に示すように、信号の伝達ラインが複数系統あり
信号を複数に分岐するといった場合には、高周波信号源
１０６から見ると負荷が低インピーダンス状態となって
いるため、分岐伝達したいラインにも信号を伝達できな
くなる。すなわち、オフ状態にあるリレー装置１０７に
おいては接続中点の電位がグランドレベルとなり、かつ
リレー装置の出力ＦＥＴ１０３の寄生ダイオード容量に
よりリレー端子間が高周波信号に対して導通状態となる
ため、高周波信号源１０６の信号はオフ状態にあるリレ
ー装置を介してグランドに流れ、高周波信号源１０６の
信号はオン状態のリレー装置１０８を介して端子ＡＢを
伝達することができなくなる。

【００１１】したがって、図３６に示す構成のリレー装
置では、単独のラインのオン／オフはできても、信号を
分岐するといった高インピーダンス動作はできなかっ
た。

【００１２】

【発明が解決しようとする課題】以上説明したように、
出力ＦＥＴの寄生ダイオードの容量による高周波信号の
漏れによって高周波信号の伝達特性に不具合が生じると
いう課題を解決するために、図３６に示す従来のリレー
装置においては、出力ＦＥＴの接続中点を選択的にグラ
ンドレベルに落とすといった対策を採用していた。

【００１３】しかしながら、このような対策では、リレ
ー接点間に４つの出力ＦＥＴが必要となり、構成の大型
化を招いていた。また、リレー装置を複数並列接続して
高周波信号を選択的に伝達するような場合には、信号源
からみた負荷が低インピーダンス状態となるために、高
周波信号を選択的に伝達できないといった不具合を招い
ていた。

【００１４】そこで、本発明は、上記に鑑みてなされた
ものであり、その目的とするところは、構成の小型化を
図り、オン抵抗を増大させることなくオフ容量を低減
し、かつ高周波信号の選択的な伝達を可能ならしめる半
導体リレー装置を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、第１の入力信号を受けて発
光する第１の発光ダイオードと、第１の発光ダイオード
により発光された光を受けて光電変換し光電力を得る第
１のフォトダイオードアレイと、第１及び第２の入力端
子と第１及び第２の出力端子を備え、第１の入力端子が
第１のフォトダイオードアレイの一端に接続され、第２
の入力端子が第１のフォトダイオードアレイの他端に接
続された第１の放電回路と、ゲート端子が共通接続され
て第１の放電回路の第１の出力端子に接続され、ソース
端子が共通接続されて逆直列接続され第１の放電回路の
第２の出力端子に接続された一対の出力ＦＥＴ（電界効
果トランジスタ）をスイッチング動作させてなるリレー
回路と、リレー回路の出力ＦＥＴの逆直列接続点と逆バ
イアス電源との間に接続されて、逆バイアス電源電位を
選択的にリレー回路の出力ＦＥＴの逆直列接続点に印加
して、リレー回路の出力ＦＥＴのソース端子とドレイン
端子との間に生じる寄生ダイオードを逆バイアスするバ
イアス回路とから構成される。

【００１６】請求項２記載の発明は、第１の入力信号を
受けて発光する第１の発光ダイオードと、第１の発光ダ
イオードにより発光された光を受けて光電変換し光電力
を得る第１のフォトダイオードアレイと、第１及び第２
の入力端子と第１及び第２の出力端子を備え、第１の入
力端子が第１のフォトダイオードアレイの一端に接続さ
れ、第２の入力端子が第１のフォトダイオードアレイの
他端に接続され、第１のフォトダイオードアレイで得ら
れた光電力を受けて定電流を出力するＦＥＴを備えた定
電流回路と、第１及び第２の入力端子と第１及び第２の
出力端子を備え、第１の入力端子が定電流回路の第１の
出力端子に接続され、第２の入力端子が定電流回路の第
２の出力端子に接続された第１の放電回路と、ゲート端
子が共通接続されて第１の放電回路の第１の出力端子に
接続され、ソース端子が共通接続されて逆直列接続され
第１の放電回路の第２の出力端子に接続された一対の出
力ＦＥＴをスイッチング動作させてなるリレー回路と、
リレー回路の出力ＦＥＴの逆直列接続点と逆バイアス電
源との間に接続されて、逆バイアス電源電位を選択的に
リレー回路の出力ＦＥＴの逆直列接続点に印加して、出
力ＦＥＴのソース端子とドレイン端子との間に生じる寄
生ダイオードを逆バイアスするバイアス回路とから構成
される。

【００１７】請求項３記載の発明は、請求項１又は２記
載の半導体リレー装置において、前記バイアス回路は、
第２の入力信号を受けて発光する第２の発光ダイオード
と、第２の発光ダイオードにより発光された光を受けて
光電変換し光電力を得る第２のフォトダイオードアレイ
と、第１及び第２の入力端子と第１及び第２の出力端子
を備え、第１の入力端子が第２のフォトダイオードアレ
イの一端に接続され、第２の入力端子が第２のフォトダ
イオードアレイの他端に接続された第２の放電回路と、
ゲート端子が第２の放電回路の第１の出力端子に接続さ
れ、ソース端子が第２の放電回路の第２の出力端子及び
逆バイアス電源に接続され、ドレイン端子がリレー回路
の出力ＦＥＴの逆直列接続点に接続されたバイアスＦＥ
Ｔとから構成される。

【００１８】請求項４記載の発明は、請求項３記載の半
導体リレー装置において、前記第１の発光ダイオードと
第２の発光ダイオードは、共通化されて前記第１のフォ
トダイオードアレイならびに第２のフォトダイオードア
レイに発光した光を同時に与えてなる。

【００１９】請求項５記載の発明は、請求項１又は２記
載の半導体リレー装置において、前記バイアス回路は、
第１の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第２のフォトダイオードアレイと、
第１の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第３のフォトダイオードアレイと、
第１及び第２の入力端子と第１及び第２の出力端子を備
え、第１の入力端子が第２のフォトダイオードアレイの
一端に接続され、第２の入力端子が第２のフォトダイオ
ードアレイの他端に接続された第２の放電回路と、第１
及び第２の入力端子と第１及び第２の出力端子を備え、
第１の入力端子が第３のフォトダイオードアレイの一端
に接続され、第２の入力端子が第３のフォトダイオード
アレイの他端に接続された第３の放電回路とゲート端子
が第２の放電回路の第２の出力端子に接続され、ソース
端子が第２の放電回路の第１の出力端子に接続された第
１のバイアスＦＥＴと、ゲート端子が第３の放電回路の
第１の出力端子に接続され、ソース端子が第２の放電回
路の第２の出力端子に接続された第２のバイアスＦＥＴ
とが逆バイアス電源とリレー回路の出力ＦＥＴの逆直列
接続点との間に直列接続されて挿入されたバイアスＦＥ
Ｔとから構成される。

【００２０】請求項６記載の発明は、請求項１又は２記
載の半導体リレー装置において、前記バイアス回路は、
第１の発光ダイオードにより発光された光を受けて光電
変換し光電力を得る第２のフォトダイオードアレイと、
第１及び第２の入力端子と第１及び第２の出力端子を備
え、第１の入力端子が第２のフォトダイオードアレイの
一端に接続され、第２の入力端子が第２のフォトダイオ
ードアレイの他端に接続された第２の放電回路と、ゲー
ト端子が共通接続されて第２の放電回路の第１の出力端
子に接続され、ソース端子が共通接続されて第２の放電
回路の第２の出力端子に接続され、逆バイアス電源とリ
レー回路の出力ＦＥＴの逆直列接続点との間に直列接続
されて挿入された第１のバイアスＦＥＴ及び第２のバイ
アスＦＥＴとから構成される。

【００２１】請求項７記載の発明は、請求項１又は２記
載の半導体リレー装置において、前記バイアス回路は、
前記出力ＦＥＴの逆直列接続点と逆バイアス電源との間
に接続されて、第１の発光ダイオードにより発光された
光を受けて導通制御されるフォトトランジスタからな
る。

【００２２】請求項８記載の発明は、第１の入力信号を
受けて発光する第１の発光ダイオードと、第１の発光ダ
イオードにより発光された光を受けて光電変換し光電力
を得る第１のフォトダイオードアレイと、第１及び第２
の入力端子と第１及び第２の出力端子を備え、第１の入
力端子が第１のフォトダイオードアレイの一端に接続さ
れ、第２の入力端子が第１のフォトダイオードアレイの
他端に接続された第１の放電回路と、第１の発光ダイオ
ードにより発光された光を受けて光電変換し光電力を得
る第２のフォトダイオードアレイと、第１及び第２の入
力端子と第１及び第２の出力端子を備え、第１の入力端
子が第２のフォトダイオードアレイの一端に接続され、
第２の入力端子が第２のフォトダイオードアレイの他端
に接続された第２の放電回路と、ゲート端子が第１の放
電回路の第２の出力端子に接続され、ソース端子が第１
の放電回路の第１の出力端子に接続された第１の出力Ｆ
ＥＴのドレイン端子と、ゲート端子が第２の放電回路の
第１の出力端子に接続され、ソース端子が第２の放電回
路の第２の出力端子に接続された第２の出力ＦＥＴのド
レイン端子が共通接続されて逆直列接続された第１及び
第２の出力ＦＥＴをスイッチング動作させてなるリレー
回路と、第１の発光ダイオードにより発光された光を受
けて光電変換し光電力を得る第３のフォトダイオードア
レイと、第１の発光ダイオードにより発光された光を受
けて光電変換し光電力を得る第４のフォトダイオードア
レイと、第１及び第２の入力端子と第１及び第２の出力
端子を備え、第１の入力端子が第３のフォトダイオード
アレイの一端に接続され、第２の入力端子が第３のフォ
トダイオードアレイの他端に接続された第３の放電回路
と、第１及び第２の入力端子と第１及び第２の出力端子
を備え、第１の入力端子が第４のフォトダイオードアレ
イの一端に接続され、第２の入力端子が第４のフォトダ
イオードアレイの他端に接続された第４の放電回路と、
ゲート端子が第３の放電回路の第２の出力端子に接続さ
れ、ソース端子が第３の放電回路の第１の出力端子に接
続された第１のバイアスＦＥＴのドレイン端子と、ゲー
ト端子が第４の放電回路の第１の出力端子に接続され、
ソース端子が第４の放電回路の第２の出力端子に接続さ
れた第２のバイアスＦＥＴのドレイン端子が共通接続さ
れて逆バイアス電源とリレー回路の出力ＦＥＴの逆直列
接続点との間に直列接続されて挿入された第１のバイア
スＦＥＴ及び第２のバイアスＦＥＴとを有し、逆バイア
ス電源電位を選択的にリレー回路の出力ＦＥＴの逆直列
接続点に印加して、リレー回路の出力ＦＥＴのソース端
子とドレイン端子との間に生じる寄生ダイオードを逆バ
イアスしてなるバイアス回路とから構成される。

【００２３】請求項９記載の発明は、第１の入力信号を
受けて発光する第１の発光ダイオードと、第１の発光ダ
イオードにより発光された光を受けて光電変換し光電力
を得る第１のフォトダイオードアレイと、第１及び第２
の入力端子と第１及び第２の出力端子を備え、第１の入
力端子が第１のフォトダイオードアレイの一端に接続さ
れ、第２の入力端子が第１のフォトダイオードアレイの
他端に接続された第１の放電回路と、第１の発光ダイオ
ードにより発光された光を受けて光電変換し光電力を得
る第２のフォトダイオードアレイと、第１及び第２の入
力端子と第１及び第２の出力端子を備え、第１の入力端
子が第２のフォトダイオードアレイの一端に接続され、
第２の入力端子が第２のフォトダイオードアレイの他端
に接続された第２の放電回路と、ゲート端子が第１の放
電回路の第２の出力端子に接続され、ソース端子が第１
の放電回路の第１の出力端子に接続された第１の出力Ｆ
ＥＴのドレイン端子と、ゲート端子が第２の放電回路の
第１の出力端子に接続され、ソース端子が第２の放電回
路の第２の出力端子に接続された第２の出力ＦＥＴのド
レイン端子が共通接続されて逆直列接続された第１及び
第２の出力ＦＥＴをスイッチング動作させてなるリレー
回路と、第１の発光ダイオードにより発光された光を受
けて光電変換し光電力を得る第３のフォトダイオードア
レイと、第１及び第２の入力端子と第１及び第２の出力
端子を備え、第１の入力端子が第３のフォトダイオード
アレイの一端に接続され、第２の入力端子が第３のフォ
トダイオードアレイの他端に接続された第３の放電回路
と、ゲート端子が共通接続されて第３の放電回路の第１
の出力端子に接続され、ソース端子が共通接続されて第
３の放電回路の第２の出力端子に接続されて逆バイアス
電源とリレー回路の出力ＦＥＴの逆直列接続点との間に
直列接続されて挿入された第１のバイアスＦＥＴ及び第
２のバイアスＦＥＴとを有し、逆バイアス電源電位を選
択的にリレー回路の出力ＦＥＴの逆直列接続点に印加し
て、リレー回路の出力ＦＥＴのソース端子とドレイン端
子との間に生じる寄生ダイオードを逆バイアスしてなる
バイアス回路とから構成される。

【００２４】請求項１０記載の発明は、請求項１，２，
３，４，５，６，７，８又は９記載の半導体リレー装置
において、前記出力ＦＥＴは、ノーマリオン型又はノー
マリオフ型のＭＯＳＦＥＴからなる。

【００２５】請求項１１記載の発明は、請求項１、２、
３、４、５、６、７、８、９又は１０記載の半導体リレ
ー装置において、前記バイアスＦＥＴは、ノーマリオン
型のＭＯＳＦＥＴ又は接合型ＦＥＴからなる。

【００２６】請求項１２記載の発明は、請求項１，２，
３，４，５，６，７，８，９，１０又は１１記載の半導
体リレー装置において、前記放電回路は、一端が第１の
入力及び出力端子に接続され、他端が第２の入力及び出
力端子に接続された抵抗からなる。

【００２７】請求項１３記載の発明は、請求項１，２，
３，４，５，６，７，８，９，１０又は１１記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
前記第１，第２，第３又は第４のフォトダイオードアレ
イの一端あるいは前記定電流回路の第１の入力端子又は
第２の入力端子に接続され、ソース端子が第１の入力及
び出力端子又は第２の入力及び出力端子に接続され、ド
レイン端子が第２の入力及び出力端子又は第１の入力及
び出力端子に接続されたＦＥＴからなる。

【００２８】請求項１４記載の発明は、請求項１，２，
３，４，５，６，７，８，９，１０又は１１記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
前記第１，第２，第３又は第４のフォトダイオードアレ
イの一端あるいは前記定電流回路の第１の入力端子又は
第２の入力端子に接続され、ソース端子が第１の出力端
子又は第２の出力端子に接続され、ドレイン端子が第２
の入力及び出力端子又は第１の入力及び出力端子に接続
されたＦＥＴと、ＦＥＴのソース端子と第１の入力端子
又は第２の入力端子との間に接続されたインピーダンス
素子とから構成される。

【００２９】請求項１５記載の発明は、請求項１，２，
３，４，５，６，７，８，９，１０又は１１記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
前記第１の入力端子又は第２の入力端子に接続され、ソ
ース端子が第１の出力端子又は第２の出力端子に接続さ
れ、ドレイン端子が第２の入力及び出力端子又は第１の
入力及び出力端子に接続されたＦＥＴと、ＦＥＴのゲー
ト端子とソース端子との間に接続されたインピーダンス
素子とから構成される。

【００３０】請求項１６記載の発明は、請求項１，２，
３，４，５，６，７，８，９，１０又は１１記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
第１の出力端子又は第２の出力端子に接続され、ソース
端子が第１の入力端子又は第２の入力端子に接続され、
ドレイン端子が第２の入力及び出力端子又は第１の入力
及び出力端子に接続されたＦＥＴと、ＦＥＴのゲート端
子とソース端子との間に接続されたインピーダンス素子
とから構成される。

【００３１】請求項１７記載の発明は、請求項１，２，
３，４，５，６，７，８，９，１０又は１１記載の半導
体リレー装置において、前記放電回路は、ソース端子が
第１の出力端子又は第２の出力端子に接続され、ドレイ
ン端子が第２の入力及び出力端子又は第１の入力及び出
力端子に接続されたＦＥＴと、ＦＥＴのゲート端子とソ
ース端子との間に接続された抵抗と、抵抗と並列接続さ
れて、前記第１のフォトダイオードアレイが受けると同
一の光を受けるフォトダイオードアレイとから構成され
る。

【００３２】請求項１８記載の発明は、請求項１，２，
３，４，５，６，７，８，９，１０又は１１記載の半導
体リレー装置において、前記放電回路は、ゲート端子が
第１の入力端子に接続され、ソース端子が第１の出力端
子に接続され、ドレイン端子が第２の入力及び出力端子
に接続されたＦＥＴと、ＦＥＴのゲート端子とソース端
子との間に接続されたダイオードと、ＦＥＴのゲート端
子と第２の入力及び出力端子との間に接続されたインピ
ーダンス素子とから構成される。

【００３３】請求項１９記載の発明は、請求項１，２，
３，４，５，６，７，８，９，１０又は１１記載の半導
体リレー装置において、前記放電回路は、アノード端子
が第１の出力端子に接続され、カソード端子が第２の出
力端子に接続され、第１のゲート端子が第１の入力端子
に接続され、第２のゲート端子が第２の入力端子に接続
されたサイリスタと、サイリスタの第１のゲート端子と
アノード端子間に接続されたダイオードと、サイリスタ
の第２のゲート端子とカソード端子間に接続されたダイ
オードとから構成される。

【００３４】請求項２０記載の発明は、請求項１，２，
３，４，５，６，７，８，９，１０又は１１記載の半導
体リレー装置において、前記放電回路は、コレクタ端子
が第２の出力端子に接続され、エミッタ端子が第２の入
力端子に接続され、前記第１フォトダイオードアレイが
受けると同一の光を受ける第１のフォトトランジスタ
と、エミッタ端子が第１の入力及び出力端子に接続さ
れ、コレクタ端子が第２の入力端子に接続された第１の
バイポーラトランジスタと、ベース端子が第２の入力端
子に接続され、コレクタ端子が第１のバイポーラトラン
ジスタのベース端子に接続され、エミッタ端子が第２の
出力端子に接続された第２のバイポーラトランジスタ
と、コレクタ端子が第１のバイポーラトランジスタのベ
ース端子に接続され、エミッタ端子が第１の入力及び出
力端子に接続され、前記第１のフォトダイオードアレイ
が受けると同一の光を受ける第２のフォトトランジスタ
と、第１のバイポーラトランジスタのベース端子と第２
の出力端子との間に接続された抵抗とから構成される。

【００３５】請求項２１記載の発明は、請求項２，３，
４，５，６，７，８，９，１０，１１，１２，１３，１
４，１５，１６，１７，１８，１９又は２０記載の半導
体リレー装置において、前記定電流回路は、ゲート端子
とソース端子が接続されて接続点が第１の入力端子又は
第１の出力端子に接続され、ドレイン端子が第１の出力
端子又は第１の入力端子に接続されたＦＥＴを備え、第
２の入力及び出力端子が短絡されてなる。

【００３６】請求項２２記載の発明は、請求項２，３，
４，５，６，７，８，９，１０，１１，１２，１３，１
４，１５，１６，１７，１８，１９又は２０記載の半導
体リレー装置において、前記定電流回路は、ゲート端子
とソース端子が接続されて接続点が第２の入力端子又は
第２の出力端子に接続され、ドレイン端子が第２の出力
端子又は第２の入力端子に接続されたＦＥＴを備え、第
１の入力及び出力端子が短絡されてなる。

【００３７】請求項２３記載の発明は、請求項２，３，
４，５，６，７，８，９，１０，１１，１２，１３，１
４，１５，１６，１７，１８，１９又は２０記載の半導
体リレー装置において、前記定電流回路は、ゲート端子
が第１の入力端子又は第１の出力端子に接続され、ゲー
ト端子とソース端子との間にインピーダンス素子が接続
され、ドレイン端子が第１の出力端子又は第１の入力端
子に接続されたＦＥＴを備え、第２の入力及び出力端子
が短絡されてなる。

【００３８】請求項２４記載の発明は、請求項２，３，
４，５，６，７，８，９，１０，１１，１２，１３，１
４，１５，１６，１７，１８，１９又は２０記載の半導
体リレー装置において、前記定電流回路は、ゲート端子
が第２の入力端子又は第２の出力端子に接続され、ゲー
ト端子とソース端子との間にインピーダンス素子が接続
され、ドレイン端子が第２の出力端子又は第２の入力端
子に接続されたＦＥＴを備え、第１の入力及び出力端子
が短絡されてなる。

【００３９】請求項２５記載の発明は、請求項１５，１
６，１８，２３又は２４記載の半導体リレー装置におい
て、前記インピーダンス素子は、抵抗又はＦＥＴからな
る。

【００４０】請求項２６記載の発明は、請求項１５，１
６，１８，２３又は２４記載の半導体リレー装置におい
て、前記インピーダンス素子は、ゲート端子が共通接続
されて前記ＦＥＴのゲート端子に接続された複数のＦＥ
Ｔが直列接続されたＦＥＴ列、又はゲート端子とソース
端子が接続された複数のＦＥＴが直列接続されたＦＥＴ
列からなる。

【００４１】請求項２７記載の発明は、請求項１３，１
４，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５又は２６記載の半導体リレ
ー装置において、前記ＦＥＴは、接合型又はノーマリオ
ンのＭＯＳ型からなる。

【００４２】請求項２８記載の発明は、入力信号を受け
て発光する発光ダイオードと、発光ダイオードにより発
光された光を受けて光電変換し光電力を得る第１のフォ
トダイオードアレイと、ゲート端子が共通接続され、ソ
ース端子が共通接続されて第１のフォトダイオードアレ
イのカソード端子に接続され、それぞれのドレイン端子
をリレー接点とする一対のＭＯＳ型の出力ＦＥＴ（電界
効果トランジスタ）と、共通接続されたゲート端子とソ
ース端子が第１のフォトダイオードアレイのアノード端
子に接続された第１のＰチャネル接合型ＦＥＴと、ゲー
ト端子が第１のフォトダイオードアレイのアノード端子
に接続され、ソース端子が第１のＰチャネル接合型ＦＥ
Ｔのドレイン端子に接続された第２のＰチャネル接合型
ＦＥＴと、共通接続されたゲート端子とソース端子が第
２のＰチャネル接合型ＦＥＴのドレイン端子に接続さ
れ、ドレイン端子が一対の出力ＦＥＴの共通接続された
ゲート端子に接続された第３のＰチャネル接合型ＦＥＴ
と、ゲート端子が第１のフォトダイオードアレイのアノ
ード端子に接続され、ソース端子が第３のＰチャネル接
合型ＦＥＴのドレイン端子及び一対の出力ＦＥＴの共通
接続されたゲート端子に接続され、ドレイン端子がフォ
トダイオードアレイのカソード端子及び一対の出力ＦＥ
Ｔの共通接続されたソース端子に接続された第４のＰチ
ャネル接合型ＦＥＴと発光ダイオードにより発光された
光を受けて光電変換し光電力を得る第２のフォトダイオ
ードアレイと、ゲート端子が共通接続されて第２のフォ
トダイオードアレイのアノード端子に接続され、逆バイ
アス電源と出力ＦＥＴの逆直列接続点との間にソース端
子が共通接続されて直列接続され挿入されたＰチャネル
接合型の第１のバイアスＦＥＴ及び第２のバイアスＦＥ
Ｔと、一端が第２のフォトダイオードアレイのアノード
端子及び第１のバイアスＦＥＴ及び第２のバイアスＦＥ
Ｔの共通接続されたゲート端子に接続された抵抗と、ゲ
ート端子が抵抗の一端に接続され、抵抗の他端と第２の
フォトダイオードアレイのカソード端子及び第１のバイ
アスＦＥＴ及び第２のバイアスＦＥＴの共通接続された
ソース端子に接続された第５のＰチャネル接合型ＦＥＴ
とから構成される。

【００４３】

【作用】上記構成において、この発明は、出力ＦＥＴの
逆直列接続点に正又は負の電位を選択的に印加して、出
力ＦＥＴのソース端子とドレイン端子との間の寄生ダイ
オードを出力ＦＥＴがオフ状態の時のみ選択的に逆バイ
アスするようにしている。

【００４４】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００４５】図１は請求項２記載の発明の一実施例に係
わる半導体リレー装置の構成を示す図である。

【００４６】図１において、この実施例の半導体リレー
装置は、図３４に示すと同様な発光ダイオード１０１と
フォトダイオードアレイ１０２からなるフォトカプラ
と、図３４に示すと同様に互いのソース端子が接続され
て逆直列接続されてそれぞれのドレイン端子をリレー端
子とするＮチャネル型の２つのＭＯＳエンハンスメント
型（ノーマリオフ型）の出力ＦＥＴ１０３と、第１の入
力端子１Ａがフォトダイオードアレイ１０２のアノード
端子に接続され、第２の入力端子１Ｂがフォトダイオー
ドアレイ１０２のカソード端子に接続され、第１の出力
端子１Ｃ及び第２の出力端子１Ｄを有し、受光側フォト
ダイオードアレイ１０２で得られた光電力を受けて定電
流を出力するＦＥＴを備えた定電流回路１と、第１の入
力端子２Ａが定電流回路１の第１の出力端子１Ｃに接続
され、第２の入力端子２Ｂが定電流回路１の第２の出力
端子１Ｄに接続され、第１の出力端子２Ｃが出力ＦＥＴ
１０３のゲート端子に接続され、第２の出力端子２Ｄが
出力ＦＥＴ１０３のソース端子に接続されて、出力ＦＥ
Ｔのターンオン時に定電流回路１から出力される定電流
を受けて出力ＦＥＴ１０３に供給し、出力ＦＥＴ１０３
のターンオフ時に出力ＦＥＴ１０３のゲート電荷を放電
させる放電回路２と、出力ＦＥＴ１０３の共通接続され
たソース端子（以下、接続中点と呼ぶ）と逆バイアス電
源との間に接続されて、両リレー接点の電位に対して出
力ＦＥＴ１０３の寄生ダイオード３を選択的に逆バイア
ス状態にさせるバイアス回路４とを備えて構成されてい
る。

【００４７】このような構成において、フォトダイオー
ドアレイ１０２で光電流Ｉ₀ が発生すると、発生した電
流は定電流回路１に供給されてＦＥＴの飽和ドレイン電
流特性により定電流化される。このようにして定電流回
路１で得られた定電流は放電回路２を介して出力ＦＥＴ
１０３のゲート端子に与えられて、出力ＦＥＴがターン
オンし、リレー装置がオン状態となる。

【００４８】一方、フォトダイオードアレイ１０２への
光の入力が停止されて光電流Ｉ₀ の発生が停止される
と、定電流回路１から定電流は出力されなくなる。これ
により、出力ＦＥＴ１０３のゲート電荷は放電回路２を
介して放電されて、出力ＦＥＴ１０３はターンオフし、
リレー装置がオフ状態になる。

【００４９】このような出力ＦＥＴ１０３のスイッチン
グ動作において、出力ＦＥＴ１０３がオフ状態にある場
合にのみ選択的に接続中点にバイアス回路４によって逆
バイアス電位が与えられる。接続中点に逆バイアス電位
が印加されるタイミングは、図２に示すように、出力Ｆ
ＥＴ１０３がオン状態の時にはバイアス回路４が必ずオ
フ状態となるように設定される。このようにして、出力
ＦＥＴ１０３の寄生ダイオード３は逆バイアスされる
と、図３４に示す寄生ダイオード３の空乏層が伸長され
て、寄生ダイオード３の接合容量は逆バイアスを印加し
ない場合に比べて大幅に減少する。なお、出力ＦＥＴ１
０３がオン時には接続中点は逆バイアスされないため、
リレー装置のオン抵抗が増大することは回避される。

【００５０】例えば、接続中点をバイアスしない場合に
はオン抵抗が１５Ω程度でオフ容量が２２ｐＦ程度なの
に対して、接続中点を例えば−３０Ｖ程度にバイアスし
た場合にはオン抵抗は変わらずオフ容量が５ｐＦ程度に
減少し、オフ容量は１／４程度に低減することができ
る。

【００５１】また、上記と同じサンプルにおいて、オン
時の周波数特性は図３に示すように逆バイアスの有無に
よらず変わらないのに対して、オフ時の周波数特性は図
４に示すようになり、オフ時の遮断特性が１５ｄＢ程度
改善されている。

【００５２】したがって、出力ＦＥＴ１０３がオフ時に
リレー接点間は無バイアス時に比べて高インピーダンス
状態となり、オフ時の高周波信号の漏れを防止すること
ができる。また、これにより、図３７に示すようにリレ
ー装置を接続した場合であっても、オフされたリレー装
置は高周波信号源に対して高インピーダンス状態となる
ため、高周波信号を選択的に伝達させることができる。

【００５３】さらに、接続中点をグランド電位ではなく
寄生ダイオード３が逆バイアスされる逆バイアス電位を
印加するようにしているので、出力を２つのＦＥＴで構
成することが可能となり、４つのＦＥＴを使用する図３
６に示す従来の構成に比べて構成を縮小化することがで
きる。

【００５４】一方、この実施例のリレー装置にあって
は、出力ＦＥＴ１０３が定電流回路１により得られる定
電流によってターンオンされるため、ＬＥＤ１０１の電
流値、ＬＥＤ１０１の発光効率、フォトダイオードアレ
イ１０２の受光効率等のばらつきによりフォトダイオー
ドアレイ１０２で発生される光電流Ｉ₀ がばらついた場
合であっても、ターンオン時間は定電流により決まるた
め、ターンオン時間をほぼ一定の値に安定させることが
できるようになる。

【００５５】さらに、出力ＦＥＴ１０３のターンオフ時
間、すなわち放電回路２の放電速度をターンオン時間よ
りも短く設定することにより、リレー装置におけるター
ンオフ時間＜ターンオン時間という動作特性を安定して
得ることができるようになる。

【００５６】なお、上記実施例において、請求項１記載
の発明の一実施例に対応して、図１に示す構成に対して
定電流回路１を用いず、フォトダイオードアレイ１０２
のアノード端子と放電回路１２の第１の入力端子３Ａと
を接続し、フォトダイオードアレイ１０２のカソード端
子と放電回路１２の第１の出力端子３Ｃとを接続するよ
うにして、図５に示すように構成してもよい。

【００５７】また、上記実施例において、接続中点に印
加される逆バイアス電源の電位は、リレー端子に印加さ
れる電位に対して出力ＦＥＴ１０３の寄生ダイオード３
が逆バイアスされるような負電位に設定され、設計的事
項として適宜設定されるものである。

【００５８】図６は請求項３記載の発明の一実施例に係
わる逆バアイアス回路４の具体的な構成を示す図であ
る。

【００５９】この実施例の特徴とするところは、図１に
示すと同様な発光ダイオード１０とフォトダイオードア
レイ１１からなるフォトカプラと、フォトダイオードア
レイ１１で発生する光電流を受けて導通制御され、ドレ
イン端子が出力ＦＥＴ１０３の接続中点に接続され、ソ
ース端子が逆バイアス電源に接続されたＮチャネルのエ
ンハンスメント（ノーマリオフ）ＭＯＳ型のバイアスＦ
ＥＴ１３と、第１の入力端子３Ａがフォトダイオードア
レイ１１のアノード端子に接続され、第２の入力端子３
Ｂがフォトダイオードアレイ１１のカソード端子に接続
され、第１の出力端子３ＣがバイアスＦＥＴ１３のゲー
ト端子に接続され、第２の出力端子３ＤがバイアスＦＥ
Ｔ１３のソース端子に接続され、バイアスＦＥＴ１３が
オフ時にゲート電荷を放電させる放電回路１２とを有し
てバイアス回路４を構成したことにある。この実施例で
は、放電回路１２は一端が第１の入力端子３Ａ及び出力
端子３Ｃに接続され、他端が第２の入力端子３Ｂ及び出
力端子３Ｄに接続された抵抗で構成されている。

【００６０】このような構成において、出力ＦＥＴ１０
３をスイッチング制御するタイミングとバイアスＦＥＴ
をスイッチング制御するタイミングとは、それぞれ別々
に設けられたフォトカプラにより外部から調整されて設
定される。

【００６１】この実施例においては、極めて簡単かつ簡
素な構成においてバイアス回路４を実現することができ
る。

【００６２】図７は請求項３記載の発明の一実施例に係
わるバアイアス回路４の具体的な構成を示す図である。

【００６３】この実施例の特徴とするところは、図６に
示す構成に比べて、逆バイアスＦＥＴをＰチャネルの接
合型（ノーマリオン）ＦＥＴ（ＪＦＥＴ）１４で構成
し、放電回路１２の第１の出力端子３Ｃと逆バイアスＪ
ＦＥＴ１４のソース端子を接続し、第２の出力端子３Ｄ
と逆バイアスＪＦＥＴ１４のゲート端子を接続したこと
にある。

【００６４】このような構成においては、出力ＦＥＴ１
０３がオン状態でバイアス回路４の発光ダイオード１０
に光が入力されてＪＦＥＴ１４が高インピーダンス状態
となり、接続中点から逆バイアス電源を切り離し、出力
ＦＥＴ１０３がオフ状態でバイアス回路４の発光ダイオ
ード１０には光が入力されずＪＦＥＴ１４が低インピー
ダンス状態となり、接続中点と逆バイアス電源を接続す
る。

【００６５】このような実施例にあっても、上記実施例
と同様な効果を得ることができる。図８は請求項４記載
の発明の一実施例に係わるバアイアス回路４の具体的な
構成を示す図である。

【００６６】この実施例の特徴とするところは、図７に
示す実施例に比べて、リレー装置本体側のフォトダイオ
ードアレイ１０２へ光を入力する発光ダイオード１０１
とバイアス回路４のフォトダイオードアレイ１１に光を
入力する発光ダイオード１０１を共通化したことにあ
る。

【００６７】このような構成においては、それぞれのフ
ォトダイオードアレイ１０２、１１に光が入力される
と、出力ＦＥＴ１０３はオン状態となり、バイアスＦＥ
Ｔ１４はオフ状態となる。一方、それぞれのフォトダイ
オードアレイ１０２、１１に光が入力されないと、出力
ＦＥＴ１０３はオフ状態となり、バイアスＦＥＴ１４は
オン状態となる。

【００６８】このような実施例にあっても、上記実施例
と同様な効果を得ることができるとともに、上述下実施
例に比べて入力側のタイミングが１系統で済み、応用が
容易となる。

【００６９】図９は請求項５記載の発明の一実施例に係
わるバアイアス回路４の具体的な構成を示す図である。

【００７０】この実施例の特徴とするところは、図８に
示す実施例に比べて、図８に示すバイアス回路４を２つ
接続してバイアス回路４を構成したことにある。

【００７１】図８に示す実施例において、リレー接点の
いずれかに逆バイアス電源電位よりも低いサージ電圧が
印加されると、リレー接点と逆バイアス電源間は寄生ダ
イオード１個分という低インピーダンス状態となり、大
きな電流が流れる。この結果、リレー接点に接続された
機器を破壊する可能性もあり、逆バイアス電源電位を超
えたサージ電圧が印加される可能性がある場合には、バ
イアス回路４のバイアスＦＥＴは双方向の耐圧が必要と
なる。

【００７２】そこで、この実施例では、ＰチャネルのＪ
ＦＥＴ１４Ａ，１４Ｂのドレイン端子を共通接続して逆
直列接続することでバイアスＦＥＴに双方向の耐圧を持
たせ、サージ電圧の耐圧を向上させることができる。

【００７３】図１０は請求項５記載の発明の一実施例に
係わるバアイアス回路４の具体的な構成を示す図であ
る。

【００７４】この実施例の特徴とするところは、図９に
示す実施例に比べて、バイアス回路４のバイアスＦＥＴ
をＰチャネルのＦＥＴ１４Ａ，１４ＢからＮチャネルの
ＪＦＥＴ１５Ａ，１５Ｂに代え、それぞれのＪＦＥＴ１
５Ａ、１５Ｂのソース端子を共通接続してバイアス回路
４を構成したことにある。

【００７５】このような実施例においても、図９に示す
実施例と同様な効果を得ることができる。

【００７６】図１１は請求項６記載の発明の一実施例に
係わるバアイアス回路４の具体的な構成を示す図であ
る。

【００７７】この実施例の特徴とするところは、図１０
に示す実施例に対して、ＪＦＥＴ１５Ａ，１５Ｂの駆動
電流を発生するフォトダイオード１１と抵抗からなる放
電回路１２を共通化したことにあり、ＮチャネルのＪＦ
ＥＴ１５Ａ，１５Ｂのソース端子を共通接続し、ＪＦＥ
Ｔ１５Ａ，１５Ｂのゲート端子とソース端子との間に抵
抗１２及びフォトダイオードアレイ１１を接続してバイ
アス回路４を構成している。

【００７８】この実施例においては、上述した実施例と
同様な効果を得ることができるとともに、図１０に示す
実施例に比べて構成を小型化することができる。

【００７９】なお、図１１に示す構成において、Ｎチャ
ネルのＪＦＥＴ１５Ａ，１５ＢをＰチャネルのＪＦＥＴ
に代えてフォトダイオードアレイ１１の接続方向を逆に
することにより図９に示す構成に対してＪＦＥＴ１４
Ａ，１４Ｂの駆動電流を発生するフォトダイオード１１
Ａ，１１Ｂと抵抗からなる放電回路１２Ａ，１２Ｂを共
通化することができる。

【００８０】図１２は請求項６記載の発明の一実施例を
示す図である。

【００８１】この実施例の特徴とするところは、上述し
た実施例では出力ＦＥＴ１０３をエンハンスメント型
（ノーマリオフ型）のものを使用していたのに対して、
デプレッション型（ノーマリオン型）のＦＥＴを使用
し、バイアス回路４のバイアスＦＥＴをエンハンスメン
ト型のＭＯＳＦＥＴ１６Ａ，１６Ｂのソース端子を共通
接続して構成したことにある。

【００８２】この実施例においても、上述した実施例と
同様な効果を得ることができる。

【００８３】図１３は請求項７記載の発明の一実施例に
係わるバアイアス回路４の具体的な構成を示す図であ
る。

【００８４】この実施例の特徴とするところは、図１２
に示す実施例に対して、バイアス回路４のバイアストラ
ンジスタをフォトダイオード１０２と同じ光を受けて導
通制御されるフォトトランジスタ１７で構成したことに
ある。

【００８５】このような構成においては、トランジスタ
のベース・エミッタ間電圧分の電圧ロスが発生するた
め、逆バイアス電源電圧に十分に余裕がないと使えない
が、十分に余裕がある場合には適用することが可能とな
り、バイアス回路４を極めて簡単かつ小型に構成するこ
とができる。

【００８６】図１４は請求項８記載の発明の一実施例の
構成を示す図である。

【００８７】この実施例の特徴とするところは、出力Ｆ
ＥＴ１０３Ａ，１０３Ｂのドレイン端子を共通接続し、
それぞれの出力ＦＥＴ１０３Ａ，１０３Ｂに対してフォ
トダイオードアレイ１０２Ａ，１０２Ｂと、定電流回路
及び放電回路（図示せず）を設け、バイアス回路４を図
９に示すと同様に構成し、負の逆バイアス電源に代えて
正の逆バイアス電源をバイアス回路４に接続し、バイア
ス回路４を介して正の逆バイアス電源電位をドレイン端
子が共通接続された接続中点に印加することによって、
出力ＦＥＴ１０３Ａ，１０３Ｂの寄生ダイオードを逆バ
イアスするようにしたことにある。

【００８８】このような実施例においては、正の逆バイ
アス電源電位で使用することができろようになり、負の
逆バイアス電源電位が使用できない場合に適用される。

【００８９】図１５は請求項９記載の発明の一実施例の
構成を示す図である。

【００９０】この実施例の特徴とするところは、図１４
に示す実施例に比べて、バイアスＦＥＴに対してフォト
ダイオードアレイ１１と放電回路１２の共通化を図った
ことにある。

【００９１】上述した実施例において、定電流回路１の
具体的な構成としては、図１６〜図２３に示すようなも
のがあり、放電回路２，１２の具体的な構成としては、
図２４〜図３１に示すようなものがある。

【００９２】図１５は請求項２１又は２２記載の発明の
一実施例に係わる定電流回路１の具体的な構成を示す図
である。

【００９３】図１５（ａ）に示す実施例の特徴とすると
ころは、定電流回路１をラテラル構造でＰチャネルのＪ
ＦＥＴ２ａで構成したことにある。

【００９４】ＪＦＥＴ２ａはゲート端子とソース端子が
接続されて接続点が第１の入力端子１Ａに接続され、ド
レイン端子が第１の出力端子１Ｃに接続されてなり、定
電流回路１の第２の入力端子１Ｂ及び出力端子１Ｄが短
絡されてなる。このようにゲート端子とソース端子が接
続されたＪＦＥＴ２ａでは、飽和ドレイン電流Ｉ_DSS1は
図３に示すようにほぼ一定値となる。このような特性を
利用して、ＪＦＥＴ２ａはフォトダイオードアレイ１０
２で発生した光電流Ｉ₀ を飽和ドレイン電流Ｉ_DSS1に制
限するようにしている。

【００９５】図１５（ｂ）は請求項２１又は２２記載の
発明の一実施例に係わる定電流回路１の具体的な構成を
示す図であり、この実施例の特徴とするところは、ゲー
ト端子とソース端子が接続されて接続点が第１の出力端
子１Ｃに接続され、ドレイン端子が第１の入力端子１Ａ
に接続されてなるＮチャネルのＪＦＥＴ２ｂを有し、第
２の入力端子１Ｂ及び出力端子１Ｄを短絡して定電流回
路１を構成したことにある。

【００９６】図１５（ｃ）は請求項２１又は２２記載の
発明の一実施例に係わる定電流回路１の具体的な構成を
示す図であり、この実施例の特徴とするところは、ゲー
ト端子とソース端子が接続されて接続点が第２の出力端
子１Ｄに接続され、ドレイン端子が第２の入力端子１Ｂ
に接続されてなるＰチャネルのＪＦＥＴ２ｃを有し、第
１の入力端子１Ａ及び出力端子１Ｃを短絡して定電流回
路１を構成したことにある。

【００９７】図１５（ｄ）は請求項２１又は２２記載の
発明の一実施例に係わる定電流回路の具体的な構成を示
す図であり、この実施例の特徴とするところは、ゲート
端子とソース端子が接続されて接続点が第２の入力端子
１Ｂに接続され、ドレイン端子が第２の出力端子１Ｄに
接続されてなるＮチャネルのＪＦＥＴ２ｄを有し、第１
の入力端子１Ａ及び出力端子１Ｃを短絡して定電流回路
１を構成したことにある。

【００９８】図１６は請求項２３，２４又２５記載の発
明の一実施例に係わる定電流回路１の具体的な構成を示
す図であり、この実施例の特徴とするところは、図１５
に示すそれぞれの実施例に対して、それぞれのＪＦＥＴ
２ａ〜２ｄに対応してゲート端子とソース端子間にイン
ピーダンス素子として例えば抵抗４ａ〜４ｄを挿入した
ことにある。

【００９９】図１７は請求項２５記載の発明の一実施例
に係わる定電流回路１の具体的な構成を示す図であり、
この実施例の特徴とするところは、図１６に示すそれぞ
れの実施例に対して、インピーダンス素子を抵抗４ａ〜
４ｄに代えて対応するＪＦＥＴ２ａ〜２ｄと同じ導電型
でゲート端子がそれぞれ対応するＪＦＥＴ２ａ〜２ｄの
ゲート端子に接続されたＪＦＥＴ５ａ〜５ｄで構成した
ことにある。

【０１００】なお、請求項２６記載の発明に対応した一
実施例として、それぞれのＪＦＥＴ５ａ〜５ｄを複数直
列接続してインピーダンス素子を構成するようにしても
よい。

【０１０１】図１８は請求項２６記載の発明の一実施例
に係わる定電流回路１の具体的な構成を示す図であり、
この実施例の特徴とするところは、図１６に示すそれぞ
れの実施例に対して、インピーダンス素子を抵抗４ａ〜
４ｄに代えて対応するＪＦＥＴ２ａ〜２ｄと同じ導電型
でゲート端子とソース端子が接続されたＪＦＥＴ６ａ〜
６ｄを複数直列接続して構成したことにある。このよう
な実施例にあっても、図１７に示す実施例と同様な効果
を得ることができる。

【０１０２】図１９は請求項２１又は２２記載の発明の
一実施例に係わる定電流回路１の具体的な構成を示す図
であり、この実施例の特徴とするところは、ＭＯＳ型の
ＦＥＴで定電流回路１を構成したことにある。

【０１０３】図１９（ａ）に示す実施例の特徴とすると
ころは、ゲート端子とソース端子が接続されて接続点が
第１の出力端子１Ｃに接続され、ドレイン端子が第１の
入力端子１Ａに接続されてなるＮチャネルのＭＯＳＦＥ
Ｔ７ａを有し、第２の入力端子１Ｂ及び出力端子１Ｄを
短絡して定電流回路１を構成したことにある。

【０１０４】図１９（ｂ）に示す実施例の特徴とすると
ころは、ゲート端子とソース端子が接続されて接続点が
第１の入力端子１Ａに接続され、ドレイン端子が第１の
出力端子１Ｃに接続されてなるＰチャネルのＭＯＳＦＥ
Ｔ７ｂを有し、第２の入力端子１Ｂ及び出力端子１Ｄを
短絡して定電流回路１を構成したことにある。

【０１０５】図１９（ｃ）に示す実施例の特徴とすると
ころは、ゲート端子とソース端子が接続されて接続点が
第２の入力端子１Ｂに接続され、ドレイン端子が第２の
出力端子１Ｄに接続されてなるＮチャネルのＭＯＳＦＥ
Ｔ７ｃを有し、第１の入力端子１Ａ及び出力端子１Ｃを
短絡して定電流回路１を構成したことにある。

【０１０６】図１９（ｄ）に示す実施例の特徴とすると
ころは、ゲート端子とソース端子が接続されて接続点が
第２の出力端子１Ｃに接続され、ドレイン端子が第２の
入力端子１Ｂに接続されてなるＰチャネルのＭＯＳＦＥ
Ｔ７ｄを有し、第１の入力端子１Ａ及び出力端子１Ｃを
短絡して定電流回路１を構成したことにある。

【０１０７】このような実施例においては、図１５に示
す実施例と同様な効果を得ることができる。

【０１０８】図２０は請求項２３，２４又は２５記載の
発明の一実施例に係わる定電流回路１の具体的な構成を
示す図であり、この実施例の特徴とするところは、図１
９に示すそれぞれの実施例に対して、それぞれのＭＯＳ
ＦＥＴ７ａ〜７ｄに対応してゲート端子とソース端子間
にインピーダンス素子として例えば抵抗８ａ〜８ｄを挿
入したことにある。

【０１０９】このような実施例においては、図４に示す
実施例と同様な効果を得ることができる。

【０１１０】図２１は請求項２５記載の発明の一実施例
に係わる定電流回路１の具体的な構成を示す図であり、
この実施例の特徴とするところは、図２０に示すそれぞ
れの実施例に対して、インピーダンス素子を抵抗４ａ〜
４ｄに代えて対応するＪＦＥＴ２ａ〜２ｄと同じ導電型
でゲート端子がそれぞれ対応するＪＦＥＴ２ａ〜２ｄの
ゲート端子に接続されたＭＯＳＦＥＴ９ａ〜９ｄで構成
したことにある。

【０１１１】このような実施例においては、図１７に示
す実施例と同様な効果を得ることができる。

【０１１２】なお、請求項２６記載の発明の一実施例と
して、インピーダンス素子をそれぞれのＭＯＳＦＥＴ９
ａ〜９ｄを複数直列接続してインピーダンス素子を構成
するようにしてもよい。

【０１１３】図２２は請求項２６記載の発明の一実施例
に係わる定電流回路１の具体的な構成を示す図であり、
この実施例の特徴とするところは、図２０に示すそれぞ
れの実施例に対して、インピーダンス素子を抵抗４ａ〜
４ｄに代えて対応するＪＦＥＴ２ａ〜２ｄと同じ導電型
でゲート端子とソース端子が接続されたＭＯＳＦＥＴ１
０ａ〜１０ｄを複数直列接続して構成したことにある。

【０１１４】このような実施例にあっても、図１７に示
す実施例と同様な効果を得ることができる。

【０１１５】図２３は請求項１３記載の発明の一実施例
に係わる放電回路２，１２の具体的な構成を示す図であ
る。

【０１１６】この実施例の特徴とするところは、ＪＦＥ
Ｔにより放電回路を構成したことにあり、図２３（ａ）
に示す実施例は、ゲート端子が第２，第３又は第４のフ
ォトダイオードアレイのアノード端子あるいは定電流回
路１の第１の入力端子１Ａ又は第２の入力端子１Ｂに接
続され、ソース端子が第１の入力端子２Ａ及び出力端子
２Ｃに接続され、ドレイン端子が第２の入力端子２Ｂ及
び出力端子２Ｄに接続されたＰチャネルのＪＦＥＴ１２
ａにより放電回路２が構成され、図２３（ｂ）に示す実
施例は、ゲート端子が第２，第３又は第４のフォトダイ
オードアレイのアノード端子あるいは定電流回路１の第
１の入力端子１Ａ又は第２の入力端子１Ｂに接続され、
ソース端子が第２の入力端子２Ｂ及び出力端子２Ｄに接
続され、ドレイン端子が第１の入力端子２Ａ及び出力端
子２Ｃに接続されたＮチャネルのＪＦＥＴ１２ｂにより
放電回路が構成されている。

【０１１７】図２４は請求項１４記載の発明の一実施例
に係わる放電回路の具体的な構成を示す図である。

【０１１８】図２４（ａ）の実施例の特徴とするところ
は、図１２（ａ）に示す実施例に対して、ＪＦＥＴ１２
ａのソース端子と第１の入力端子２Ａとの間にインピー
ダンス素子として例えば抵抗１３ａを挿入したことにあ
り、図２４（ｂ）の実施例の特徴とするところは、図２
３（ｂ）に示す実施例に対して、ＪＦＥＴ１２ｂのソー
ス端子と第２の入力端子２Ｂとの間にインピーダンス素
子として例えば抵抗１３ｂを挿入したことにある。

【０１１９】図２４（ａ）に示す実施例と図１５
（ａ），図１５（ｃ）とを組み合わせた実施例又は図２
４（ａ）に示す実施例とＪＦＥＴ２ａ，２ｃのゲート端
子とソース端子間にインピーダンス素子を挿入した実施
例とを組み合わせた実施例、あるいは図２４（ｂ）に示
す実施例と図１５（ｂ），図１５（ｄ）とを組み合わせ
た実施例又は図２４（ｂ）に示す実施例とＪＦＥＴ２
ｂ，２ｄのゲート端子とソース端子間にインピーダンス
素子を挿入した実施例とを組み合わせた実施例において
は、ＭＯＳＦＥＴ１０３の導通制御時に少ない電流でＪ
ＦＥＴ１２ａ，１２ｂのゲート・ソース間にバイアス電
圧を発生させてＪＦＥＴ１２ａ、１２ｂを高インピーダ
ンス状態にするために、インピーダンス素子を設けるよ
うにしている。

【０１２０】なお、図２４に示す実施例において、ＪＦ
ＥＴ１２ａ，１２ｂに代えてＭＯＳ型のＦＥＴを用いて
もよく、またインピーダンス素子として抵抗１３ａ，１
３ｂに代えて図１７，図１８，図２１又は図２２に示す
ように単一又は複数のＦＥＴで構成するようにしてもよ
い。

【０１２１】図２５は請求項１５又は１６記載の発明の
一実施例に係わる放電回路の具体的な構成を示す図であ
る。

【０１２２】図２５（ａ）に示す実施例の特徴とすると
ころは、ゲート端子が第１の入力端子２Ａに接続され、
ソース端子が第１の出力端子２Ｃに接続され、ドレイン
端子が第２の入力端子２Ｂ及び出力端子２Ｄに接続され
たＪＦＥＴ１４ａと、ＪＦＥＴ１４ａのゲート端子とソ
ース端子との間に接続された抵抗１５ａとにより放電回
路を構成したことにある。

【０１２３】図２５（ｂ）に示す実施例の特徴とすると
ころは、ゲート端子が第２の入力端子２Ｂに接続され、
ソース端子が第２の出力端子２Ｄに接続され、ドレイン
端子が第１の入力端子２Ａ及び出力端子２Ｃに接続され
たＪＦＥＴ１４ｂと、ＪＦＥＴ１４ｂのゲート端子とソ
ース端子との間に接続された抵抗１５ｂとにより放電回
路を構成したことにある。

【０１２４】図２５（ｃ）に示す実施例の特徴とすると
ころは、ゲート端子が第１の出力端子２Ｃに接続され、
ソース端子が第１の入力端子１Ａに接続され、ドレイン
端子が第２の入力端子２Ｂ及び出力端子２Ｄに接続され
たＭＯＳＦＥＴ１４ｃと、ＭＯＳＦＥＴ１４ｃのゲート
端子とソース端子との間に接続された抵抗１５ｃとによ
り放電回路を構成したことにある。

【０１２５】図２５（ｄ）に示す実施例の特徴とすると
ころは、ゲート端子が第２の出力端子２Ｄに接続され、
ソース端子が第２の入力端子２Ｂに接続され、ドレイン
端子が第１の入力端子２Ａ及び出力端子２Ｃに接続され
たＭＯＳＦＥＴ１４ｄと、ＭＯＳＦＥＴ１４ｄのゲート
端子とソース端子との間に接続された抵抗１５ｄとによ
り放電回路を構成したことにある。

【０１２６】また、図２５に示す構成において、インピ
ーダンス素子として抵抗１５ａ〜１５ｄに代えて図１
７，図１８，図２１又は図２２に示すように単一又は複
数のＦＥＴで構成するようにしてもよい。

【０１２７】図２６は請求項１７記載の発明の一実施例
に係わる放電回路の具体的な構成を示す図である。

【０１２８】図２６（ａ）に示す実施例の特徴とすると
ころは、ソース端子が第１の出力端子２Ｃに接続され、
ドレイン端子が第２の入力端子２Ｂ及び出力端子２Ｄに
接続されたＪＦＥＴＪ１７１ａと、ＪＦＥＴＪ１７１ａ
のゲート端子とソース端子との間に接続された抵抗１７
２ａと、抵抗１７２ａと並列接続されて、フォトダイオ
ードアレイ１０２が受けると同一の光を受けるフォトダ
イオードアレイ１７３ａとにより放電回路を構成したこ
とにある。

【０１２９】図２６（ｂ）に示す実施例の特徴とすると
ころは、ソース端子が第２の出力端子２Ｄに接続され、
ドレイン端子が第１の入力端子２Ａ及び出力端子２Ｃに
接続されたＪＦＥＴ１７１ｂと、ＪＦＥＴＪ１７１ｂの
ゲート端子とソース端子との間に接続された抵抗１７２
ｂと、抵抗１７２ｂと並列接続されて、フォトダイオー
ドアレイ１０２が受けると同一の光を受けるフォトダイ
オードアレイ１７３ｂとにより放電回路を構成したこと
にある。

【０１３０】図２６（ｃ）に示す実施例の特徴とすると
ころは、ソース端子が第２の出力端子２Ｄに接続され、
ドレイン端子が第１の入力端子２Ａ及び出力端子２Ｃに
接続されたＭＯＳＦＥＴ１７１ｃと、ＭＯＳＦＥＴＪ１
７１ｃのゲート端子とソース端子との間に接続された抵
抗１７２ｃと、抵抗１７２ｃと並列接続されて、フォト
ダイオードアレイ１０２が受けると同一の光を受けるフ
ォトダイオードアレイ１７３ｃとにより放電回路を構成
したことにある。

【０１３１】図２６（ｄ）に示す実施例の特徴とすると
ころは、ソース端子が第１の出力端子２Ｃに接続され、
ドレイン端子が第２の入力端子２Ｂ及び出力端子２Ｄに
接続されたＭＯＳＦＥＴ１７１ｄと、ＭＯＳＦＥＴＪ１
７１ｄのゲート端子とソース端子との間に接続された抵
抗１７２ｄと、抵抗１７２ｄと並列接続されて、フォト
ダイオードアレイ１０２が受けると同一の光を受けるフ
ォトダイオードアレイ１７３ｃとにより放電回路を構成
したことにある。

【０１３２】このような構成においては、抵抗１７２ａ
〜１７２ｄとフォトダイオードアレイ１７３ａ〜１７３
ｄとによりＦＥＴ１７１ａ〜１７１ｄをアクティブにバ
イアスするようにしている。すなわち、フォトダイオー
ドアレイ１０２に光が入力されると同時にＦＥＴ１７１
ａ〜１７１ｄのゲート・ソース間がバイアスされてオフ
状態となる。一方、光が入力されなくなると、ＦＥＴ１
７１ａ〜１７１ｄのゲート・ソース間がバイアスされず
オン状態となる。

【０１３３】図２７は請求項１８記載の発明の一実施例
に係わる放電回路の具体的な構成を示す図である。

【０１３４】図２７に示す実施例の特徴とするところ
は、ゲート端子が第１の入力端子２Ａに接続され、ソー
ス端子が第１の出力端子２Ｃに接続され、ドレイン端子
が第２の入力端子２Ｂ及び出力端子２Ｄに接続されたＪ
ＦＥＴ１８ａと、ＪＦＥＴ１８ａのゲート端子とソース
端子との間に接続されたダイオード１８ｂと、ＪＦＥＴ
１８ａのゲート端子と第２の入力端子２Ｂ及び出力端子
２Ｄとの間に接続されたインピーダンス素子として例え
ば抵抗１８ｃとにより放電回路を構成したことにある。

【０１３５】図２８は請求項１８記載の発明の一実施例
に係わる放電回路の具体的な構成を示す図である。

【０１３６】図２８に示す実施例の特徴とするところ
は、ゲート端子が第１の入力端子１Ａに接続され、ソー
ス端子が第１の出力端子１Ｃに接続され、ドレイン端子
が第２の入力端子２Ｂ及び出力端子２Ｄに接続されたＪ
ＦＥＴ２１ａと、ＪＦＥＴ２１ａのゲート端子とソース
端子との間に接続されたダイオード２１ｂと、共通接続
されたゲート端子とソース端子が第１の入力端子１Ａに
接続され、ドレイン端子が第２の入力端子２Ｂ及び出力
端子２Ｄに接続されたインピーダンス素子となるＪＦＥ
Ｔ２１ｃとにより放電回路を構成し、ＪＦＥＴ２１ｃに
よりＪＦＥＴ２１ａのゲート電荷を引き抜いてＪＦＥＴ
２１ａのターンオン時間を制御し、ＪＦＥＴ２１ａの飽
和ドレイン電流ならびにＪＦＥＴ２１ｃの飽和ドレイン
電流によって復帰時間を制御するようにしたことにあ
る。

【０１３７】図２９は請求項１９記載の発明の一実施例
に係わる放電回路の具体的な構成を示す図である。

【０１３８】図２９に示す実施例の特徴とするところ
は、アノード端子が第１の出力端子１Ｃに接続され、カ
ソード端子が第２の出力端子２Ｄに接続され、第１のゲ
ート端子が第１の入力端子に２Ａ接続され、第２のゲー
ト端子が第２の入力端子２Ｂに接続されたサイリスタ２
４ａと、サイリスタ２４ａの第１のゲート端子とアノー
ド端子間に接続されたダイオード２４ｂと、サイリスタ
２４ａの第２のゲート端子とカソード端子間に接続され
たダイオード２４ｃとにより放電回路を構成したことに
ある。

【０１３９】図３０は請求項２０記載の発明の一実施例
に係わる放電回路の具体的な構成を示す図である。

【０１４０】図３０に示す実施例の特徴とするところ
は、コレクタ端子が第２の出力端子２Ｄに接続され、エ
ミッタ端子が第２の入力端子２Ｂに接続され、前記フォ
トダイオード１０２が受けると同一の光を受ける第１の
フォトトランジスタ２５ａと、エミッタ端子が第１の入
力端子２Ａ及び出力端子２Ｃに接続され、コレクタ端子
が第２の入力端子２Ｂに接続された第１のバイポーラト
ランジスタ２５ｂと、ベース端子が第２の入力端子２Ｂ
に接続され、コレクタ端子が第１のバイポーラトランジ
スタ２５ｂのベース端子に接続され、エミッタ端子が第
２の出力端子２Ｄに接続された第２のバイポーラトラン
ジスタ２５ｃと、コレクタ端子が第１のバイポーラトラ
ンジスタ２５ｂのベース端子に接続され、エミッタ端子
が第１の入力端子２Ａ及び出力端子２Ｃに接続され、前
記フォトダイオード１０２が受けると同一の光を受ける
第２のフォトトランジスタ２５ｄと、第１のバイポーラ
トランジスタ２５ａのベース端子と第２の出力端子２Ｄ
との間に接続された抵抗２５ｅとにより放電回路を構成
したことにある。

【０１４１】このような構成において、出力ＦＥＴ１０
３のターンオン時はトランジスタ２５ａ，２５ｄがオン
状態となり、トランジスタ２５ｂがオフ状態となり、定
電流が出力ＦＥＴ１０３に供給される。一方、出力ＦＥ
Ｔ１０３のターンオフ時はトランジスタ２５ａ，２５ｄ
がオフ状態となり、トランジスタ２５ｂがオン状態とな
り、出力ＦＥＴのゲート電荷がトランジスタ２５ｂを介
して放電される。

【０１４２】なお、上記実施例において、発光ダイオー
ド１０１を共通化する構成では、バイアス回路４と出力
ＦＥＴ１０３のオン／オフが逆となるように、バイアス
回路４に対して上述した定電流回路１及び放電回路２を
選択するようにすればよい。

【０１４３】図３１は定電流回路１と放電回路２との組
み合わせの一実施例の具体的な構成を示す図である。

【０１４４】図３１に示す実施例の特徴とするところ
は、図１７（ａ）に示す定電流回路１と、図２４（ａ）
に示す構成においてインピーダンス素子を抵抗１３ａに
代えてゲート端子とソース端子が接続されたＪＦＥＴ２
６で構成した放電回路２を組み合わせたことにあり、極
めて簡素の構成で上述したそれぞれの回路の特徴を有し
た実用的な半導体リレー装置を提供することができる。

【０１４５】図３２は請求項２８記載の発明の一実施例
に係わる構成を示す図である。

【０１４６】この実施例の特徴とするところは、図３１
に示す半導体リレー装置に対して、図１４に示すバイア
ス回路４の放電回路１２を抵抗に代えて、抵抗１２Ｃと
ゲート端子が放電回路１２の第１の入力端子３Ａ及び第
１の出力端子３Ｃに接続されて抵抗１２Ｃと直列接続さ
れたＰチャネルのＪＦＥＴ１２Ｄとで構成したバイアス
回路４を適用したことにある。

【０１４７】このような実施例においては、バイアス回
路４の放電回路の抵抗１２Ｃの抵抗値を小さくして放電
回路全体としてのインピーダンスを高めることができる
とともに、極めて簡素の構成で上述したそれぞれの回路
の特徴を有した実用的な半導体リレー装置を提供するこ
とができる。

【０１４８】なお、図３２に示す構成の放電回路１２は
図１〜図１４に示す実施例に適用してもよい。

【０１４９】

【発明の効果】以上説明したように、請求項１，２，３
又は４記載の発明によれば、リレー接点間をスイッチン
グ制御する逆直列接続された出力ＦＥＴの直列接続点に
バイアス回路によりバイアス電位を選択的に印加して、
出力ＦＥＴのソース・ドレイン間の寄生ダイオードを逆
バイアスするようにしたので、構成の小型化、オン抵抗
の増大を招くことなくオフ容量の低減を図り、かつ高周
波信号の選択的な伝達を可能ならしめる半導体リレー装
置を提供することができる。

【０１５０】請求項５又は６記載の発明によれば、出力
ＦＥＴの直列接続点に対するサージ電圧の耐圧を向上す
ることができる。

【０１５１】請求項８又は９記載の発明は、出力ＦＥＴ
の直列接続点に正のバイアス電位を印加させることがで
きる。

【０１５２】請求項２記載の発明によれば、出力ＦＥＴ
に定電流を供給するようにしたので、出力ＦＥＴのター
ンオン時間又はターンオフ時間を安定して容易に制御す
ることができる。

【図面の簡単な説明】

【図１】請求項２記載の発明の一実施例に係わる半導体
リレー装置の構成を示す図である。

【図２】図１に示す実施例におけるスイッチングのタイ
ミングを示す図である。

【図３】図１に示す実施例におけるオン抵抗と周波数特
性の関係を示す図である。

【図４】図１に示す構成におけるバイアスの有無に対す
るオフ容量と周波数特性の関係を示す図である。

【図５】請求項１記載の発明の一実施例に係わる半導体
リレー装置の構成を示す図である。

【図６】請求項３記載の発明の一実施例に係わるバイア
ス回路の構成を示す図である。

【図７】請求項３記載の発明の一実施例に係わるバイア
ス回路の構成を示す図である。

【図８】請求項４記載の発明の一実施例に係わるバイア
ス回路の構成を示す図である。

【図９】請求項５記載の発明の一実施例に係わるバイア
ス回路の構成を示す図である。

【図１０】請求項５記載の発明の一実施例に係わるバイ
アス回路の構成を示す図である。

【図１１】請求項６記載の発明の一実施例に係わるバイ
アス回路の構成を示す図である。

【図１２】請求項６記載の発明の一実施例に係わるバイ
アス回路の構成を示す図である。

【図１３】請求項７載の発明の一実施例に係わるバイア
ス回路の構成を示す図である。

【図１４】請求項８記載の発明の一実施例に係わるバイ
アス回路の構成を示す図である。

【図１５】請求項９記載の発明の一実施例に係わるバイ
アス回路の構成を示す図である。

【図１６】請求項２１又は２２記載の発明の一実施例に
係わる定電流回路の構成を示す図である。

【図１７】請求項２３，２４又は２５記載の発明の一実
施例に係わる定電流回路の構成を示す図である。

【図１８】請求項２５記載の発明の一実施例に係わる定
電流回路の構成を示す図である。

【図１９】請求項２６記載の発明の一実施例に係わる定
電流回路の構成を示す図である。

【図２０】請求項２１又は２２記載の発明の一実施例に
係わる定電流回路の構成を示す図である。

【図２１】請求項２３，２４又は２５記載の発明の一実
施例に係わる定電流回路の構成を示す図である。

【図２２】請求項２５記載の発明の一実施例に係わる定
電流回路の構成を示す図である。

【図２３】請求項２６記載の発明の一実施例に係わる定
電流回路の構成を示す図である。

【図２４】請求項１３記載の発明の一実施例に係わる放
電回路の構成を示す図である。

【図２５】請求項１４記載の発明の一実施例に係わる放
電回路の構成を示す図である。

【図２６】請求項１５又は１６記載の発明の一実施例に
係わる放電回路の構成を示す図である。

【図２７】請求項１７記載の発明の一実施例に係わる放
電回路の構成を示す図である。

【図２８】請求項１８記載の発明の一実施例に係わる放
電回路の構成を示す図である。

【図２９】請求項１８記載の発明の一実施例に係わる放
電回路の構成を示す図である。

【図３０】請求項１９記載の発明の一実施例に係わる放
電回路の構成を示す図である。

【図３１】請求項２０記載の発明の一実施例に係わる放
電回路の構成を示す図である。

【図３２】定電流回路と放電回路の組み合わせの一実施
例に係わる具体的な構成を示す図である。

【図３３】請求項２８記載の発明の一実施例に係わる半
導体リレー装置の構成を示す図である。

【図３４】従来の半導体リレー装置の構成を示す図であ
る。

【図３５】ＭＯＳＦＥＴの断面構造ならびに等価回路を
示す図である。

【図３６】バイアス回路を備えた従来の半導体リレー装
置の構成を示す図である。

【図３７】半導体リレー装置を複数使用して高周波信号
を選択的に伝達する構成を模式的に示す図である。

【符号の説明】 １ 定電流回路 ２ 放電回路 ３ 寄生ダイオード ４ バイアス回路 ２ａ〜２ｄ，５ａ〜５ｄ，６ａ〜６ｄ，１２ａ，１２
ｂ，１２Ｄ，１４，１４ａ〜１４ｄ，１４Ａ，１４Ｂ，
１５Ａ，１５Ｂ，１７１ａ〜１７１ｄ，１８，１８Ａ，
１８Ｂ，２１，２６ ＪＦＥＴ ４ａ〜４ｄ，８ａ〜８ｄ，１１，１２Ｃ，１３ａ，１３
ｂ，１５ａ〜１５ｄ，１７２ａ〜１７２ｄ，１８ｃ 抵
抗 ７ａ〜７ｄ，９ａ〜９ｄ，１０ａ〜１０ｄ，１３，１６
Ａ，１６Ｂ， ＭＯＳＦＥＴ １０，１０１ フォトカプラのＬＥＤ １１，１０２ フォトカプラのフォトダイオードアレイ １０３，１０３Ａ，１０３Ｂ 出力ＭＯＳＦＥＴ

Claims (28)

【特許請求の範囲】
1. 【請求項１】 第１の入力信号を受けて発光する第１の
   発光ダイオードと、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第１のフォトダイオードアレイと、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第１のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第１のフォトダイオ
   ードアレイの他端に接続された第１の放電回路と、 ゲート端子が共通接続されて第１の放電回路の第１の出
   力端子に接続され、ソース端子が共通接続されて逆直列
   接続され第１の放電回路の第２の出力端子に接続された
   一対の出力ＦＥＴ（電界効果トランジスタ）をスイッチ
   ング動作させてなるリレー回路と、 リレー回路の出力ＦＥＴの逆直列接続点と逆バイアス電
   源との間に接続されて、逆バイアス電源電位を選択的に
   リレー回路の出力ＦＥＴの逆直列接続点に印加して、リ
   レー回路の出力ＦＥＴのソース端子とドレイン端子との
   間に生じる寄生ダイオードを逆バイアスするバイアス回
   路とを有することを特徴とする半導体リレー装置。
2. 【請求項２】 第１の入力信号を受けて発光する第１の
   発光ダイオードと、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第１のフォトダイオードアレイと、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第１のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第１のフォトダイオ
   ードアレイの他端に接続され、第１のフォトダイオード
   アレイで得られた光電力を受けて定電流を出力するＦＥ
   Ｔを備えた定電流回路と、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が定電流回路の第１の出力端子に接
   続され、第２の入力端子が定電流回路の第２の出力端子
   に接続された第１の放電回路と、 ゲート端子が共通接続されて第１の放電回路の第１の出
   力端子に接続され、ソース端子が共通接続されて逆直列
   接続され第１の放電回路の第２の出力端子に接続された
   一対の出力ＦＥＴをスイッチング動作させてなるリレー
   回路と、 リレー回路の出力ＦＥＴの逆直列接続点と逆バイアス電
   源との間に接続されて、逆バイアス電源電位を選択的に
   リレー回路の出力ＦＥＴの逆直列接続点に印加して、出
   力ＦＥＴのソース端子とドレイン端子との間に生じる寄
   生ダイオードを逆バイアスするバイアス回路とを有する
   ことを特徴とする半導体リレー装置。
3. 【請求項３】 前記バイアス回路は、 第２の入力信号を受けて発光する第２の発光ダイオード
   と、 第２の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第２のフォトダイオードアレイと、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第２のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第２のフォトダイオ
   ードアレイの他端に接続された第２の放電回路と、 ゲート端子が第２の放電回路の第１の出力端子に接続さ
   れ、ソース端子が第２の放電回路の第２の出力端子及び
   逆バイアス電源に接続され、ドレイン端子がリレー回路
   の出力ＦＥＴの逆直列接続点に接続されたバイアスＦＥ
   Ｔとを有することを特徴とする請求項１又は２記載の半
   導体リレー装置。
4. 【請求項４】 前記第１の発光ダイオードと第２の発光
   ダイオードは、共通化されて、前記第１のフォトダイオ
   ードアレイならびに第２のフォトダイオードアレイに発
   光した光を同時に与えてなることを特徴とする請求項３
   記載の半導体リレー装置。
5. 【請求項５】 前記バイアス回路は、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第２のフォトダイオードアレイと、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第３のフォトダイオードアレイと、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第２のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第２のフォトダイオ
   ードアレイの他端に接続された第２の放電回路と、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第３のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第３のフォトダイオ
   ードアレイの他端に接続された第３の放電回路とゲート
   端子が第２の放電回路の第２の出力端子に接続され、ソ
   ース端子が第２の放電回路の第１の出力端子に接続され
   た第１のバイアスＦＥＴと、ゲート端子が第３の放電回
   路の第１の出力端子に接続され、ソース端子が第２の放
   電回路の第２の出力端子に接続された第２のバイアスＦ
   ＥＴとが逆バイアス電源とリレー回路の出力ＦＥＴの逆
   直列接続点との間に直列接続されて挿入されたバイアス
   ＦＥＴとを有することを特徴とする請求項１又は２記載
   の半導体リレー装置。
6. 【請求項６】 前記バイアス回路は、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第２のフォトダイオードアレイと、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第２のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第２のフォトダイオ
   ードアレイの他端に接続された第２の放電回路と、 ゲート端子が共通接続されて第２の放電回路の第１の出
   力端子に接続され、ソース端子が共通接続されて第２の
   放電回路の第２の出力端子に接続され、逆バイアス電源
   とリレー回路の出力ＦＥＴの逆直列接続点との間に直列
   接続されて挿入された第１のバイアスＦＥＴ及び第２の
   バイアスＦＥＴとを有することを特徴とする請求項１又
   は２記載の半導体リレー装置。
7. 【請求項７】 前記バイアス回路は、 前記出力ＦＥＴの逆直列接続点と逆バイアス電源との間
   に接続されて、第１の発光ダイオードにより発光された
   光を受けて導通制御されるフォトトランジスタからなる
   ことを特徴とする請求項１又は２記載の半導体リレー装
   置。
8. 【請求項８】 第１の入力信号を受けて発光する第１の
   発光ダイオードと、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第１のフォトダイオードアレイと、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第１のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第１のフォトダイオ
   ードアレイの他端に接続された第１の放電回路と、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第２のフォトダイオードアレイと、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第２のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第２のフォトダイオ
   ードアレイの他端に接続された第２の放電回路と、 ゲート端子が第１の放電回路の第２の出力端子に接続さ
   れ、ソース端子が第１の放電回路の第１の出力端子に接
   続された第１の出力ＦＥＴのドレイン端子と、ゲート端
   子が第２の放電回路の第１の出力端子に接続され、ソー
   ス端子が第２の放電回路の第２の出力端子に接続された
   第２の出力ＦＥＴのドレイン端子が共通接続されて逆直
   列接続された第１及び第２の出力ＦＥＴをスイッチング
   動作させてなるリレー回路と、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第３のフォトダイオードアレイと、
   第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第４のフォトダイオードアレイと、
   第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第３のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第３のフォトダイオ
   ードアレイの他端に接続された第３の放電回路と、第１
   及び第２の入力端子と第１及び第２の出力端子を備え、
   第１の入力端子が第４のフォトダイオードアレイの一端
   に接続され、第２の入力端子が第４のフォトダイオード
   アレイの他端に接続された第４の放電回路と、ゲート端
   子が第３の放電回路の第２の出力端子に接続され、ソー
   ス端子が第３の放電回路の第１の出力端子に接続された
   第１のバイアスＦＥＴのドレイン端子と、ゲート端子が
   第４の放電回路の第１の出力端子に接続され、ソース端
   子が第４の放電回路の第２の出力端子に接続された第２
   のバイアスＦＥＴのドレイン端子が共通接続されて逆バ
   イアス電源とリレー回路の出力ＦＥＴの逆直列接続点と
   の間に直列接続されて挿入された第１のバイアスＦＥＴ
   及び第２のバイアスＦＥＴとを有し、逆バイアス電源電
   位を選択的にリレー回路の出力ＦＥＴの逆直列接続点に
   印加して、リレー回路の出力ＦＥＴのソース端子とドレ
   イン端子との間に生じる寄生ダイオードを逆バイアスし
   てなるバイアス回路とを有することを特徴とする半導体
   リレー装置。
9. 【請求項９】 第１の入力信号を受けて発光する第１の
   発光ダイオードと、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第１のフォトダイオードアレイと、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第１のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第１のフォトダイオ
   ードアレイの他端に接続された第１の放電回路と、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第２のフォトダイオードアレイと、 第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第２のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第２のフォトダイオ
   ードアレイの他端に接続された第２の放電回路と、 ゲート端子が第１の放電回路の第２の出力端子に接続さ
   れ、ソース端子が第１の放電回路の第１の出力端子に接
   続された第１の出力ＦＥＴのドレイン端子と、ゲート端
   子が第２の放電回路の第１の出力端子に接続され、ソー
   ス端子が第２の放電回路の第２の出力端子に接続された
   第２の出力ＦＥＴのドレイン端子が共通接続されて逆直
   列接続された第１及び第２の出力ＦＥＴをスイッチング
   動作させてなるリレー回路と、 第１の発光ダイオードにより発光された光を受けて光電
   変換し光電力を得る第３のフォトダイオードアレイと、
   第１及び第２の入力端子と第１及び第２の出力端子を備
   え、第１の入力端子が第３のフォトダイオードアレイの
   一端に接続され、第２の入力端子が第３のフォトダイオ
   ードアレイの他端に接続された第３の放電回路と、ゲー
   ト端子が共通接続されて第３の放電回路の第１の出力端
   子に接続され、ソース端子が共通接続されて第３の放電
   回路の第２の出力端子に接続されて逆バイアス電源とリ
   レー回路の出力ＦＥＴの逆直列接続点との間に直列接続
   されて挿入された第１のバイアスＦＥＴ及び第２のバイ
   アスＦＥＴとを有し、逆バイアス電源電位を選択的にリ
   レー回路の出力ＦＥＴの逆直列接続点に印加して、リレ
   ー回路の出力ＦＥＴのソース端子とドレイン端子との間
   に生じる寄生ダイオードを逆バイアスしてなるバイアス
   回路とを有することを特徴とする半導体リレー装置。
10. 【請求項１０】 前記出力ＦＥＴは、ノーマリオン型又
    はノーマリオフ型のＭＯＳＦＥＴからなることを特徴と
    する請求項１，２，３，４，５，６，７，８又は９記載
    の半導体リレー装置。
11. 【請求項１１】 前記バイアスＦＥＴは、ノーマリオン
    型のＭＯＳＦＥＴ又は接合型ＦＥＴからなることを特徴
    とする請求項１、２、３、４、５、６、７、８、９又は
    １０記載の半導体リレー装置。
12. 【請求項１２】 前記放電回路は、 一端が第１の入力及び出力端子に接続され、他端が第２
    の入力及び出力端子に接続された抵抗からなることを特
    徴とする請求項１，２，３，４，５，６，７，８，９，
    １０又は１１記載の半導体リレー装置。
13. 【請求項１３】 前記放電回路は、 ゲート端子が前記第１，第２，第３又は第４のフォトダ
    イオードアレイの一端あるいは前記定電流回路の第１の
    入力端子又は第２の入力端子に接続され、ソース端子が
    第１の入力及び出力端子又は第２の入力及び出力端子に
    接続され、ドレイン端子が第２の入力及び出力端子又は
    第１の入力及び出力端子に接続されたＦＥＴからなるこ
    とを特徴とする請求項１，２，３，４，５，６，７，
    ８，９，１０又は１１記載の半導体リレー装置。
14. 【請求項１４】 前記放電回路は、 ゲート端子が前記第１，第２，第３又は第４のフォトダ
    イオードアレイの一端あるいは前記定電流回路の第１の
    入力端子又は第２の入力端子に接続され、ソース端子が
    第１の出力端子又は第２の出力端子に接続され、ドレイ
    ン端子が第２の入力及び出力端子又は第１の入力及び出
    力端子に接続されたＦＥＴと、 ＦＥＴのソース端子と第１の入力端子又は第２の入力端
    子との間に接続されたインピーダンス素子とを有するこ
    とを特徴とする請求項１，２，３，４，５，６，７，
    ８，９，１０又は１１記載の半導体リレー装置。
15. 【請求項１５】 前記放電回路は、 ゲート端子が前記第１の入力端子又は第２の入力端子に
    接続され、ソース端子が第１の出力端子又は第２の出力
    端子に接続され、ドレイン端子が第２の入力及び出力端
    子又は第１の入力及び出力端子に接続されたＦＥＴと、 ＦＥＴのゲート端子とソース端子との間に接続されたイ
    ンピーダンス素子とを有することを特徴とする請求項
    １，２，３，４，５，６，７，８，９，１０又は１１記
    載の半導体リレー装置。
16. 【請求項１６】 前記放電回路は、 ゲート端子が第１の出力端子又は第２の出力端子に接続
    され、ソース端子が第１の入力端子又は第２の入力端子
    に接続され、ドレイン端子が第２の入力及び出力端子又
    は第１の入力及び出力端子に接続されたＦＥＴと、 ＦＥＴのゲート端子とソース端子との間に接続されたイ
    ンピーダンス素子とを有することを特徴とする請求項
    １，２，３，４，５，６，７，８，９，１０又は１１記
    載の半導体リレー装置。
17. 【請求項１７】 前記放電回路は、 ソース端子が第１の出力端子又は第２の出力端子に接続
    され、ドレイン端子が第２の入力及び出力端子又は第１
    の入力及び出力端子に接続されたＦＥＴと、 ＦＥＴのゲート端子とソース端子との間に接続された抵
    抗と、 抵抗と並列接続されて、前記第１のフォトダイオードア
    レイが受けると同一の光を受けるフォトダイオードアレ
    イと、を有することを特徴とする請求項１，２，３，
    ４，５，６，７，８，９，１０又は１１記載の半導体リ
    レー装置。
18. 【請求項１８】 前記放電回路は、 ゲート端子が第１の入力端子に接続され、ソース端子が
    第１の出力端子に接続され、ドレイン端子が第２の入力
    及び出力端子に接続されたＦＥＴと、 ＦＥＴのゲート端子とソース端子との間に接続されたダ
    イオードと、 ＦＥＴのゲート端子と第２の入力及び出力端子との間に
    接続されたインピーダンス素子とを有することを特徴と
    する請求項１，２，３，４，５，６，７，８，９，１０
    又は１１記載の半導体リレー装置。
19. 【請求項１９】 前記放電回路は、 アノード端子が第１の出力端子に接続され、カソード端
    子が第２の出力端子に接続され、第１のゲート端子が第
    １の入力端子に接続され、第２のゲート端子が第２の入
    力端子に接続されたサイリスタと、 サイリスタの第１のゲート端子とアノード端子間に接続
    されたダイオードと、 サイリスタの第２のゲート端子とカソード端子間に接続
    されたダイオードとを有することを特徴とする請求項
    １，２，３，４，５，６，７，８，９，１０又は１１記
    載の半導体リレー装置。
20. 【請求項２０】 前記放電回路は、コレクタ端子が第２
    の出力端子に接続され、エミッタ端子が第２の入力端子
    に接続され、前記第１フォトダイオードアレイが受ける
    と同一の光を受ける第１のフォトトランジスタと、 エミッタ端子が第１の入力及び出力端子に接続され、コ
    レクタ端子が第２の入力端子に接続された第１のバイポ
    ーラトランジスタと、 ベース端子が第２の入力端子に接続され、コレクタ端子
    が第１のバイポーラトランジスタのベース端子に接続さ
    れ、エミッタ端子が第２の出力端子に接続された第２の
    バイポーラトランジスタと、 コレクタ端子が第１のバイポーラトランジスタのベース
    端子に接続され、エミッタ端子が第１の入力及び出力端
    子に接続され、前記第１のフォトダイオードアレイが受
    けると同一の光を受ける第２のフォトトランジスタと、 第１のバイポーラトランジスタのベース端子と第２の出
    力端子との間に接続された抵抗とを有することを特徴と
    する請求項１，２，３，４，５，６，７，８，９，１０
    又は１１記載の半導体リレー装置。
21. 【請求項２１】 前記定電流回路は、ゲート端子とソー
    ス端子が接続されて接続点が第１の入力端子又は第１の
    出力端子に接続され、ドレイン端子が第１の出力端子又
    は第１の入力端子に接続されたＦＥＴを備え、第２の入
    力及び出力端子が短絡されてなることを特徴とする請求
    項２，３，４，５，６，７，８，９，１０，１１，１
    ２，１３，１４，１５，１６，１７，１８，１９又は２
    ０記載の半導体リレー装置。
22. 【請求項２２】 前記定電流回路は、ゲート端子とソー
    ス端子が接続されて接続点が第２の入力端子又は第２の
    出力端子に接続され、ドレイン端子が第２の出力端子又
    は第２の入力端子に接続されたＦＥＴを備え、第１の入
    力及び出力端子が短絡されてなることを特徴とする請求
    項２，３，４，５，６，７，８，９，１０，１１，１
    ２，１３，１４，１５，１６，１７，１８，１９又は２
    ０記載の半導体リレー装置。
23. 【請求項２３】 前記定電流回路は、ゲート端子が第１
    の入力端子又は第１の出力端子に接続され、ゲート端子
    とソース端子との間にインピーダンス素子が接続され、
    ドレイン端子が第１の出力端子又は第１の入力端子に接
    続されたＦＥＴを備え、第２の入力及び出力端子が短絡
    されてなることを特徴とする請求項２，３，４，５，
    ６，７，８，９，１０，１１，１２，１３，１４，１
    ５，１６，１７，１８，１９又は２０記載の半導体リレ
    ー装置。
24. 【請求項２４】 前記定電流回路は、ゲート端子が第２
    の入力端子又は第２の出力端子に接続され、ゲート端子
    とソース端子との間にインピーダンス素子が接続され、
    ドレイン端子が第２の出力端子又は第２の入力端子に接
    続されたＦＥＴを備え、第１の入力及び出力端子が短絡
    されてなることを特徴とする請求項２，３，４，５，
    ６，７，８，９，１０，１１，１２，１３，１４，１
    ５，１６，１７，１８，１９又は２０記載の半導体リレ
    ー装置。
25. 【請求項２５】 前記インピーダンス素子は、抵抗又は
    ＦＥＴからなることを特徴とする請求項１５，１６，１
    ８，２３又は２４記載の半導体リレー装置。
26. 【請求項２６】 前記インピーダンス素子は、ゲート端
    子が共通接続されて前記ＦＥＴのゲート端子に接続され
    た複数のＦＥＴが直列接続されたＦＥＴ列、又はゲート
    端子とソース端子が接続された複数のＦＥＴが直列接続
    されたＦＥＴ列からなることを特徴とする請求項１５，
    １６，１８，２３又は２４記載の半導体リレー装置。
27. 【請求項２７】 前記ＦＥＴは、接合型又はノーマリオ
    ンのＭＯＳ型からなることを特徴とする請求項１３，１
    ４，１４，１５，１６，１７，１８，１９，２０，２
    １，２２，２３，２４，２５又は２６記載の半導体リレ
    ー装置。
28. 【請求項２８】 入力信号を受けて発光する発光ダイオ
    ードと、 発光ダイオードにより発光された光を受けて光電変換し
    光電力を得る第１のフォトダイオードアレイと、 ゲート端子が共通接続され、ソース端子が共通接続され
    て第１のフォトダイオードアレイのカソード端子に接続
    され、それぞれのドレイン端子をリレー接点とする一対
    のＭＯＳ型の出力ＦＥＴ（電界効果トランジスタ）と、 共通接続されたゲート端子とソース端子が第１のフォト
    ダイオードアレイのアノード端子に接続された第１のＰ
    チャネル接合型ＦＥＴと、 ゲート端子が第１のフォトダイオードアレイのアノード
    端子に接続され、ソース端子が第１のＰチャネル接合型
    ＦＥＴのドレイン端子に接続された第２のＰチャネル接
    合型ＦＥＴと、 共通接続されたゲート端子とソース端子が第２のＰチャ
    ネル接合型ＦＥＴのドレイン端子に接続され、ドレイン
    端子が一対の出力ＦＥＴの共通接続されたゲート端子に
    接続された第３のＰチャネル接合型ＦＥＴと、 ゲート端子が第１のフォトダイオードアレイのアノード
    端子に接続され、ソース端子が第３のＰチャネル接合型
    ＦＥＴのドレイン端子及び一対の出力ＦＥＴの共通接続
    されたゲート端子に接続され、ドレイン端子がフォトダ
    イオードアレイのカソード端子及び一対の出力ＦＥＴの
    共通接続されたソース端子に接続された第４のＰチャネ
    ル接合型ＦＥＴと発光ダイオードにより発光された光を
    受けて光電変換し光電力を得る第２のフォトダイオード
    アレイと、 ゲート端子が共通接続されて第２のフォトダイオードア
    レイのアノード端子に接続され、逆バイアス電源と出力
    ＦＥＴの逆直列接続点との間にソース端子が共通接続さ
    れて直列接続され挿入されたＰチャネル接合型の第１の
    バイアスＦＥＴ及び第２のバイアスＦＥＴと、 一端が第２のフォトダイオードアレイのアノード端子及
    び第１のバイアスＦＥＴ及び第２のバイアスＦＥＴの共
    通接続されたゲート端子に接続された抵抗と、 ゲート端子が抵抗の一端に接続され、抵抗の他端と第２
    のフォトダイオードアレイのカソード端子及び第１のバ
    イアスＦＥＴ及び第２のバイアスＦＥＴの共通接続され
    たソース端子に接続された第５のＰチャネル接合型ＦＥ
    Ｔとを有することを特徴とする半導体リレー装置。