JPH0864816A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
- Publication number
- JPH0864816A JPH0864816A JP19930494A JP19930494A JPH0864816A JP H0864816 A JPH0864816 A JP H0864816A JP 19930494 A JP19930494 A JP 19930494A JP 19930494 A JP19930494 A JP 19930494A JP H0864816 A JPH0864816 A JP H0864816A
- Authority
- JP
- Japan
- Prior art keywords
- main
- cell
- current
- region
- current detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 電流検出セル内蔵絶縁ゲート型半導体装置
の、センス電圧の温度依存性を低減化する。 【構成】 ソース長を短くした複数の電流検出セルを主
電流セルと所定位置関係を有するように配列することに
より、実質的な電流検出セルと主電流側セルとの距離を
増大し、両者間の寄生コンダクタンスを低減する。
の、センス電圧の温度依存性を低減化する。 【構成】 ソース長を短くした複数の電流検出セルを主
電流セルと所定位置関係を有するように配列することに
より、実質的な電流検出セルと主電流側セルとの距離を
増大し、両者間の寄生コンダクタンスを低減する。
Description
【０００１】
【産業上の利用分野】本発明は半導体パワーデバイスに
関し、特に絶縁ゲートを介した電界効果を用いた半導体
素子が搭載されているチップと、同一チップ上に電流検
出素子を備えた半導体装置に関する。
関し、特に絶縁ゲートを介した電界効果を用いた半導体
素子が搭載されているチップと、同一チップ上に電流検
出素子を備えた半導体装置に関する。
【０００２】
【従来の技術】半導体パワーデバイスの高性能化・多機
能化は単にＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate B
ipolar Transistor ）といった単体デバイス自身だけの
開発だけでなく、これら主電流を制御するメインデバイ
スと同一チップ上に各種の補助デバイスを集積化するス
マートパワーＩＣ（Smart POWER IC）化の方向でも進め
られている。半導体パワーデバイスに対する過電流保護
対策は、従来は母線に検出抵抗または電流シャントを挿
入して行われていたのに対し、近年は、電流検出用素子
（セル）をオンチップ化することにより、検出のための
パワー損失、部品点数、検出回路の簡略化が可能となっ
てきている。図１０にＭＯＳＦＥＴの過電流保護回路の
一例を示す。図１０の破線内が電流検出セル内蔵のＭＯ
ＳＦＥＴである。図１０の回路において、電流検出のた
めのセンス抵抗ＲSENSE の電圧降下の電圧を基準電圧Ｖ
ref （ＤＣ）とコンパレータにより比較する。このコン
パレータの出力をディレイ回路を介し、ラッチ回路によ
りラッチする。たとえば過電流の値が素子定格の１．５
倍に達した瞬間、２０μｓ以内に遮断されＭＯＳＦＥＴ
を保護する。
能化は単にＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate B
ipolar Transistor ）といった単体デバイス自身だけの
開発だけでなく、これら主電流を制御するメインデバイ
スと同一チップ上に各種の補助デバイスを集積化するス
マートパワーＩＣ（Smart POWER IC）化の方向でも進め
られている。半導体パワーデバイスに対する過電流保護
対策は、従来は母線に検出抵抗または電流シャントを挿
入して行われていたのに対し、近年は、電流検出用素子
（セル）をオンチップ化することにより、検出のための
パワー損失、部品点数、検出回路の簡略化が可能となっ
てきている。図１０にＭＯＳＦＥＴの過電流保護回路の
一例を示す。図１０の破線内が電流検出セル内蔵のＭＯ
ＳＦＥＴである。図１０の回路において、電流検出のた
めのセンス抵抗ＲSENSE の電圧降下の電圧を基準電圧Ｖ
ref （ＤＣ）とコンパレータにより比較する。このコン
パレータの出力をディレイ回路を介し、ラッチ回路によ
りラッチする。たとえば過電流の値が素子定格の１．５
倍に達した瞬間、２０μｓ以内に遮断されＭＯＳＦＥＴ
を保護する。
【０００３】図１０の破線で示した電流検出セル内蔵Ｍ
ＯＳＦＥＴは主電流側と検出電流側とでユニットセル数
の比がＭ：１となるように並列接続された主電流側セル
ＱM（ＦＥＴMAIN）と電流検出セルＱS （ＦＥ
ＴSENSE ）とで構成され、主電流側セルと電流検出セル
との共通のドレイン端子Ｄ及びゲート端子Ｇと主電流側
ソース端子Ｓ、検出電流側ソース端子（センス端子）Ｓ
e とを有する。
ＯＳＦＥＴは主電流側と検出電流側とでユニットセル数
の比がＭ：１となるように並列接続された主電流側セル
ＱM（ＦＥＴMAIN）と電流検出セルＱS （ＦＥ
ＴSENSE ）とで構成され、主電流側セルと電流検出セル
との共通のドレイン端子Ｄ及びゲート端子Ｇと主電流側
ソース端子Ｓ、検出電流側ソース端子（センス端子）Ｓ
e とを有する。
【０００４】主電流側ソース端子Ｓと、電流検出セル側
センス端子Ｓe 間に検出抵抗（ＲSE NSE ）を接続し、抵
抗両端間の電圧降下（センス電圧ＶSENSE ）を測定する
ことにより負荷電流を検出することができる。
センス端子Ｓe 間に検出抵抗（ＲSE NSE ）を接続し、抵
抗両端間の電圧降下（センス電圧ＶSENSE ）を測定する
ことにより負荷電流を検出することができる。
【０００５】主電流側セルＱM と電流検出セルＱS を構
成するユニットセル構造はすべて同じ構造で同一チップ
上に形成されているため、主電流側セルに流れる電流Ｉ
MAINと電流検出セルに流れる電流ＩSENSE の比はそれぞ
れのセル数の比（センス比）に等しくなり、検出電流
（センス電流）ＩSENSE は、 ＩSENSE ＝（１／Ｍ）・ＩMAIN……（１） となり、検出抵抗ＲSENSE を接続すると、センス電圧Ｖ
SENSE は、
成するユニットセル構造はすべて同じ構造で同一チップ
上に形成されているため、主電流側セルに流れる電流Ｉ
MAINと電流検出セルに流れる電流ＩSENSE の比はそれぞ
れのセル数の比（センス比）に等しくなり、検出電流
（センス電流）ＩSENSE は、 ＩSENSE ＝（１／Ｍ）・ＩMAIN……（１） となり、検出抵抗ＲSENSE を接続すると、センス電圧Ｖ
SENSE は、
【数１】 ＶSENSE ＝ＲSENSE ・ＩSENSE ＝（ＲSENSE ・ＩMAIN）／Ｍ……（２） となるため、主電流に流れる電流ＩMAINは以下のように
なる。
なる。
【０００６】 ＩMAIN＝（ＶSENSE ・Ｍ）／ＲSENSE ……（３） ＭＯＳＦＥＴは、図１１に代表されるようなユニットセ
ル断面構造を有するトランジスタである。図１１におい
て第１主電極領域であるｎ+ ドレイン領域１の上に低不
純物密度の高抵抗ｎ- ドリフト領域２が形成されてい
る。ｎ- ドリフト領域２の表面に、その表面が露出する
ようにｐ型ベース領域３が形成されている。更に、この
ｐ型ベース領域３中にその表面が露出するように第２主
電極領域であるｎ+ ソース領域４を形成する。そして、
ｐ型ベース領域３の表面にはＳｉＯ2 などの薄いゲート
絶縁膜５を介してポリシリコンゲート電極６が設けられ
ている。このゲート電極６は、ｐ型ベース領域を跨ぎ、
ｎ- ドリフト領域２からｎ+ソース領域４に達するよう
に配置されている。ｎ+ ソース領域４とｐ型ベース領域
３とを表面で短絡するように金属ソース電極７が設けら
れ、ポリシリコンゲート電極６に接続して金属ゲート
８、ｎ+ ドレイン領域１に接続して金属ドレイン電極９
がそれぞれ設けられている。図１１と重複する部分には
同一の符号を用いているが、図１２は従来の電流検出セ
ル内蔵ＭＯＳＦＥＴを説明する断面図である。主電流側
セルはｐ型ベース領域３の内部に形成されたｎ+ ソース
領域４、ｎ- 領域２の表面のゲート絶縁膜５、ゲート絶
縁膜５の上部のゲート電極６、ｎ-領域２の裏面に形成
されたｎ+ ドレイン領域１等から構成されている。ソー
ス電極９７、ｎ+ ソース領域９４、ｐ型ベース領域９３
等から構成される電流検出セル領域３０１は、主電流側
セル領域３０２と隣接している。主電流側セル領域３０
２、電流検出セル領域３０１のｐ型ベース領域３，９３
は等間隔で配置された構造となっている。主電流側セル
領域３０２のｐ型ベース領域３の上には、ｎ+ソース領
域４とｐ型ベース領域３とを表面で短絡するように金属
ソース電極７が形成されている。電流検出セル領域３０
１のｐ型ベース領域９３の上にはｎ+ ソース領域９４と
ｐ型ベース領域９３を表面で短絡するように金属ソース
電極９７が形成されている。主電流側セルのソース電極
７と電流検出セルのソース電極９７との間には外付けの
検出抵抗ＲSENSE が接続されている。
ル断面構造を有するトランジスタである。図１１におい
て第１主電極領域であるｎ+ ドレイン領域１の上に低不
純物密度の高抵抗ｎ- ドリフト領域２が形成されてい
る。ｎ- ドリフト領域２の表面に、その表面が露出する
ようにｐ型ベース領域３が形成されている。更に、この
ｐ型ベース領域３中にその表面が露出するように第２主
電極領域であるｎ+ ソース領域４を形成する。そして、
ｐ型ベース領域３の表面にはＳｉＯ2 などの薄いゲート
絶縁膜５を介してポリシリコンゲート電極６が設けられ
ている。このゲート電極６は、ｐ型ベース領域を跨ぎ、
ｎ- ドリフト領域２からｎ+ソース領域４に達するよう
に配置されている。ｎ+ ソース領域４とｐ型ベース領域
３とを表面で短絡するように金属ソース電極７が設けら
れ、ポリシリコンゲート電極６に接続して金属ゲート
８、ｎ+ ドレイン領域１に接続して金属ドレイン電極９
がそれぞれ設けられている。図１１と重複する部分には
同一の符号を用いているが、図１２は従来の電流検出セ
ル内蔵ＭＯＳＦＥＴを説明する断面図である。主電流側
セルはｐ型ベース領域３の内部に形成されたｎ+ ソース
領域４、ｎ- 領域２の表面のゲート絶縁膜５、ゲート絶
縁膜５の上部のゲート電極６、ｎ-領域２の裏面に形成
されたｎ+ ドレイン領域１等から構成されている。ソー
ス電極９７、ｎ+ ソース領域９４、ｐ型ベース領域９３
等から構成される電流検出セル領域３０１は、主電流側
セル領域３０２と隣接している。主電流側セル領域３０
２、電流検出セル領域３０１のｐ型ベース領域３，９３
は等間隔で配置された構造となっている。主電流側セル
領域３０２のｐ型ベース領域３の上には、ｎ+ソース領
域４とｐ型ベース領域３とを表面で短絡するように金属
ソース電極７が形成されている。電流検出セル領域３０
１のｐ型ベース領域９３の上にはｎ+ ソース領域９４と
ｐ型ベース領域９３を表面で短絡するように金属ソース
電極９７が形成されている。主電流側セルのソース電極
７と電流検出セルのソース電極９７との間には外付けの
検出抵抗ＲSENSE が接続されている。
【０００７】
【発明が解決しようとする課題】図１２に示した従来の
半導体装置は上記のように検出抵抗ＲSENSE 両端間のセ
ンス電圧（ＶSENSE ）を測定することにより主電流側を
流れる負荷電流を検出する事が出来るが、問題点として
は、このセンス電圧が温度により変化することが上げら
れる。センス電圧の主電流（ＩD ＝ＩMAIN＋ＩSENSE ）
に対する特性（ＶSENSE −ＩD 特性）の温度依存性を図
９に示す。図９からかるように、従来の電流検出セル内
蔵の半導体装置は温度が常温（２５℃）から高温（１２
５℃）へ上昇するにつれてセンス電圧が上昇する傾向を
示している。
半導体装置は上記のように検出抵抗ＲSENSE 両端間のセ
ンス電圧（ＶSENSE ）を測定することにより主電流側を
流れる負荷電流を検出する事が出来るが、問題点として
は、このセンス電圧が温度により変化することが上げら
れる。センス電圧の主電流（ＩD ＝ＩMAIN＋ＩSENSE ）
に対する特性（ＶSENSE −ＩD 特性）の温度依存性を図
９に示す。図９からかるように、従来の電流検出セル内
蔵の半導体装置は温度が常温（２５℃）から高温（１２
５℃）へ上昇するにつれてセンス電圧が上昇する傾向を
示している。
【０００８】この場合、検出抵抗ＲSENSE は外付けに接
続しており温度係数は低く検出抵抗ＲSENSE の温度特性
は殆ど無視できる。したがって図９のようにセンス電圧
が温度依存性を持つということは、主電流側セルに流れ
る電流ＩMAINと検出電流ＩSE NSE との電流比が温度によ
り変化していること、つまりセンス電流ＩSENSE が温度
と共に増加していることを示している。
続しており温度係数は低く検出抵抗ＲSENSE の温度特性
は殆ど無視できる。したがって図９のようにセンス電圧
が温度依存性を持つということは、主電流側セルに流れ
る電流ＩMAINと検出電流ＩSE NSE との電流比が温度によ
り変化していること、つまりセンス電流ＩSENSE が温度
と共に増加していることを示している。
【０００９】温度によりセンス電流ＩSENSE が増大する
のは、図１２に示すように主電流側ユニットセルと電流
検出側ユニットセルとが近接しており、また主電流側ユ
ニットセルと電流検出側ユニットセル間には寄生抵抗Ｒ
p が存在していることに起因する。Ｒp はｐ型ベース領
域３，９３の表面の反転層のＲc とｐ型ベース領域３，
９３間のｎ- ドリフト領域２の表面の抵抗ＲN - との直
列接続が主なるものと考えられる。
のは、図１２に示すように主電流側ユニットセルと電流
検出側ユニットセルとが近接しており、また主電流側ユ
ニットセルと電流検出側ユニットセル間には寄生抵抗Ｒ
p が存在していることに起因する。Ｒp はｐ型ベース領
域３，９３の表面の反転層のＲc とｐ型ベース領域３，
９３間のｎ- ドリフト領域２の表面の抵抗ＲN - との直
列接続が主なるものと考えられる。
【００１０】この寄生抵抗Ｒp がゲート抵抗ＲSENSE に
対し十分大きければ、センス電流ＩSENSE は検出抵抗Ｒ
SENSE を流れるため、寄生抵抗Ｒp の影響を無視する事
ができるが、そうでない場合には本来検出抵抗を流れる
べき電流が寄生抵抗にも流れることになる。つまり図１
２に示した従来の半導体装置では、主電流側ユニットセ
ルと電流検出セルとが近接しているため寄生抵抗を流れ
る電流が無視できないほどＲp の値が小さいという問題
があった。図９に示したセンス電圧の温度依存性は温度
が上昇するにつれてｎ- 層の抵抗が大きくなり、寄生抵
抗Ｒp が温度と共に増大することを示していると言え
る。
対し十分大きければ、センス電流ＩSENSE は検出抵抗Ｒ
SENSE を流れるため、寄生抵抗Ｒp の影響を無視する事
ができるが、そうでない場合には本来検出抵抗を流れる
べき電流が寄生抵抗にも流れることになる。つまり図１
２に示した従来の半導体装置では、主電流側ユニットセ
ルと電流検出セルとが近接しているため寄生抵抗を流れ
る電流が無視できないほどＲp の値が小さいという問題
があった。図９に示したセンス電圧の温度依存性は温度
が上昇するにつれてｎ- 層の抵抗が大きくなり、寄生抵
抗Ｒp が温度と共に増大することを示していると言え
る。
【００１１】寄生抵抗Ｒp を考慮すると式（２）は
【数２】 と表わされ、Ｒp ≫ＲSENSE の場合式（４）式（３）と
等しくなる。
等しくなる。
【００１２】すなわち低温領域（Ｔj ＝２５℃）では寄
生抵抗に流れていた電流成分が、温度上昇（Ｔj ＝１２
５℃）により検出抵抗を流れるようになりセンス電圧が
図９のように増大することとなるのである。
生抵抗に流れていた電流成分が、温度上昇（Ｔj ＝１２
５℃）により検出抵抗を流れるようになりセンス電圧が
図９のように増大することとなるのである。
【００１３】従って、従来の電流検出セル内蔵のＭＯＳ
ＦＥＴにおいてセンス電圧を利用して電流検出回路を構
成する場合、センス電圧の温度特性を考慮にいれて、回
路を構成する必要があるという欠点があった。
ＦＥＴにおいてセンス電圧を利用して電流検出回路を構
成する場合、センス電圧の温度特性を考慮にいれて、回
路を構成する必要があるという欠点があった。
【００１４】この問題は図１１，１２に示したＭＯＳＦ
ＥＴだけでなく、ＵＭＯＳ等の他ＭＯＳＦＥＴおよびＩ
ＧＢＴ（Insulated Gate Bipolar Transistor ），ＭＣ
Ｔ（MOS Controlled Thyristor）、あるいはＥＳＴ（Em
itter Switched Thyristor）等の種々の絶縁ゲート構造
を有する各種半導体パワーデバイスに電流検出セルを内
蔵した場合における共通の問題点であった。特に寄生抵
抗は高速・低オン電圧用にセルパターンを微細化する
と、セル間隔が狭くなるので必然的に寄生抵抗値が大き
くなり、このことが間接的に電流検出セルの内蔵半導体
装置の微細化、高速・低オン電圧化の障害となってい
た。
ＥＴだけでなく、ＵＭＯＳ等の他ＭＯＳＦＥＴおよびＩ
ＧＢＴ（Insulated Gate Bipolar Transistor ），ＭＣ
Ｔ（MOS Controlled Thyristor）、あるいはＥＳＴ（Em
itter Switched Thyristor）等の種々の絶縁ゲート構造
を有する各種半導体パワーデバイスに電流検出セルを内
蔵した場合における共通の問題点であった。特に寄生抵
抗は高速・低オン電圧用にセルパターンを微細化する
と、セル間隔が狭くなるので必然的に寄生抵抗値が大き
くなり、このことが間接的に電流検出セルの内蔵半導体
装置の微細化、高速・低オン電圧化の障害となってい
た。
【００１５】本発明の目的は、前記のような問題点を解
決するために、センス電圧の温度依存性が押えられた半
導体装置を提供することにある。
決するために、センス電圧の温度依存性が押えられた半
導体装置を提供することにある。
【００１６】本発明の別の目的はデッドスペース等の増
大や、工程の複雑化を伴うことなく、電流検出セルと主
電流セルとの間の寄生コンダクタンスを低減し、センス
電圧の温度依存性を低減化することである。
大や、工程の複雑化を伴うことなく、電流検出セルと主
電流セルとの間の寄生コンダクタンスを低減し、センス
電圧の温度依存性を低減化することである。
【００１７】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１および図２に示すよう
に、第１の主電極領域（４，９４）および第２の主電極
領域（１）と、該第１および第２の主電極領域間を流れ
る電流を制御する絶縁ゲート電極（６）とを少なく共有
する複数個の主電流側ユニットセル（主電流側セル３，
４）および電流検出側ユニットセル（電流検出セル９３
１，９３２，９３３，９４）とを同一半導体基板（２）
上に形成した電流検出セル内蔵ＭＯＳＦＥＴやＩＧＢＴ
等の半導体装置において、電流検出セルを複数個（ｎ
個）設け、主電流側セルから次第に遠ざかるように並列
配置したことである。
に、本発明の第１の特徴は、図１および図２に示すよう
に、第１の主電極領域（４，９４）および第２の主電極
領域（１）と、該第１および第２の主電極領域間を流れ
る電流を制御する絶縁ゲート電極（６）とを少なく共有
する複数個の主電流側ユニットセル（主電流側セル３，
４）および電流検出側ユニットセル（電流検出セル９３
１，９３２，９３３，９４）とを同一半導体基板（２）
上に形成した電流検出セル内蔵ＭＯＳＦＥＴやＩＧＢＴ
等の半導体装置において、電流検出セルを複数個（ｎ
個）設け、主電流側セルから次第に遠ざかるように並列
配置したことである。
【００１８】この複数の電流検出セルのそれぞれの長手
方向に測った第１の電極領域の長さ（以下第１主電極長
という）（ｌ1 ，ｌ2 ，ｌ3 ，……）を、主電流側セル
の第１主電極長ｌ0 よりも短くし、かつｌ0 ＝ｌ1 ＋ｌ
2 ＋ｌ3 ＋……＋ｌn （ｎ≧２）としたことである。第
１の主電極領域とはＭＯＳＦＥＴではソース領域、ＩＧ
ＢＴではエミッタ領域等に相当し、第２の主電極領域と
はドレイン領域や、コレクタ領域等に相当する。したが
って、第１主電極長とは、ソース長あるいはエミッタ長
ということになる、主電流側セルと電流検出セルは同一
の繰り返しピッチ、すなわち等間隔で同一方向に配列さ
れた部分を少なくとも具備している。
方向に測った第１の電極領域の長さ（以下第１主電極長
という）（ｌ1 ，ｌ2 ，ｌ3 ，……）を、主電流側セル
の第１主電極長ｌ0 よりも短くし、かつｌ0 ＝ｌ1 ＋ｌ
2 ＋ｌ3 ＋……＋ｌn （ｎ≧２）としたことである。第
１の主電極領域とはＭＯＳＦＥＴではソース領域、ＩＧ
ＢＴではエミッタ領域等に相当し、第２の主電極領域と
はドレイン領域や、コレクタ領域等に相当する。したが
って、第１主電極長とは、ソース長あるいはエミッタ長
ということになる、主電流側セルと電流検出セルは同一
の繰り返しピッチ、すなわち等間隔で同一方向に配列さ
れた部分を少なくとも具備している。
【００１９】本発明の第２特徴は、図１に示すように複
数個の電流検出セルのそれぞれの第１主電極長を ｌ1 ＜ｌ2 ＜ｌ3 ＜……＜ｌn とし（ｎ≧２）、第１主電極長が長い前記電流検出セル
を第１主電極長が短い電流検出セルよりも、前記主電流
側セルよりも遠ざけて構成していることである。
数個の電流検出セルのそれぞれの第１主電極長を ｌ1 ＜ｌ2 ＜ｌ3 ＜……＜ｌn とし（ｎ≧２）、第１主電極長が長い前記電流検出セル
を第１主電極長が短い電流検出セルよりも、前記主電流
側セルよりも遠ざけて構成していることである。
【００２０】本発明の第３の特徴は、図４示すような電
流検出セル内蔵の半導体装置において、主電流側セル
（３，４）の長手の方向と、電流検出セル（９３９，９
４，９７）の長手の方向が直交するように構成されてい
ることである。
流検出セル内蔵の半導体装置において、主電流側セル
（３，４）の長手の方向と、電流検出セル（９３９，９
４，９７）の長手の方向が直交するように構成されてい
ることである。
【００２１】本発明の第４の特徴は、図５に示すように
電流検出セル（９３８，９４，９７）の主電極長ｌ
1 が、前記複数の主電流側セル（３，４）の長手方向と
は直交する方向に測った、前記複数の主電流側セルの全
体が占める幅、すなわち各主電流側セルの幅の総和以内
に納まるべく、前記主電流側セルの長手方向の一方の端
部近傍に電流検出セルが配置された電流検出セル内蔵の
半導体装置であることである。
電流検出セル（９３８，９４，９７）の主電極長ｌ
1 が、前記複数の主電流側セル（３，４）の長手方向と
は直交する方向に測った、前記複数の主電流側セルの全
体が占める幅、すなわち各主電流側セルの幅の総和以内
に納まるべく、前記主電流側セルの長手方向の一方の端
部近傍に電流検出セルが配置された電流検出セル内蔵の
半導体装置であることである。
【００２２】本発明の第５の特徴は、図６に示すように
主電流側セル（３）と電流検出セル（９３７）の間にボ
ンディングパッド（９６）を配置した電流検出セル内蔵
の半導体装置であることである。
主電流側セル（３）と電流検出セル（９３７）の間にボ
ンディングパッド（９６）を配置した電流検出セル内蔵
の半導体装置であることである。
【００２３】本発明の第６の特徴は、図７に示すように
ボンディングパッド（９６）の下部の半導体基板（２
２）の表面に、少数キャリア抜き用の高不純物密度半導
体領域（８３）を設け、主電流側セルの第１の主電極
（７７）に接続した構造を具備する電流検出セル内蔵半
導体装置であることである。
ボンディングパッド（９６）の下部の半導体基板（２
２）の表面に、少数キャリア抜き用の高不純物密度半導
体領域（８３）を設け、主電流側セルの第１の主電極
（７７）に接続した構造を具備する電流検出セル内蔵半
導体装置であることである。
【００２４】
【作用】本発明の第１の特徴によれば主電流側セルと電
流検出セルとの実効的な距離が増大し、主電流側セルと
電流検出セルとの間の寄生コンダクタンス（Ｇp ＝１／
Ｒp ）が低減するので図８に示すようにセンス電圧（Ｖ
SENSE ）の主電流（ＩD）に対する特性は温度依存性を
示さなくなる。
流検出セルとの実効的な距離が増大し、主電流側セルと
電流検出セルとの間の寄生コンダクタンス（Ｇp ＝１／
Ｒp ）が低減するので図８に示すようにセンス電圧（Ｖ
SENSE ）の主電流（ＩD）に対する特性は温度依存性を
示さなくなる。
【００２５】本発明の第２の特徴によれば電流検出セル
の第１主電極長ｌ1 ，ｌ2 ，ｌ3 ，……ｌn-1 ，ｌ
n （ｎ≧２）を主電流側セルから離れるにしたがいｌ1
＜ｌ2 ＜ｌ3 ＜……ｌn-1 ＜ｌn と大きくしているの
で、主電流側セルと電流検出セルとの実効的な距離を増
大しつつ、電流検出セルの占める実効的な面積の増大も
抑制している。
の第１主電極長ｌ1 ，ｌ2 ，ｌ3 ，……ｌn-1 ，ｌ
n （ｎ≧２）を主電流側セルから離れるにしたがいｌ1
＜ｌ2 ＜ｌ3 ＜……ｌn-1 ＜ｌn と大きくしているの
で、主電流側セルと電流検出セルとの実効的な距離を増
大しつつ、電流検出セルの占める実効的な面積の増大も
抑制している。
【００２６】本発明の第３の特徴によれば、主電流側セ
ルと電流検出セルとを直交させることにより両者の端部
のみが接近し、全体としては実効的な両者の距離を増大
させることができるので寄生コンダクタンスが低減し、
センス電圧（ＶSENSE ）の温度依存性が小さくなる。
ルと電流検出セルとを直交させることにより両者の端部
のみが接近し、全体としては実効的な両者の距離を増大
させることができるので寄生コンダクタンスが低減し、
センス電圧（ＶSENSE ）の温度依存性が小さくなる。
【００２７】本発明の第４の特徴によれば、デッドスペ
ースを発生しないで電流検出セルと主電流側セルとの実
効的な距離を増大し寄生コンダクタンスを低減できる。
ースを発生しないで電流検出セルと主電流側セルとの実
効的な距離を増大し寄生コンダクタンスを低減できる。
【００２８】本発明の第８および第６の特徴によれば、
電流検出セルと主電流側セルとの距離はボンディングパ
ッド分だけ離れるので、寄生コンダクタンスは低減し、
しかも面積効率の低下もない。
電流検出セルと主電流側セルとの距離はボンディングパ
ッド分だけ離れるので、寄生コンダクタンスは低減し、
しかも面積効率の低下もない。
【００２９】本発明の第６の特徴によれば、ボンディン
グパッド下部の高不純物密度領域を介して、ターンオフ
時の少数キャリアを引き抜くことができるので、ボンデ
ィングパッド下部の少数キャリアが電流検出セルに集中
することによるいわゆる転流ｄｖ／ｄｔ破壊を発生する
こともなく安定に動作し、しかもセンス電圧の温度依存
性は低減できる。
グパッド下部の高不純物密度領域を介して、ターンオフ
時の少数キャリアを引き抜くことができるので、ボンデ
ィングパッド下部の少数キャリアが電流検出セルに集中
することによるいわゆる転流ｄｖ／ｄｔ破壊を発生する
こともなく安定に動作し、しかもセンス電圧の温度依存
性は低減できる。
【００３０】
【実施例】図１および図２に本発明の第１の実施例に係
る電流検出セル内蔵ＭＯＳＦＥＴを示す。従来技術の説
明に用いた図１１，１２と重複する部分には同一の符号
を用いている。図１は平面図で、図２は図１のＡ−Ａ′
方向の断面図である。図２のｎ- ドリフト領域２内に
は、その表面側から所定の拡散深さで主電流側セルＱM
と電流検出セルＱS のｐ型ベース領域３，９３１，９３
２，９３３がそれぞれ形成されている。夫々の領域内に
は、その表面から所定の拡散深さまで主電流側セルのｎ
+ ソース領域４および電流検出セルのソース領域９４が
形成されている。図１の平面図から理解されるように電
流検出セルのソース長ｌ1 ，ｌ2 ，ｌ3は主電流側セル
のユニットセルのソース長ｌ0 よりも短く構成され
る電流検出セル内蔵ＭＯＳＦＥＴを示す。従来技術の説
明に用いた図１１，１２と重複する部分には同一の符号
を用いている。図１は平面図で、図２は図１のＡ−Ａ′
方向の断面図である。図２のｎ- ドリフト領域２内に
は、その表面側から所定の拡散深さで主電流側セルＱM
と電流検出セルＱS のｐ型ベース領域３，９３１，９３
２，９３３がそれぞれ形成されている。夫々の領域内に
は、その表面から所定の拡散深さまで主電流側セルのｎ
+ ソース領域４および電流検出セルのソース領域９４が
形成されている。図１の平面図から理解されるように電
流検出セルのソース長ｌ1 ，ｌ2 ，ｌ3は主電流側セル
のユニットセルのソース長ｌ0 よりも短く構成され
【数３】 となっている。ｐ型ベース領域間のｎ- ドリフト領域２
の表面には、夫々のｐ型ベース領域３，９３１，９３
２，９３３にまたがるようにしてゲート絶縁膜５を介し
てゲート電極６が形成されている。ゲート電極６は例え
ば不純物を添加したドーブドポリシリコン又はＷ，Ｍ
ｏ，ＷＳｉX 等により形成されている。この上にＰＳＣ
等の層間絶縁膜５１が堆積されその上部に電極７、セン
ス電極９７接続用の開口（コンタクトホール）を介して
ソース電極、センス電極９７が形成されている。
の表面には、夫々のｐ型ベース領域３，９３１，９３
２，９３３にまたがるようにしてゲート絶縁膜５を介し
てゲート電極６が形成されている。ゲート電極６は例え
ば不純物を添加したドーブドポリシリコン又はＷ，Ｍ
ｏ，ＷＳｉX 等により形成されている。この上にＰＳＣ
等の層間絶縁膜５１が堆積されその上部に電極７、セン
ス電極９７接続用の開口（コンタクトホール）を介して
ソース電極、センス電極９７が形成されている。
【００３１】図１および図２に示したように配列するこ
とにより、ゲートオン（導通）状態で主電流側セルに比
べ、電流検出セルに至るそれぞれの電流路の幅は小さ
く、さらに主電流側セルのｐ型ベース領域３に隣接した
電流検出セルのｐ型ベース領域９３１の次に位置する電
流検出セルのｐ型ベース領域９３２，９３３，……まで
の距離は、次第に長くなるので、主電流側セルと電流検
出セル間の寄生抵抗Ｒpが次第に増大する。したがっ
て、温度変化によるＲp の値の変化が、センス電圧に影
響を与えないレベルになる。またソース長ｌ0 ＝Σｌi
としているのでセンス比Ｍ：１に等しい正確な電流が検
出できる。
とにより、ゲートオン（導通）状態で主電流側セルに比
べ、電流検出セルに至るそれぞれの電流路の幅は小さ
く、さらに主電流側セルのｐ型ベース領域３に隣接した
電流検出セルのｐ型ベース領域９３１の次に位置する電
流検出セルのｐ型ベース領域９３２，９３３，……まで
の距離は、次第に長くなるので、主電流側セルと電流検
出セル間の寄生抵抗Ｒpが次第に増大する。したがっ
て、温度変化によるＲp の値の変化が、センス電圧に影
響を与えないレベルになる。またソース長ｌ0 ＝Σｌi
としているのでセンス比Ｍ：１に等しい正確な電流が検
出できる。
【００３２】図１では電流検出セルのソース長ｌ1 ＝ｌ
2 ＝ｌ3 ＝……＝ｌn としているので、ｌ0 ／ｌ1 の比
（ソース長比）を大きくすれば、大きくするほど寄生コ
ンダクタンス（Ｇp ＝１／Ｒp ）が減少することになる
が、電流検出セル占有面積が横方向に拡がり、主電流側
セルの占有面積が損失する欠点がある。図１の右下の部
分はデッドスペースとなり、実効的な主電流側セルの占
有面積が減少したことと等価になるからである。図３は
この点を考慮した本発明の第２の実施例に係る電流検出
セル内蔵ＭＯＳＦＥＴの平面図示する。図３で電流検出
セルのソース長ｌ1 ＜ｌ2 ＜ｌ3 とすることにより、電
流検出セルの個数を減少させ、電流検出セルの実効的な
占有面積を減少し、面積効率を改善している。最も主電
流側セルに近いｐ型ベース領域９３１中のｎ+ ソース領
域９４のソース長ｌ1 を一番短くしている。すなわち単
位ソース長当りのＧp の最も大きなセルのソース長が最
も短いので、全体としてＧp が小さくなる。たとえばｌ
2 ＝２ｌ1 ，ｌ3 ＝２ｌ2，およびｌ0 ＝ｌ1 ＋ｌ2 ＋
ｌ3 ＝７ｌ1 とすればＧp はｌ1 ＝ｌ0 の場合に比し、
１／４程度になる。図１の場合はＧp を１／４とするた
めには電流検出セルは４個以上必要となるので、実効的
な電流検出セルの占有面積当りのＧp の低減効果は第２
の実施例の方が大きくなる利点を有する。
2 ＝ｌ3 ＝……＝ｌn としているので、ｌ0 ／ｌ1 の比
（ソース長比）を大きくすれば、大きくするほど寄生コ
ンダクタンス（Ｇp ＝１／Ｒp ）が減少することになる
が、電流検出セル占有面積が横方向に拡がり、主電流側
セルの占有面積が損失する欠点がある。図１の右下の部
分はデッドスペースとなり、実効的な主電流側セルの占
有面積が減少したことと等価になるからである。図３は
この点を考慮した本発明の第２の実施例に係る電流検出
セル内蔵ＭＯＳＦＥＴの平面図示する。図３で電流検出
セルのソース長ｌ1 ＜ｌ2 ＜ｌ3 とすることにより、電
流検出セルの個数を減少させ、電流検出セルの実効的な
占有面積を減少し、面積効率を改善している。最も主電
流側セルに近いｐ型ベース領域９３１中のｎ+ ソース領
域９４のソース長ｌ1 を一番短くしている。すなわち単
位ソース長当りのＧp の最も大きなセルのソース長が最
も短いので、全体としてＧp が小さくなる。たとえばｌ
2 ＝２ｌ1 ，ｌ3 ＝２ｌ2，およびｌ0 ＝ｌ1 ＋ｌ2 ＋
ｌ3 ＝７ｌ1 とすればＧp はｌ1 ＝ｌ0 の場合に比し、
１／４程度になる。図１の場合はＧp を１／４とするた
めには電流検出セルは４個以上必要となるので、実効的
な電流検出セルの占有面積当りのＧp の低減効果は第２
の実施例の方が大きくなる利点を有する。
【００３３】第１および第２実施例では電流検出セルの
個数を増せば、それだけＧp の値は小さくなる。この場
合、ソースの長手方向の端部の電界が集中しやすい部分
のＧp に寄与する効果が相対的に大きくなってくる。し
たがって図１，図３において電流検出セルのソース端部
の寸法ｌ01，ｌ02，ｌ03は、主電流側のソース端部の寸
法ｌ00よりも大きくし、ソース端部の効果を抑制してい
る。図１，図３ではｌ01＝ｌ02＝ｌ03≒２ｌ00としてい
る。
個数を増せば、それだけＧp の値は小さくなる。この場
合、ソースの長手方向の端部の電界が集中しやすい部分
のＧp に寄与する効果が相対的に大きくなってくる。し
たがって図１，図３において電流検出セルのソース端部
の寸法ｌ01，ｌ02，ｌ03は、主電流側のソース端部の寸
法ｌ00よりも大きくし、ソース端部の効果を抑制してい
る。図１，図３ではｌ01＝ｌ02＝ｌ03≒２ｌ00としてい
る。
【００３４】図４は本発明の第３の実施例に係る電流検
出セル内蔵ＭＯＳＦＥＴの平面図を示す。図４では電流
検出セルのｎ+ ソース領域９４はｐ型ベース領域９３９
の内部にストライプ形状に形成されているが、主電流側
セルのｎ+ ソース領域４の長手の方向と、電流検出セル
のｎ+ ソース領域９４の長手の方向とは直交している。
このように構成することにより、寄生抵抗の最も小さい
のは相互の距離が最も近い部分のＲPNであり、電流検出
セルのｎ+ ソース領域８９４が主電流側セルから離れる
に従い、寄生抵抗ＲPFは大きくなっている。つまりＲPN
＜ＲPFであり、ｎ+ ソース長が長ければ、主電流側セル
から最も遠い電流検出セルの端部の寄生コンダクタンス
への寄与成分はほとんど無視できる。図４においても主
電流側セルに近い方のソース端末部の寸法ｌ01は主電流
側セルの対応する部分の寸法ｌ00より大きく、たとえば
ｌ01≒２ｌ00として最も電界の集中する部分の寄生コン
ダクタンスを抑制している。図４で右上の部分がデッド
スペースになるが、この場合は、後述の図６のように電
流検出セルのソース電極ボンディングパッド９６等を配
置すればデッドスペースは解消する。
出セル内蔵ＭＯＳＦＥＴの平面図を示す。図４では電流
検出セルのｎ+ ソース領域９４はｐ型ベース領域９３９
の内部にストライプ形状に形成されているが、主電流側
セルのｎ+ ソース領域４の長手の方向と、電流検出セル
のｎ+ ソース領域９４の長手の方向とは直交している。
このように構成することにより、寄生抵抗の最も小さい
のは相互の距離が最も近い部分のＲPNであり、電流検出
セルのｎ+ ソース領域８９４が主電流側セルから離れる
に従い、寄生抵抗ＲPFは大きくなっている。つまりＲPN
＜ＲPFであり、ｎ+ ソース長が長ければ、主電流側セル
から最も遠い電流検出セルの端部の寄生コンダクタンス
への寄与成分はほとんど無視できる。図４においても主
電流側セルに近い方のソース端末部の寸法ｌ01は主電流
側セルの対応する部分の寸法ｌ00より大きく、たとえば
ｌ01≒２ｌ00として最も電界の集中する部分の寄生コン
ダクタンスを抑制している。図４で右上の部分がデッド
スペースになるが、この場合は、後述の図６のように電
流検出セルのソース電極ボンディングパッド９６等を配
置すればデッドスペースは解消する。
【００３５】図５は本発明の第４の実施例に係る電流検
出セル内蔵ＭＯＳＦＥＴの平面図である。図４の右上部
分のデッドスペース解消の他の方法として、電流検出セ
ルのｐ型ベース領域９３８を主電流側セルのｐ型ベース
領域３と直交方向に配置し、かつ主電流セルの並列配置
領域の下部にそのｎ+ ソース領域９４のソース長ｌ1が
全部納まるように配置した場合である。図５の配置は、
図４に比すれば寄生コンダクタンスＧp は大きいが、図
１２，１３に示した従来技術に比すれば、はるかにＧp
は小さくなり、しかもデッドスペースはほとんどない。
出セル内蔵ＭＯＳＦＥＴの平面図である。図４の右上部
分のデッドスペース解消の他の方法として、電流検出セ
ルのｐ型ベース領域９３８を主電流側セルのｐ型ベース
領域３と直交方向に配置し、かつ主電流セルの並列配置
領域の下部にそのｎ+ ソース領域９４のソース長ｌ1が
全部納まるように配置した場合である。図５の配置は、
図４に比すれば寄生コンダクタンスＧp は大きいが、図
１２，１３に示した従来技術に比すれば、はるかにＧp
は小さくなり、しかもデッドスペースはほとんどない。
【００３６】図６は本発明の第５の実施例に係る電流検
出セル内蔵ＩＧＢＴの平面図で、図７は図６のＣ−Ｃ′
方向の断面図である。ＩＧＢＴは、上部にＭＯＳＦＥＴ
構造、下部にバイポーラトランジスタ構造を備えた複合
構造ととらえることができる。あるいは図２のｎ+ ドレ
イン領域１を図７ではｐ+ コレクタ領域１９と置き換え
た構造ともとらえることができる。図７において第１主
電極領域であるｐ型コレクタ領域１９の上にｎ- ベース
領域２２が形成されている。ｎ- ベース領域２２の表面
に、その表面が露出するように主電流側ユニットセルの
ｐ型ベース領域３および電流検出セルのｐ型ベース領域
９３７が形成されている。更に、図６，７では省略して
いるが、この主電流側ユニットセルのｐ型ベース領域３
中にその表面が露出するように第２主電極領域であるｎ
+ エミッタ領域４４を形成されている。同様に図上では
省略しているが、電流検出セルのｐ型ベース領域９３７
の中にはｎ+ エミッタ領域９５が形成されている。図２
のｎ+ ソース領域４，９４が図７におけるｎ+ エミッタ
領域４４，９５に対応するので参考にされたい。そし
て、それぞれのｐ型ベース領域３，９３の表面にはＳｉ
Ｏ2 など薄い絶縁膜５を介してポリシリコンゲート電極
６が設けられている。このゲート電極６は、ｐ型ベース
領域３，９３を跨ぎ、ｎ- ベース領域２２からｎ+ エミ
ッタ領域４４，９５に達するように配置されている。ｎ
+ エミッタ領域４４とｐ型ベース領域３とを表面で短絡
するように主電流側ユニットセルの金属エミッタ電極７
７が設けられ、ｎ+ エミッタ領域９５には電流検出セル
の電極９８が接続され、さらにボンディングパッド９６
へ接続されている。ｐ型コレクタ領域１９に接続して金
属コレクタ電極９９が設けられている。図７のボンディ
ングパッド９６の下部のｐ型領域８３は、ターンオフ時
にボンディングパッド下部のホールをコンタクトホール
８１を介して金属エミッタ電極７に引き抜くためのもの
である。すなわち、ターンオフ時にボンディングパッド
下部のホールが、電流検出セルのｐ型ベース領域９３７
に集中して、電流検出セルが転流ｄｖ／ｄｔ破壊するの
を防止している。図６の右上にはゲートのボンディング
パッド６１が示されている。本発明の第５の実施例によ
れば主電流側ユニットセルと電流検出セルとはボンディ
ングパッドの寸法分だけ、たとえば２００μｍあるいは
３００μｍといったかなり大きな距離分だけ離れること
になるので寄生コンダクタンスは極めて小さくなる。し
かも、図６から明らかなようにデッドスペースはなく、
面積効率が高くなる。したがって単位チップ面積当りの
オン抵抗も低減する。高耐圧が必要な場合はｎ-ベース
領域の下部、あるいはｎ- ベース領域とｐ+ コレクタ領
域１９との界面近傍にｎ+ バッファ層を設けてもよい。
出セル内蔵ＩＧＢＴの平面図で、図７は図６のＣ−Ｃ′
方向の断面図である。ＩＧＢＴは、上部にＭＯＳＦＥＴ
構造、下部にバイポーラトランジスタ構造を備えた複合
構造ととらえることができる。あるいは図２のｎ+ ドレ
イン領域１を図７ではｐ+ コレクタ領域１９と置き換え
た構造ともとらえることができる。図７において第１主
電極領域であるｐ型コレクタ領域１９の上にｎ- ベース
領域２２が形成されている。ｎ- ベース領域２２の表面
に、その表面が露出するように主電流側ユニットセルの
ｐ型ベース領域３および電流検出セルのｐ型ベース領域
９３７が形成されている。更に、図６，７では省略して
いるが、この主電流側ユニットセルのｐ型ベース領域３
中にその表面が露出するように第２主電極領域であるｎ
+ エミッタ領域４４を形成されている。同様に図上では
省略しているが、電流検出セルのｐ型ベース領域９３７
の中にはｎ+ エミッタ領域９５が形成されている。図２
のｎ+ ソース領域４，９４が図７におけるｎ+ エミッタ
領域４４，９５に対応するので参考にされたい。そし
て、それぞれのｐ型ベース領域３，９３の表面にはＳｉ
Ｏ2 など薄い絶縁膜５を介してポリシリコンゲート電極
６が設けられている。このゲート電極６は、ｐ型ベース
領域３，９３を跨ぎ、ｎ- ベース領域２２からｎ+ エミ
ッタ領域４４，９５に達するように配置されている。ｎ
+ エミッタ領域４４とｐ型ベース領域３とを表面で短絡
するように主電流側ユニットセルの金属エミッタ電極７
７が設けられ、ｎ+ エミッタ領域９５には電流検出セル
の電極９８が接続され、さらにボンディングパッド９６
へ接続されている。ｐ型コレクタ領域１９に接続して金
属コレクタ電極９９が設けられている。図７のボンディ
ングパッド９６の下部のｐ型領域８３は、ターンオフ時
にボンディングパッド下部のホールをコンタクトホール
８１を介して金属エミッタ電極７に引き抜くためのもの
である。すなわち、ターンオフ時にボンディングパッド
下部のホールが、電流検出セルのｐ型ベース領域９３７
に集中して、電流検出セルが転流ｄｖ／ｄｔ破壊するの
を防止している。図６の右上にはゲートのボンディング
パッド６１が示されている。本発明の第５の実施例によ
れば主電流側ユニットセルと電流検出セルとはボンディ
ングパッドの寸法分だけ、たとえば２００μｍあるいは
３００μｍといったかなり大きな距離分だけ離れること
になるので寄生コンダクタンスは極めて小さくなる。し
かも、図６から明らかなようにデッドスペースはなく、
面積効率が高くなる。したがって単位チップ面積当りの
オン抵抗も低減する。高耐圧が必要な場合はｎ-ベース
領域の下部、あるいはｎ- ベース領域とｐ+ コレクタ領
域１９との界面近傍にｎ+ バッファ層を設けてもよい。
【００３７】図１〜図５に示した本発明の第１〜第４の
実施例をＩＧＢＴに適用してもよく、本発明の第５の実
施例をＭＯＳＦＥＴに適用することも図７のｐ+ コレク
タ領域１９をｎ+ ドレイン領域１に置き換えることによ
り可能である。ＩＧＢＴは図７の構造に限るものでもな
くコレクタショート型ＩＢＧＴ、ショットキードレイン
コンタクトＩＧＢＴ等他の構造のものでもよい。
実施例をＩＧＢＴに適用してもよく、本発明の第５の実
施例をＭＯＳＦＥＴに適用することも図７のｐ+ コレク
タ領域１９をｎ+ ドレイン領域１に置き換えることによ
り可能である。ＩＧＢＴは図７の構造に限るものでもな
くコレクタショート型ＩＢＧＴ、ショットキードレイン
コンタクトＩＧＢＴ等他の構造のものでもよい。
【００３８】本発明はＭＯＳＦＥＴ、ＩＧＢＴ以外の他
の絶縁ゲート型半導体装置、たとえばＥＳＴ，ＭＣＴ，
ＭＯＳ−ＳＩＴ（Static Induction Transistor ）等に
も適用できる。第１〜第５の実施例ではｎチャネル型で
説明したが、導電型を逆にしてｐチャネル型としてもよ
いことはもちろんである。またＳｉデバイスに限定する
必要はなく、ＳｉＣでパワーＭＯＳデバイスを構成すれ
ば、特に６００℃以上での高温においても動作可能とな
るので、温度依存性が小さい特性がより効果的に発揮さ
れる。またＡａＡｓ−ＧａＡｌＡｓヘテロ接合による絶
縁ゲート構造の半導体装置やＩｎＰの表面に形成したＳ
ｉＯ2 膜によるＭＯＳ型半導体装置等他の絶縁ゲート半
導体装置に適用できることはもちろんである。
の絶縁ゲート型半導体装置、たとえばＥＳＴ，ＭＣＴ，
ＭＯＳ−ＳＩＴ（Static Induction Transistor ）等に
も適用できる。第１〜第５の実施例ではｎチャネル型で
説明したが、導電型を逆にしてｐチャネル型としてもよ
いことはもちろんである。またＳｉデバイスに限定する
必要はなく、ＳｉＣでパワーＭＯＳデバイスを構成すれ
ば、特に６００℃以上での高温においても動作可能とな
るので、温度依存性が小さい特性がより効果的に発揮さ
れる。またＡａＡｓ−ＧａＡｌＡｓヘテロ接合による絶
縁ゲート構造の半導体装置やＩｎＰの表面に形成したＳ
ｉＯ2 膜によるＭＯＳ型半導体装置等他の絶縁ゲート半
導体装置に適用できることはもちろんである。
【００３９】
【発明の効果】以上のように本発明によれば電流検出セ
ルと主電流側セルとの相対的な配置を変更することによ
り、両者間の実質的な距離を増大し、寄生コンダクタン
スが低減できる。そのため、センス電圧の温度依存性が
押えられる。
ルと主電流側セルとの相対的な配置を変更することによ
り、両者間の実質的な距離を増大し、寄生コンダクタン
スが低減できる。そのため、センス電圧の温度依存性が
押えられる。
【００４０】本発明の第１の実施例によるセンス電圧
（ＶSENSE ）の主電流（ＩD ＝ＩMAIN×ＩSENSE ）に対
する温度２５℃と１２５℃における特性を図８に示す。
従来技術の特性（図９）と比して顕著に温度特性が改善
されていることがわかる。
（ＶSENSE ）の主電流（ＩD ＝ＩMAIN×ＩSENSE ）に対
する温度２５℃と１２５℃における特性を図８に示す。
従来技術の特性（図９）と比して顕著に温度特性が改善
されていることがわかる。
【００４１】また本発明によれば、有効チャネル面積を
ほとんど減少させないで寄生コンダクタンスを減少でき
るので、オン抵抗の小さく、しかもセンス電圧の温度依
存性の小さい半導体装置が実現できる。
ほとんど減少させないで寄生コンダクタンスを減少でき
るので、オン抵抗の小さく、しかもセンス電圧の温度依
存性の小さい半導体装置が実現できる。
【００４２】さらに、本発明によれば、寄生コンダクタ
ンス低減用のチャネルストップ領域の拡散工程、Ｕ溝形
成のためのエッチング、あるいは絶縁分離領域形成のた
めの酸化等の主電流側セルと電流検出セルとの間の分離
領域形成等の特別の工程を追加する必要もなく、寄生コ
ンダクタンスが低減できる利点がある。すなわち工程お
よび構造の複雑化を伴わずにセンス電圧の温度依存性が
低減できるので生産性が増大し、また構造の微細化が容
易となる。
ンス低減用のチャネルストップ領域の拡散工程、Ｕ溝形
成のためのエッチング、あるいは絶縁分離領域形成のた
めの酸化等の主電流側セルと電流検出セルとの間の分離
領域形成等の特別の工程を追加する必要もなく、寄生コ
ンダクタンスが低減できる利点がある。すなわち工程お
よび構造の複雑化を伴わずにセンス電圧の温度依存性が
低減できるので生産性が増大し、また構造の微細化が容
易となる。
【００４３】本発明による半導体装置は温度依存性を考
慮せずに回路設計が可能なため電源分野や自動車制御用
回路等の温度に対する条件の厳しい分野での回路構成が
容易となる。
慮せずに回路設計が可能なため電源分野や自動車制御用
回路等の温度に対する条件の厳しい分野での回路構成が
容易となる。
【図１】本発明の第１実施例に係る半導体装置（ｎチャ
ンネルＭＯＳＦＥＴ）の平面図。
ンネルＭＯＳＦＥＴ）の平面図。
【図２】図１のＡ−Ａ′方向の断面図。
【図３】本発明の第２実施例に係る半導体装置（ｎチャ
ンネルＭＯＳＦＥＴ）の平面図。
ンネルＭＯＳＦＥＴ）の平面図。
【図４】本発明の第３実施例に係る半導体装置（ｎチャ
ンネルＭＯＳＦＥＴ）の平面図。
ンネルＭＯＳＦＥＴ）の平面図。
【図５】本発明の第４実施例に係る半導体装置（ｎチャ
ンネルＭＯＳＦＥＴ）の平面図。
ンネルＭＯＳＦＥＴ）の平面図。
【図６】本発明の第５の実施例に係る半導体装置（ＩＧ
ＢＴ）の平面図。
ＢＴ）の平面図。
【図７】図５のＣ−Ｃ′方向の断面図。
【図８】本発明によるセンス電圧（ＶSENSE ）対主電流
（ＩD ）特性。
（ＩD ）特性。
【図９】従来技術によるセンス電圧（ＶSENSE ）対主電
流（ＩD ）特性。
流（ＩD ）特性。
【図１０】電流検出セル内蔵ＭＯＳＦＥＴの周辺回路を
含めた回路図。
含めた回路図。
【図１１】パワーＭＯＳＦＥＴの斜視図。
【図１２】従来の電流検出セル内蔵ＭＯＳＦＥＴの断面
図。
図。
【図１３】図１２の平面図。
３ 主電流側ユニットセルのｐ型ベース領域 ９３，９３１，９３２，９３３，９３７，９３８，３９
９ 電流検出セルのｐ型ベース領域 ４ 主電流側ユニットセルのｎ+ ソース領域 ９４ 電流検出セルのｎ+ ソース領域 １ ｎ+ ドレイン領域（第１主電極領域） ２ ｎ- ドリフト領域 ９ 金属ドレイン電極 ７ 主電流側ユニットセルの金属ソース電極 ９７ 電流検出セルの金属ソース電極 ５ ゲート絶縁膜 ６ ゲート電極 ６１ ゲートボンディングパッド １９ ｐ型コレクタ領域（第１主電極領域） ２２ ｎ- ベース領域 ７７ 主電流側セルの金属エミッタ電極 ９６ 電流検出セルエミッタボンディングパッド ９８ 電流検出セルのエミッタ電極 ９９ 金属コレクタ電極 ８１ パッド部ホール引き抜き用コンタクトホール ８３ ｐ型領域
９ 電流検出セルのｐ型ベース領域 ４ 主電流側ユニットセルのｎ+ ソース領域 ９４ 電流検出セルのｎ+ ソース領域 １ ｎ+ ドレイン領域（第１主電極領域） ２ ｎ- ドリフト領域 ９ 金属ドレイン電極 ７ 主電流側ユニットセルの金属ソース電極 ９７ 電流検出セルの金属ソース電極 ５ ゲート絶縁膜 ６ ゲート電極 ６１ ゲートボンディングパッド １９ ｐ型コレクタ領域（第１主電極領域） ２２ ｎ- ベース領域 ７７ 主電流側セルの金属エミッタ電極 ９６ 電流検出セルエミッタボンディングパッド ９８ 電流検出セルのエミッタ電極 ９９ 金属コレクタ電極 ８１ パッド部ホール引き抜き用コンタクトホール ８３ ｐ型領域
Claims (6)
- 【請求項１】 第１および第２の主電極領域と、該第１
および第２の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共具備する複数個の主電流側セル
および電流検出セルとを同一半導体基板上に形成した半
導体装置において、該電流検出セルを複数個（ｎ個）設
け、該複数の電流検出セルのそれぞれの長手方向に測っ
た第１の主電極領域の長さ（以下第１主電極長という）
（ｌ1，ｌ2 ，ｌ3 ，……，ｌn ）を、該主電流側セル
の第１主電極長ｌ0 よりも短くｌ0 ＝ｌ1 ＋ｌ2 ＋ｌ3
＋……＋ｌn （ｎ≧２）とし、かつ、主電流側セルの繰
り返しピッチと同一ピッチで主電流側セルから次第に遠
ざかるように配列したことを特徴とする絶縁ゲート型半
導体装置。 - 【請求項２】 前記複数個の電流検出セルのそれぞれの
第１主電極長を ｌ1 ＜ｌ2 ＜ｌ3 ＜……＜ｌn とし（ｎ≧２）、第１主電極長が長い前記電流検出セル
を第１主電極長が短い電流検出セルよりも、前記主電流
側セルよりも遠ざけたことを特徴する請求項１に記載の
絶縁ゲート型半導体装置。 - 【請求項３】 第１および第２の主電極領域と、該第１
および第２の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共具備する複数個の主電流側セル
および電流検出セルとを同一半導体基板上に形成した半
導体装置において、前記主電流側セルの長手の方向と、
前記電流検出セルの長手の方向とが直交するように配置
したことを特徴とする絶縁ゲート型半導体装置。 - 【請求項４】 前記電流検出セルの第１主電極長が、前
記複数の主電流側セルの長手方向と直交方向に測った、
前記複数の主電流側セルの全体の幅の寸法以内に納まる
べく、前記主電流側セルの長手方向の一方の端部近傍に
前記電流検出セルが配置されたことを特徴とする請求項
３に記載の絶縁ゲート型半導体装置。 - 【請求項５】 第１および第２の主電極領域と、該第１
および第２の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共具備する複数個の主電流側セル
および電流検出セルとを同一半導体基板上に形成した半
導体装置において、該主電流側セルと該電流検出セルと
の間に該電流検出セルのボンディングパッドを配置した
ことを特徴とする絶縁ゲート半導体装置。 - 【請求項６】 前記ボンディングパッド下部にターンオ
フ時に少数キャリアを引き抜くための高不純物密度半導
体領域を設け、該半導体領域を前記主電流側セルの第１
の主電極に接続したことを特徴とする請求項５に記載の
絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19930494A JP3393932B2 (ja) | 1994-08-24 | 1994-08-24 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19930494A JP3393932B2 (ja) | 1994-08-24 | 1994-08-24 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864816A true JPH0864816A (ja) | 1996-03-08 |
| JP3393932B2 JP3393932B2 (ja) | 2003-04-07 |
Family
ID=16405579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19930494A Expired - Fee Related JP3393932B2 (ja) | 1994-08-24 | 1994-08-24 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3393932B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351985A (ja) * | 2005-06-20 | 2006-12-28 | Toshiba Corp | 半導体装置 |
| JP2009117786A (ja) * | 2007-10-15 | 2009-05-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| WO2012002100A1 (ja) * | 2010-06-28 | 2012-01-05 | 日立オートモティブシステムズ株式会社 | 電流制御用半導体素子、およびそれを用いた制御装置 |
| DE112021007052B4 (de) | 2021-02-09 | 2024-10-02 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
-
1994
- 1994-08-24 JP JP19930494A patent/JP3393932B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351985A (ja) * | 2005-06-20 | 2006-12-28 | Toshiba Corp | 半導体装置 |
| JP2009117786A (ja) * | 2007-10-15 | 2009-05-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| WO2012002100A1 (ja) * | 2010-06-28 | 2012-01-05 | 日立オートモティブシステムズ株式会社 | 電流制御用半導体素子、およびそれを用いた制御装置 |
| JP2012009763A (ja) * | 2010-06-28 | 2012-01-12 | Hitachi Automotive Systems Ltd | 電流制御用半導体素子、およびそれを用いた制御装置 |
| US8653601B2 (en) | 2010-06-28 | 2014-02-18 | Hitachi Automotive Systems, Ltd. | Current control semiconductor element and control device using the same |
| DE112021007052B4 (de) | 2021-02-09 | 2024-10-02 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3393932B2 (ja) | 2003-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4129306B2 (ja) | 電界効果によって制御可能な縦形半導体デバイス及びその製造方法 | |
| KR100398532B1 (ko) | 절연 게이트 트랜지스터 | |
| US20200006495A1 (en) | Wide bandgap semiconductor device including transistor cells and compensation structure | |
| US9087829B2 (en) | Semiconductor arrangement | |
| EP0865085A1 (en) | Insulated gate bipolar transistor with high dynamic ruggedness | |
| JP2574267B2 (ja) | 絶縁ゲートトランジスタアレイ | |
| JPH07105496B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US7888733B2 (en) | Power semiconductor device | |
| JP3338185B2 (ja) | 半導体装置 | |
| EP0494597A1 (en) | Trench-gate power semiconductor device | |
| US10504891B2 (en) | Semiconductor device and a manufacturing method therefor | |
| CN110651369A (zh) | 半导体装置布局及其形成方法 | |
| US11394194B2 (en) | Semiconductor device with surge current protection | |
| US11848354B2 (en) | Diode structure of a power semiconductor device | |
| US10490656B2 (en) | Charge-compensation semiconductor device and a manufacturing method therefor | |
| JP3505220B2 (ja) | 絶縁ゲート型半導体装置 | |
| CN111668212B (zh) | 半导体装置 | |
| JP3393932B2 (ja) | 絶縁ゲート型半導体装置 | |
| US20220384577A1 (en) | Semiconductor device and method for designing thereof | |
| EP0691687B1 (en) | Vertical MOS semiconductor device | |
| JP4473837B2 (ja) | トランジスタ | |
| US20220406928A1 (en) | Semiconductor device with diode chain connected to gate metallization | |
| JPH07297387A (ja) | 横型半導体装置 | |
| KR20230155856A (ko) | 전력 반도체 소자 및 전력 반도체 칩 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20080131 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090131 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100131 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110131 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120131 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20130131 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130131 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20140131 |
|
| LAPS | Cancellation because of no payment of annual fees |