JPH0863440A - 並列処理装置 - Google Patents
並列処理装置Info
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- JPH0863440A JPH0863440A JP7113321A JP11332195A JPH0863440A JP H0863440 A JPH0863440 A JP H0863440A JP 7113321 A JP7113321 A JP 7113321A JP 11332195 A JP11332195 A JP 11332195A JP H0863440 A JPH0863440 A JP H0863440A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Abstract
(57)【要約】
【目的】 通信レジスタへのアクセス競合を解消する並
列処理装置を提供する。 【構成】 主記憶装置２と、複数の演算処理装置１と、
同期／排他制御に使用される複数の通信レジスタ５から
成る通信レジスタ部３と、これらを相互に接続する相互
結合網９とから構成されており、通信レジスタ部３は複
数の通信レジスタを等分に組分けした複数の通信レジス
タモジュール４から構成されており、各通信レジスタモ
ジュールはそれぞれ固有の接続パス１０により独立に相
互結合網９に接続されている。
列処理装置を提供する。 【構成】 主記憶装置２と、複数の演算処理装置１と、
同期／排他制御に使用される複数の通信レジスタ５から
成る通信レジスタ部３と、これらを相互に接続する相互
結合網９とから構成されており、通信レジスタ部３は複
数の通信レジスタを等分に組分けした複数の通信レジス
タモジュール４から構成されており、各通信レジスタモ
ジュールはそれぞれ固有の接続パス１０により独立に相
互結合網９に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は並列処理装置に関し、特
に複数の演算処理装置間で同期排他制御を行うための通
信レジスタを含む並列処理装置に関する。
に複数の演算処理装置間で同期排他制御を行うための通
信レジスタを含む並列処理装置に関する。
【０００２】
【従来の技術】複数の演算処理装置、主記憶装置、およ
びこれらを結合する相互結合網より構成される並列処理
装置においては、上記複数の演算処理装置の各々がアク
セス可能であり、主記憶装置に比べアクセスタイムが高
速、もしくはアクセススループットが高い、もしくは両
方の特徴を有するように構成されたレジスタ（以下、
「通信レジスタ」という）を設ける並列処理装置があ
る。
びこれらを結合する相互結合網より構成される並列処理
装置においては、上記複数の演算処理装置の各々がアク
セス可能であり、主記憶装置に比べアクセスタイムが高
速、もしくはアクセススループットが高い、もしくは両
方の特徴を有するように構成されたレジスタ（以下、
「通信レジスタ」という）を設ける並列処理装置があ
る。
【０００３】この通信レジスタは、入出力装置と演算処
理装置間の通信の制御および入出力装置間、演算処理装
置間の制御、複数個の演算処理装置間の同期制御等に利
用される。
理装置間の通信の制御および入出力装置間、演算処理装
置間の制御、複数個の演算処理装置間の同期制御等に利
用される。
【０００４】複数個の演算処理装置で並列処理を行う場
合には処理実行の途中で必ず複数個の演算処理装置間で
の同期制御、もしくは、排他制御が必要となる。
合には処理実行の途中で必ず複数個の演算処理装置間で
の同期制御、もしくは、排他制御が必要となる。
【０００５】通常、この同期／排他制御は配列処理での
性能に多大な影響を与えるが、通信レジスタを用いて同
期／排他制御を行うことにより、同期／排他制御のオー
バヘッドを小さくすることができる。
性能に多大な影響を与えるが、通信レジスタを用いて同
期／排他制御を行うことにより、同期／排他制御のオー
バヘッドを小さくすることができる。
【０００６】同期制御とは、複数個の演算処理装置間で
命令処理での歩調合わせを行うための処理であり、具体
的には、ポスト／ウエイト処理やバリア同期処理を示
す。
命令処理での歩調合わせを行うための処理であり、具体
的には、ポスト／ウエイト処理やバリア同期処理を示
す。
【０００７】また排他制御とは、プログラム中のある一
連の操作処理に対し、その操作処理を同一時刻に実行で
きるのが複数個の演算処理装置の中で唯一、一つの演算
処理装置である場合に、一つの演算処理装置のみに処理
を行わせる制御方法である。唯一、一つの演算処理装置
のみ実行が許されるプログラム中の操作処理区間をクリ
テカルセクションという。
連の操作処理に対し、その操作処理を同一時刻に実行で
きるのが複数個の演算処理装置の中で唯一、一つの演算
処理装置である場合に、一つの演算処理装置のみに処理
を行わせる制御方法である。唯一、一つの演算処理装置
のみ実行が許されるプログラム中の操作処理区間をクリ
テカルセクションという。
【０００８】排他制御を行う方法はいくつか考えられる
が、その内の一つに、テストアンドセット命令とストア
命令を用いた排他制御がある。これは、リード／ライト
アクセス対象が通信レジスタであるテストアンドセット
命令、ストア命令を用いた排他制御処理である。以下
に、複数の演算処理装置が共有する主記憶上の変数に対
して、複数の演算処理装置がアクセスする際の排他制御
を上記の方法を用いて行う場合の例を示す。
が、その内の一つに、テストアンドセット命令とストア
命令を用いた排他制御がある。これは、リード／ライト
アクセス対象が通信レジスタであるテストアンドセット
命令、ストア命令を用いた排他制御処理である。以下
に、複数の演算処理装置が共有する主記憶上の変数に対
して、複数の演算処理装置がアクセスする際の排他制御
を上記の方法を用いて行う場合の例を示す。
【０００９】この例では、排他制御を行うクリティカル
セクション内の処理として共有変数をプラス１する処理
を示している。すなわち、複数個の演算処理装置でこの
排他制御が終了すると、この共有変数の値は演算処理装
置分だけインクリメントされている。仮に、この排他制
御を行わずに共有変数アクセスし、プラス１する処理を
行うとすると、処理終了時の共有変数の値は不定とな
る。本例においては、この共有変数として、通信レジス
タの１番地のワードを用いている。なお、ＣＲは通信レ
ジスタを、Ｓ０およびＳ１はそれぞれスカラレジスタの
第０番および第１番を指す。
セクション内の処理として共有変数をプラス１する処理
を示している。すなわち、複数個の演算処理装置でこの
排他制御が終了すると、この共有変数の値は演算処理装
置分だけインクリメントされている。仮に、この排他制
御を行わずに共有変数アクセスし、プラス１する処理を
行うとすると、処理終了時の共有変数の値は不定とな
る。本例においては、この共有変数として、通信レジス
タの１番地のワードを用いている。なお、ＣＲは通信レ
ジスタを、Ｓ０およびＳ１はそれぞれスカラレジスタの
第０番および第１番を指す。
【００１０】通信レジスタを共有変数として用いること
は、共有変数アクセスタイムの短縮というメリットをい
かすことができる。
は、共有変数アクセスタイムの短縮というメリットをい
かすことができる。
【００１１】排他制御の一例 ００１ ｌｏｏｐ１：ＴＳＣＲ Ｓ０，ＣＲ（＃０） ００２ ＢＮＥ Ｓ０，ｌｏｏｐ１ ００３ ＬＣＲ Ｓ１，ＣＲ（＃１） ００４ ＡＤＤ Ｓ１，Ｓ１，１ ００５ ＳＣＲ Ｓ１，ＣＲ（＃１） ００６ ＳＣＲ Ｓ０，ＣＲ（＃０） まず、個々の命令について説明する。
【００１２】００１行の”ＴＳＣＲ Ｓ０，ＣＲ（＃
０）”はＣＲ（＃０）の値をスカラレジスタＳ０に読み
出し、そして、ＣＲ（＃０）が０であつたら、ＣＲ（＃
０）を１に変える。
０）”はＣＲ（＃０）の値をスカラレジスタＳ０に読み
出し、そして、ＣＲ（＃０）が０であつたら、ＣＲ（＃
０）を１に変える。
【００１３】００２行の”ＢＮＥ Ｓ０，ｌｏｏｐ１”
はスカラレジスタＳ０の値が０値であったならば、００
３行目以降の命令処理に進みみＳ０の値が０値以外の値
ならば、ｌｏｏｐ１と名付けられた００１行目に戻ると
いうブランチ命令である。
はスカラレジスタＳ０の値が０値であったならば、００
３行目以降の命令処理に進みみＳ０の値が０値以外の値
ならば、ｌｏｏｐ１と名付けられた００１行目に戻ると
いうブランチ命令である。
【００１４】００３行”ＬＣＲ Ｓ１，ＣＲ（＃１）”
は通信レジスタ（ＣＲ）の１番地のワードを読み出し、
その値をスカラレジスタＳ１に書き込むという通信レジ
スタに対するロード命令である。
は通信レジスタ（ＣＲ）の１番地のワードを読み出し、
その値をスカラレジスタＳ１に書き込むという通信レジ
スタに対するロード命令である。
【００１５】００４行の”ＡＤＤ Ｓ１，Ｓ１，１”は
スカラレジスタＳ１の値に１を加え、再びＳ１に書き戻
すという加算命令である。
スカラレジスタＳ１の値に１を加え、再びＳ１に書き戻
すという加算命令である。
【００１６】００５行の”ＳＣＲ Ｓ１，ＣＲ（＃
１）”はスカラレジスタＳ１の値をＣＲ（＃１）に書き
込むという通信レジスタに対するストア命令である。
１）”はスカラレジスタＳ１の値をＣＲ（＃１）に書き
込むという通信レジスタに対するストア命令である。
【００１７】００６行の”ＳＣＲ Ｓ０，ＣＲ（＃
０）”はスカラレジスタＳ０の値をＣＲ（＃０）に書き
込むという通信レジスタに対するストア命令である。
０）”はスカラレジスタＳ０の値をＣＲ（＃０）に書き
込むという通信レジスタに対するストア命令である。
【００１８】つまり、この例では、他の演算処理装置が
クリティカルセクションに入っていることによってロッ
クビットが”１”である場合には、各演算処理装置はロ
ックビットが”０”になるまで繰り返し通信レジスタに
アクセスしてロックビットをチェックし、ロックビット
が”０”になったときにロックビットを”１”に変えて
ロックしてからクリティカルセクションでの処理をはじ
める。
クリティカルセクションに入っていることによってロッ
クビットが”１”である場合には、各演算処理装置はロ
ックビットが”０”になるまで繰り返し通信レジスタに
アクセスしてロックビットをチェックし、ロックビット
が”０”になったときにロックビットを”１”に変えて
ロックしてからクリティカルセクションでの処理をはじ
める。
【００１９】このようにしてロック獲得操作が終わる
と、ロックを獲得した演算処理装置はＣＲ（＃１）のカ
ウンタに１を加える。こういう処理を繰り返し、カウン
タの値が全ての演算処理装置の数を示した時点で通信レ
ジスタを用いた同期制御が終了する。
と、ロックを獲得した演算処理装置はＣＲ（＃１）のカ
ウンタに１を加える。こういう処理を繰り返し、カウン
タの値が全ての演算処理装置の数を示した時点で通信レ
ジスタを用いた同期制御が終了する。
【００２０】ここで、ロックビットとはＣＲ上の特定の
領域である（上記の例ではＣＲ（＃０））。各演算処理
装置はロックビットにアクセスし、ロックビットが”
０”であった場合にアクセスした演算処理装置のみがク
リティカルセクションに入ることを許される。そこで、
クリティカルセクションに入ることを許された演算処理
装置は他の演算処理装置がクリティカルセクションに入
らないようにロックビットを”１”に変える。この動作
をロックするという。また、上記のようにロックビット
にアクセスし、ロックビットが”０”であるかどうかを
チェックし、”０”である場合にロックしてクリティカ
ルセクションに入ることをロックを獲得するという。
領域である（上記の例ではＣＲ（＃０））。各演算処理
装置はロックビットにアクセスし、ロックビットが”
０”であった場合にアクセスした演算処理装置のみがク
リティカルセクションに入ることを許される。そこで、
クリティカルセクションに入ることを許された演算処理
装置は他の演算処理装置がクリティカルセクションに入
らないようにロックビットを”１”に変える。この動作
をロックするという。また、上記のようにロックビット
にアクセスし、ロックビットが”０”であるかどうかを
チェックし、”０”である場合にロックしてクリティカ
ルセクションに入ることをロックを獲得するという。
【００２１】上記のテストアンドセット命令を用いた操
作を行うことにより、ロックを獲得できない演算処理装
置はクリティカルセクションに入ることが許されないた
め、クリティカルセクションは排他的になり、１つの演
算処理装置のみが処理を行うことができる。
作を行うことにより、ロックを獲得できない演算処理装
置はクリティカルセクションに入ることが許されないた
め、クリティカルセクションは排他的になり、１つの演
算処理装置のみが処理を行うことができる。
【００２２】図６を参照すると、従来技術では、１つの
並列処理装置に対し、通信レジスタ部３には通信レジス
タモジュール４は１つしか存在せず、通信レジスタ部３
と相互結合網９とを結ぶ一本のバスにより相互結合網９
に接続している。このような構成では、通信レジスタ部
３にアクセスできる演算処理装置は同一時刻に一個と限
られることになる。
並列処理装置に対し、通信レジスタ部３には通信レジス
タモジュール４は１つしか存在せず、通信レジスタ部３
と相互結合網９とを結ぶ一本のバスにより相互結合網９
に接続している。このような構成では、通信レジスタ部
３にアクセスできる演算処理装置は同一時刻に一個と限
られることになる。
【００２３】また、通常１つのタスクに対し、図７に示
したようなＸワードの連続したアドレスを有する通信レ
ジスタが割り当てられる。このＸワードをまとめて通信
レジスタセットという。
したようなＸワードの連続したアドレスを有する通信レ
ジスタが割り当てられる。このＸワードをまとめて通信
レジスタセットという。
【００２４】複数個の演算処理装置が並列処理を行う場
合で、１つのタスクにおいて、その複数個の演算処理装
置に対して同期／排他制御を行う際には、この１セット
の通信レジスタを用いることになる。また、異なるタス
クには異なるセットの通信レジスタが割り当てられる。
従来の通信レジスタモジュールが１個しかない構成で
は、この複数個のセットは全て一つの通信レジスタモジ
ュールに入ることになる。
合で、１つのタスクにおいて、その複数個の演算処理装
置に対して同期／排他制御を行う際には、この１セット
の通信レジスタを用いることになる。また、異なるタス
クには異なるセットの通信レジスタが割り当てられる。
従来の通信レジスタモジュールが１個しかない構成で
は、この複数個のセットは全て一つの通信レジスタモジ
ュールに入ることになる。
【００２５】
【発明が解決しようとする課題】一般に、通信レジスタ
を用いた同期／排他制御においては、通信レジスタに、
複数の演算処理装置からのアクセスが集中する傾向があ
り、これが、並列処理機能を低下させる要因の一つとな
る。
を用いた同期／排他制御においては、通信レジスタに、
複数の演算処理装置からのアクセスが集中する傾向があ
り、これが、並列処理機能を低下させる要因の一つとな
る。
【００２６】例えば、上記の排他制御の例では、ロック
が取れた演算処理装置以外の演算処理装置が行う、ロッ
クを取ろうとする００１〜００２行の処理（これをスピ
ンロックという）により、通信レジスタに対するアクセ
スが頻繁に行われる。そのため、ロックが取れ、クリテ
カルセクションでの処理を実行しようとする演算処理装
置が行う共有変数（ＣＲ（＃１））に対するアクセスが
妨害されてしまう。
が取れた演算処理装置以外の演算処理装置が行う、ロッ
クを取ろうとする００１〜００２行の処理（これをスピ
ンロックという）により、通信レジスタに対するアクセ
スが頻繁に行われる。そのため、ロックが取れ、クリテ
カルセクションでの処理を実行しようとする演算処理装
置が行う共有変数（ＣＲ（＃１））に対するアクセスが
妨害されてしまう。
【００２７】また、複数のタスクに対する同期制御を行
う場合には１つの通信レジスタモジュールに複数のロッ
クビット、複数のカウンタが存在しているため、通信レ
ジスタモジュールに対してアクセスが集中し、相互結合
網上で激しい競合が起きてしまう。
う場合には１つの通信レジスタモジュールに複数のロッ
クビット、複数のカウンタが存在しているため、通信レ
ジスタモジュールに対してアクセスが集中し、相互結合
網上で激しい競合が起きてしまう。
【００２８】このように、上述の従来技術では、並列処
理装置全体に深刻な能率低下を引き起こしていた。
理装置全体に深刻な能率低下を引き起こしていた。
【００２９】本発明の目的は、複数の通信レジスタモジ
ュールを設け、通信レジスタモジュールへのアクセスを
分散させ、ロックビットとカウンタとを異なる通信レジ
スタモジュールに設置することにより相互結合網上での
競合を格段に緩和できる並列処理装置を提供することに
ある。
ュールを設け、通信レジスタモジュールへのアクセスを
分散させ、ロックビットとカウンタとを異なる通信レジ
スタモジュールに設置することにより相互結合網上での
競合を格段に緩和できる並列処理装置を提供することに
ある。
【００３０】
【課題を解決するための手段】上記課題を解決するため
に本発明の並列処理装置は、複数の通信レジスタからな
る通信レジスタ部と主記憶装置と複数の演算処理装置と
を有し、さらに前記主記憶装置と前記演算処理装置と前
記通信レジスタ部とを相互に接続する相互結合網を有し
前記複数の演算処理装置で動作するタスクは連続するア
ドレスを有する複数の通信レジスタよりなる通信レジス
タセットを使用する並列処理装置において、前記通信レ
ジスタ部は前記通信レジスタを等分に組分けした複数の
通信レジスタモジュールより構成され、同一の通信レジ
スタセットに属する通信レジスタは同一の通信レジスタ
モジュールに属するように割り当てられる。
に本発明の並列処理装置は、複数の通信レジスタからな
る通信レジスタ部と主記憶装置と複数の演算処理装置と
を有し、さらに前記主記憶装置と前記演算処理装置と前
記通信レジスタ部とを相互に接続する相互結合網を有し
前記複数の演算処理装置で動作するタスクは連続するア
ドレスを有する複数の通信レジスタよりなる通信レジス
タセットを使用する並列処理装置において、前記通信レ
ジスタ部は前記通信レジスタを等分に組分けした複数の
通信レジスタモジュールより構成され、同一の通信レジ
スタセットに属する通信レジスタは同一の通信レジスタ
モジュールに属するように割り当てられる。
【００３１】本発明の他の並列処理装置は、複数の通信
レジスタからなる通信レジスタ部と主記憶装置と複数の
演算処理装置とを有し、さらに前記主記憶装置と前記演
算処理装置と前記通信レジスタ部とを相互に接続する相
互結合網を有し前記複数の演算処理装置で動作するタス
クは連続するアドレスを有する複数の通信レジスタより
なる通信レジスタセットを使用する並列処理装置におい
て、前記通信レジスタ部は前記通信レジスタを等分に組
分けした複数の通信レジスタモジュールより構成され、
同一の通信レジスタセットに属する通信レジスタは各通
信レジスタモジュールに分散して割り当てられる。
レジスタからなる通信レジスタ部と主記憶装置と複数の
演算処理装置とを有し、さらに前記主記憶装置と前記演
算処理装置と前記通信レジスタ部とを相互に接続する相
互結合網を有し前記複数の演算処理装置で動作するタス
クは連続するアドレスを有する複数の通信レジスタより
なる通信レジスタセットを使用する並列処理装置におい
て、前記通信レジスタ部は前記通信レジスタを等分に組
分けした複数の通信レジスタモジュールより構成され、
同一の通信レジスタセットに属する通信レジスタは各通
信レジスタモジュールに分散して割り当てられる。
【００３２】本発明の他の並列処理装置は、Ｍ＊Ｎ個
（Ｍ及びＮは０を含まない正の整数）の通信レジスタか
らなる通信レジスタ部と主記憶装置と複数の演算処理装
置とを有し、さらに前記主記憶装置と前記演算処理装置
と前記通信レジスタ部とを相互に接続する相互結合網を
有し前記複数の演算処理装置で動作するタスクは連続す
るアドレスを有するＷ個（Ｗは正の整数かつＮの約数）
の通信レジスタよりなる通信レジスタセットを使用する
並列処理装置において、前記通信レジスタ部は前記複数
個の通信レジスタをＮ個ずつ等分に組分けしたＭ個の通
信レジスタモジュールより構成され、前記通信レジスタ
モジュールはそれぞれ固有の接続パスにより独立に前記
相互結合網に接続され、ｍ番目（ｍは０を含まない正の
整数）の通信レジスタモジュールにあるｐ番目（ｐは０
を含まない正の整数）の通信レジスタのアドレスＡ（Ａ
は０を含む正の整数）はＡ＝Ｎ＊（ｍ−１）＋ｐ−１に
より与えられ、前記相互結合網は互いに相異なる前記通
信レジスタモジュールへの複数の同時アクセス要求は独
立かつ同時に接続する。
（Ｍ及びＮは０を含まない正の整数）の通信レジスタか
らなる通信レジスタ部と主記憶装置と複数の演算処理装
置とを有し、さらに前記主記憶装置と前記演算処理装置
と前記通信レジスタ部とを相互に接続する相互結合網を
有し前記複数の演算処理装置で動作するタスクは連続す
るアドレスを有するＷ個（Ｗは正の整数かつＮの約数）
の通信レジスタよりなる通信レジスタセットを使用する
並列処理装置において、前記通信レジスタ部は前記複数
個の通信レジスタをＮ個ずつ等分に組分けしたＭ個の通
信レジスタモジュールより構成され、前記通信レジスタ
モジュールはそれぞれ固有の接続パスにより独立に前記
相互結合網に接続され、ｍ番目（ｍは０を含まない正の
整数）の通信レジスタモジュールにあるｐ番目（ｐは０
を含まない正の整数）の通信レジスタのアドレスＡ（Ａ
は０を含む正の整数）はＡ＝Ｎ＊（ｍ−１）＋ｐ−１に
より与えられ、前記相互結合網は互いに相異なる前記通
信レジスタモジュールへの複数の同時アクセス要求は独
立かつ同時に接続する。
【００３３】本発明の他の並列処理装置は、Ｍ＊Ｎ個
（Ｍ及びＮは０を含まない正の整数）の通信レジスタか
らなる通信レジスタ部と主記憶装置と複数の演算処理装
置とを有し、さらに前記主記憶装置と前記演算処理装置
と前記通信レジスタ部とを相互に接続する相互結合網を
有し前記複数の演算処理装置で動作するタスクは連続す
るアドレスを有するＷ個（Ｗは正の整数かつＭの約数）
の通信レジスタよりなる通信レジスタセットを使用する
並列処理装置において、前記通信レジスタ部は前記複数
個の通信レジスタをＮ個ずつ等分に組分けしたＭ個の通
信レジスタモジュールより構成され、前記通信レジスタ
モジュールはそれぞれ固有の接続パスにより独立に前記
相互結合網に接続され、ｍ番目（ｍは０を含まない正の
整数）の通信レジスタモジュールにあるｐ番目（ｐは０
を含まない正の整数）の通信レジスタのアドレスＡ（Ａ
は０を含む正の整数）はＡ＝Ｍ＊（ｐ−１）＋ｍ−１に
より与えられ、前記相互結合網は互いに相異なる前記通
信レジスタモジュールへの複数の同時アクセス要求は独
立かつ同時に接続する。
（Ｍ及びＮは０を含まない正の整数）の通信レジスタか
らなる通信レジスタ部と主記憶装置と複数の演算処理装
置とを有し、さらに前記主記憶装置と前記演算処理装置
と前記通信レジスタ部とを相互に接続する相互結合網を
有し前記複数の演算処理装置で動作するタスクは連続す
るアドレスを有するＷ個（Ｗは正の整数かつＭの約数）
の通信レジスタよりなる通信レジスタセットを使用する
並列処理装置において、前記通信レジスタ部は前記複数
個の通信レジスタをＮ個ずつ等分に組分けしたＭ個の通
信レジスタモジュールより構成され、前記通信レジスタ
モジュールはそれぞれ固有の接続パスにより独立に前記
相互結合網に接続され、ｍ番目（ｍは０を含まない正の
整数）の通信レジスタモジュールにあるｐ番目（ｐは０
を含まない正の整数）の通信レジスタのアドレスＡ（Ａ
は０を含む正の整数）はＡ＝Ｍ＊（ｐ−１）＋ｍ−１に
より与えられ、前記相互結合網は互いに相異なる前記通
信レジスタモジュールへの複数の同時アクセス要求は独
立かつ同時に接続する。
【００３４】本発明の他の並列処理装置は、Ｍ＊Ｎ個
（Ｍ及びＮは０を含まない正の整数）の通信レジスタか
らなる通信レジスタ部と主記憶装置と複数の演算処理装
置とを有し、さらに前記主記憶装置と前記演算処理装置
と前記通信レジスタ部とを相互に接続する相互結合網を
有し前記複数の演算処理装置で動作するタスクは連続す
るアドレスを有するＷ個（Ｗは０を含まない正の整数か
つＮの約数）の通信レジスタよりなる通信レジスタセッ
トを使用する並列処理装置において、前記通信レジスタ
部は前記複数個の通信レジスタをＮ個ずつ等分に組分け
したＭ個の通信レジスタモジュールより構成され、前記
通信レジスタモジュールはそれぞれ固有の接続パスによ
り独立に前記相互結合網に接続され、ｍ番目（ｍは０を
含まない正の整数）の通信レジスタモジュールにあるｐ
番目（ｐは０を含まない正の整数）の通信レジスタのア
ドレスＡ（Ａは０を含む正の整数）はｐ＝α＊Ｗ＋β＋
１（α、βは０を含む正の整数、β＜Ｗ）としたときに
Ａ＝α＊Ｗ＊Ｍ＋（ｍ−１）＊Ｗ＋βにより与えられ、
前記相互結合網は互いに相異なる前記通信レジスタモジ
ュールへの複数の同時アクセス要求は独立かつ同時に接
続する。
（Ｍ及びＮは０を含まない正の整数）の通信レジスタか
らなる通信レジスタ部と主記憶装置と複数の演算処理装
置とを有し、さらに前記主記憶装置と前記演算処理装置
と前記通信レジスタ部とを相互に接続する相互結合網を
有し前記複数の演算処理装置で動作するタスクは連続す
るアドレスを有するＷ個（Ｗは０を含まない正の整数か
つＮの約数）の通信レジスタよりなる通信レジスタセッ
トを使用する並列処理装置において、前記通信レジスタ
部は前記複数個の通信レジスタをＮ個ずつ等分に組分け
したＭ個の通信レジスタモジュールより構成され、前記
通信レジスタモジュールはそれぞれ固有の接続パスによ
り独立に前記相互結合網に接続され、ｍ番目（ｍは０を
含まない正の整数）の通信レジスタモジュールにあるｐ
番目（ｐは０を含まない正の整数）の通信レジスタのア
ドレスＡ（Ａは０を含む正の整数）はｐ＝α＊Ｗ＋β＋
１（α、βは０を含む正の整数、β＜Ｗ）としたときに
Ａ＝α＊Ｗ＊Ｍ＋（ｍ−１）＊Ｗ＋βにより与えられ、
前記相互結合網は互いに相異なる前記通信レジスタモジ
ュールへの複数の同時アクセス要求は独立かつ同時に接
続する。
【００３５】本発明の他の並列処理装置は、Ｍ＊Ｎ個
（Ｍ及びＮは０を含まない正の整数）の通信レジスタか
らなる通信レジスタ部と主記憶装置と複数の演算処理装
置とを有し、さらに前記主記憶装置と前記演算処理装置
と前記通信レジスタ部とを相互に接続する相互結合網を
有し前記複数の演算処理装置で動作するタスクは連続す
るアドレスを有するＷ個（Ｗは正の整数かつＭの約数）
の通信レジスタよりなる通信レジスタセットを使用する
並列処理装置において、前記通信レジスタ部は前記複数
個の通信レジスタをＮ個ずつ等分に組分けしたＭ個の通
信レジスタモジュールより構成され、前記通信レジスタ
モジュールはそれぞれ固有の接続パスにより独立に前記
相互結合網に接続され、ｍ番目（ｍは０を含まない正の
整数）の通信レジスタモジュールにあるｐ番目（ｐは０
を含まない正の整数）の通信レジスタのアドレスＡ（Ａ
は０を含む正の整数）はｐ＝γ＊Ｍ＋δ＋１（γ、δは
０を含む正の整数、δ＜Ｍ）としたときにｍ＜δ＋１の
場合にはＡ＝Ｍ＊ｐ＋ｍ−（δ＋１）、ｍ≧δ＋１の場
合にはＡ＝Ｍ＊（ｐ−１）＊ｍ−（δ＋１）により与え
られ、前記相互結合網は互いに相異なる前記通信レジス
タモジュールへの複数の同時アクセス要求は独立かつ同
時に接続する。
（Ｍ及びＮは０を含まない正の整数）の通信レジスタか
らなる通信レジスタ部と主記憶装置と複数の演算処理装
置とを有し、さらに前記主記憶装置と前記演算処理装置
と前記通信レジスタ部とを相互に接続する相互結合網を
有し前記複数の演算処理装置で動作するタスクは連続す
るアドレスを有するＷ個（Ｗは正の整数かつＭの約数）
の通信レジスタよりなる通信レジスタセットを使用する
並列処理装置において、前記通信レジスタ部は前記複数
個の通信レジスタをＮ個ずつ等分に組分けしたＭ個の通
信レジスタモジュールより構成され、前記通信レジスタ
モジュールはそれぞれ固有の接続パスにより独立に前記
相互結合網に接続され、ｍ番目（ｍは０を含まない正の
整数）の通信レジスタモジュールにあるｐ番目（ｐは０
を含まない正の整数）の通信レジスタのアドレスＡ（Ａ
は０を含む正の整数）はｐ＝γ＊Ｍ＋δ＋１（γ、δは
０を含む正の整数、δ＜Ｍ）としたときにｍ＜δ＋１の
場合にはＡ＝Ｍ＊ｐ＋ｍ−（δ＋１）、ｍ≧δ＋１の場
合にはＡ＝Ｍ＊（ｐ−１）＊ｍ−（δ＋１）により与え
られ、前記相互結合網は互いに相異なる前記通信レジス
タモジュールへの複数の同時アクセス要求は独立かつ同
時に接続する。
【００３６】
【実施例】次に本発明の並列処理装置の一実施例につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３７】図１を参照すると、本発明の並列処理装置
は、主記憶装置２と、演算処理装置１を複数個と、同期
／排他制御に使用される通信レジスタ５を複数個有する
通信レジスタ部３と、これらを相互に接続する相互結合
網９とから構成されている。通信レジスタ部３は、複数
の通信レジスタを等分に組分けした複数のレジスタモジ
ュール４から構成されている。また、各通信レジスタモ
ジュール４は、それぞれ固有の接続パス１０により独立
に相互結合網９に接続されている。この相互結合網９
は、互いに相異なる通信レジスタモジュール４への複数
の同時アクセス要求を独立かつ同時に接続する。
は、主記憶装置２と、演算処理装置１を複数個と、同期
／排他制御に使用される通信レジスタ５を複数個有する
通信レジスタ部３と、これらを相互に接続する相互結合
網９とから構成されている。通信レジスタ部３は、複数
の通信レジスタを等分に組分けした複数のレジスタモジ
ュール４から構成されている。また、各通信レジスタモ
ジュール４は、それぞれ固有の接続パス１０により独立
に相互結合網９に接続されている。この相互結合網９
は、互いに相異なる通信レジスタモジュール４への複数
の同時アクセス要求を独立かつ同時に接続する。
【００３８】この装置で動作するタスクは、連続するア
ドレスを有する複数の通信レジスタよりなる通信レジス
タセットを使用する。そして、このタスクの通信レジス
タへの割り付け方によって、以下の各実施例が実現され
る。
ドレスを有する複数の通信レジスタよりなる通信レジス
タセットを使用する。そして、このタスクの通信レジス
タへの割り付け方によって、以下の各実施例が実現され
る。
【００３９】なお以下の説明では、通信レジスタモジュ
ールの数は３２台とし、通信レジスタモジュール１台は
２５６ワードでビット幅は３２ビット、さらに、１セッ
トは３２ワードで通信レジスタのアドレス順にセット番
号が付与されているものとする。また、以下の説明では
通信レジスタを同期に使用する場合について述べ、前述
の同期制御を例にして説明する。
ールの数は３２台とし、通信レジスタモジュール１台は
２５６ワードでビット幅は３２ビット、さらに、１セッ
トは３２ワードで通信レジスタのアドレス順にセット番
号が付与されているものとする。また、以下の説明では
通信レジスタを同期に使用する場合について述べ、前述
の同期制御を例にして説明する。
【００４０】また、図７に示すように、同期をとる際の
ロックビットは各セットの０ワード目に、同期ポイント
に達した演算処理装置をカウントするカウンタは１ワー
ド目にそれぞれ設けられ、１つのタスクに対し１つのセ
ットで同期をとるための処理が行われるものとする。
ロックビットは各セットの０ワード目に、同期ポイント
に達した演算処理装置をカウントするカウンタは１ワー
ド目にそれぞれ設けられ、１つのタスクに対し１つのセ
ットで同期をとるための処理が行われるものとする。
【００４１】次に、本発明の並列処理装置の第１の実施
例について説明する。
例について説明する。
【００４２】図２を参照すると、本発明の第１の実施例
である並列処理装置では、通信レジスタに対して通信レ
ジスタモジュールの番号順にアドレスを付与している。
である並列処理装置では、通信レジスタに対して通信レ
ジスタモジュールの番号順にアドレスを付与している。
【００４３】通信レジスタモジュールの数をＭ、１つの
通信レジスタセットのワード数（すなわち、レジスタ
数）をＷ、１つの通信レジスタモジュールのワード数を
Ｎ（ＮはＷの倍数でなければならない）とするとｍ番目
の通信レジスタモジュールのｐ番目の通信レジスタのア
ドレスＡは以下の式で表される。ここで、Ｍ，Ｗ，ｍ及
びｐは全て０を含まない正の整数である。
通信レジスタセットのワード数（すなわち、レジスタ
数）をＷ、１つの通信レジスタモジュールのワード数を
Ｎ（ＮはＷの倍数でなければならない）とするとｍ番目
の通信レジスタモジュールのｐ番目の通信レジスタのア
ドレスＡは以下の式で表される。ここで、Ｍ，Ｗ，ｍ及
びｐは全て０を含まない正の整数である。
【００４４】Ａ＝Ｎ＊（ｍ−１）＋ｐ−１ このようにアドレス付けすれば、図７の通信レジスタセ
ットの１セット分が同一の通信レジスタモジュールに割
り付けられることになる。従って、アクセス競合が発生
し得るタスクの通信レジスタセット同士を異なる通信レ
ジスタモジュールに割り当てるようにすれば、タスク間
のアクセス競合が解消される。
ットの１セット分が同一の通信レジスタモジュールに割
り付けられることになる。従って、アクセス競合が発生
し得るタスクの通信レジスタセット同士を異なる通信レ
ジスタモジュールに割り当てるようにすれば、タスク間
のアクセス競合が解消される。
【００４５】このように、本発明の第１の実施例である
並列処理装置によれば、通信レジスタセットの１セット
分を同一の通信レジスタモジュールに割り付けることに
より、タスク間のアクセスの分散を容易にすることがで
きる。
並列処理装置によれば、通信レジスタセットの１セット
分を同一の通信レジスタモジュールに割り付けることに
より、タスク間のアクセスの分散を容易にすることがで
きる。
【００４６】次に、本発明の並列処理装置の第２の実施
例について説明する。
例について説明する。
【００４７】図３を参照すると、本発明の第２の実施例
である並列処理装置では、通信レジスタに対してワード
順、通信レジスタモジュールの番号順にアドレスを付与
する。
である並列処理装置では、通信レジスタに対してワード
順、通信レジスタモジュールの番号順にアドレスを付与
する。
【００４８】通信レジスタモジュールの数をＭ、１つの
通信レジスタセット内のワード数（レジスタ数）をＷ
（ＷはＭの約数でなければならない）とするとｍ番目の
通信レジスタモジュールのｐ番目の通信レジスタのアド
レスは以下の式で表される。ここで、Ｍ，Ｗ，ｍ及びｐ
は全て０を含まない正の整数である。
通信レジスタセット内のワード数（レジスタ数）をＷ
（ＷはＭの約数でなければならない）とするとｍ番目の
通信レジスタモジュールのｐ番目の通信レジスタのアド
レスは以下の式で表される。ここで、Ｍ，Ｗ，ｍ及びｐ
は全て０を含まない正の整数である。
【００４９】Ａ＝Ｍ＊（ｐ−１）＋ｍ−１ このようにアドレス付けすれば、アクセスする頻度の高
いロックビットが他のカウンタ等とは異なる通信レジス
タモジュール上に存在することになるため、ロックされ
ているかどうかをチェックするための通信レジスタアク
セスとロックが取れた演算処理装置の通信レジスタアク
セスが同時に行える。そこで、同一タスクのロックが取
れた演算処理装置の通信レジスタアクセスは、ロック待
ちの演算処理装置のスピンロックによる妨害を受けな
い。
いロックビットが他のカウンタ等とは異なる通信レジス
タモジュール上に存在することになるため、ロックされ
ているかどうかをチェックするための通信レジスタアク
セスとロックが取れた演算処理装置の通信レジスタアク
セスが同時に行える。そこで、同一タスクのロックが取
れた演算処理装置の通信レジスタアクセスは、ロック待
ちの演算処理装置のスピンロックによる妨害を受けな
い。
【００５０】このように、本発明の第２の実施例である
並列処理装置によれば、レジスタセット内の各ワードを
各通信レジスタモジュールにまたがって分散して割り付
けることにより、ロックビットのアクセスを他のアクセ
スと競合しないようにすることができる。
並列処理装置によれば、レジスタセット内の各ワードを
各通信レジスタモジュールにまたがって分散して割り付
けることにより、ロックビットのアクセスを他のアクセ
スと競合しないようにすることができる。
【００５１】次に、本発明の並列処理装置の第３の実施
例について説明する。
例について説明する。
【００５２】図４を参照すると、本発明の第３の実施例
である並列処理装置では、通信レジスタに対しセット単
位でワード順、通信レジスタモジュールの番号順にアド
レスを付与する。
である並列処理装置では、通信レジスタに対しセット単
位でワード順、通信レジスタモジュールの番号順にアド
レスを付与する。
【００５３】通信レジスタモジュールの数をＭ、１つの
通信レジスタセット内のワード数（レジスタ数）をＷ
（１つの通信レジスタモジュールにある通信レジスタの
数をＮとすればＮはＷの倍数でなければならない）とす
るとｍ番目の通信レジスタモジュールのｐ番目の通信レ
ジスタのアドレスＡは以下の式で表される。ここで、
Ｍ，Ｗ，ｍ及びｐは全て０を含まない正の整数である。
通信レジスタセット内のワード数（レジスタ数）をＷ
（１つの通信レジスタモジュールにある通信レジスタの
数をＮとすればＮはＷの倍数でなければならない）とす
るとｍ番目の通信レジスタモジュールのｐ番目の通信レ
ジスタのアドレスＡは以下の式で表される。ここで、
Ｍ，Ｗ，ｍ及びｐは全て０を含まない正の整数である。
【００５４】Ａ＝α＊Ｗ＊Ｍ＋（ｍ−１）＊Ｗ＋β 但し、ｐ＝α＊Ｗ＋β＋１において、α及びβは０を含
む正の整数であり、かつ、β＜Ｗが成り立つものとす
る。
む正の整数であり、かつ、β＜Ｗが成り立つものとす
る。
【００５５】このようにアドレス付けすれば、各タスク
が連続した番号の通信レジスタセットに割り付けられる
という制約条件がある場合に、各タスクの通信レジスタ
セットを異なる通信レジスタモジュールに分散させるこ
とができる。
が連続した番号の通信レジスタセットに割り付けられる
という制約条件がある場合に、各タスクの通信レジスタ
セットを異なる通信レジスタモジュールに分散させるこ
とができる。
【００５６】このように、本発明の第３の実施例である
並列処理装置によれば、連続した番号の通信レジスタセ
ットに各タスクが割り付けられる場合に、タスク間のア
クセス競合を解消することができる。
並列処理装置によれば、連続した番号の通信レジスタセ
ットに各タスクが割り付けられる場合に、タスク間のア
クセス競合を解消することができる。
【００５７】次に、本発明の並列処理装置の第４の実施
例について説明する。
例について説明する。
【００５８】図５を参照すると、本発明の第４の実施例
である並列処理装置では、通信レジスタに対して基本的
にはワード順、通信レジスタモジュールの番号順にアド
レスを付与する。しかも、１つのセット内の最若番アド
レスは通信レジスタモジュール番号０に固定ではなく、
セット番号０内の最若番アドレスは通信レジスタモジュ
ール番号０、セット番号１内の最若番アドレスは通信レ
ジスタモジュール番号１というようにセット内の最若番
アドレスはセット番号と同じ番号の通信レジスタモジュ
ールに割り付けられる。
である並列処理装置では、通信レジスタに対して基本的
にはワード順、通信レジスタモジュールの番号順にアド
レスを付与する。しかも、１つのセット内の最若番アド
レスは通信レジスタモジュール番号０に固定ではなく、
セット番号０内の最若番アドレスは通信レジスタモジュ
ール番号０、セット番号１内の最若番アドレスは通信レ
ジスタモジュール番号１というようにセット内の最若番
アドレスはセット番号と同じ番号の通信レジスタモジュ
ールに割り付けられる。
【００５９】通信レジスタモジュールの数をＭ、１つの
通信レジスタセット内のワード数（レジスタ数）をＷと
するとｍ番目の通信レジスタモジュールのｐ番目の通信
レジスタのアドレスＡは以下の式で表される。ここで、
Ｍ，Ｗ，ｍ及びｐは全て０を含まない正の整数である。
また、ｐ＝γ＊Ｍ＋δ＋１とすると（γ、δは０を含む
正の整数、δ＜Ｍ）、 ｍ＜δ＋１の場合； Ａ＝Ｍ＊ｐ＋ｍ−（δ＋１） ｍ≧δ＋１の場合； Ａ＝Ｍ＊（ｐ−１）＋ｍ−（δ＋１） このようにアドレス付けすれば、アクセス頻度の高いロ
ックビットが他のカウンタ等とは異なる通信レジスタモ
ジュール上に存在することになるため、同一タスクでロ
ックが取れた演算処理装置の通信レジスタアクセスが、
ロック待ちの演算処理装置のスピンロックによる妨害を
受けなくなる。また、ロックビット等のアクセス頻度が
高いと思われるワードが各通信レジスタモジュールに分
散しているため、異なるタスク間の干渉を解消できる。
通信レジスタセット内のワード数（レジスタ数）をＷと
するとｍ番目の通信レジスタモジュールのｐ番目の通信
レジスタのアドレスＡは以下の式で表される。ここで、
Ｍ，Ｗ，ｍ及びｐは全て０を含まない正の整数である。
また、ｐ＝γ＊Ｍ＋δ＋１とすると（γ、δは０を含む
正の整数、δ＜Ｍ）、 ｍ＜δ＋１の場合； Ａ＝Ｍ＊ｐ＋ｍ−（δ＋１） ｍ≧δ＋１の場合； Ａ＝Ｍ＊（ｐ−１）＋ｍ−（δ＋１） このようにアドレス付けすれば、アクセス頻度の高いロ
ックビットが他のカウンタ等とは異なる通信レジスタモ
ジュール上に存在することになるため、同一タスクでロ
ックが取れた演算処理装置の通信レジスタアクセスが、
ロック待ちの演算処理装置のスピンロックによる妨害を
受けなくなる。また、ロックビット等のアクセス頻度が
高いと思われるワードが各通信レジスタモジュールに分
散しているため、異なるタスク間の干渉を解消できる。
【００６０】このように、本発明の第４の実施例である
並列処理装置によれば、各タスクの通レジスタセット内
のロックビットが他のタスクの通信レジスタセット内の
ロックビットと互いに異なるように割り付けられるた
め、第２の実施例と比べてさらにタスク間の干渉を解消
することができる。
並列処理装置によれば、各タスクの通レジスタセット内
のロックビットが他のタスクの通信レジスタセット内の
ロックビットと互いに異なるように割り付けられるた
め、第２の実施例と比べてさらにタスク間の干渉を解消
することができる。
【００６１】
【発明の効果】以上の説明で明らかなように、本発明に
よると、複数の通信レジスタモジュールを設けることに
より、通信レジスタセット同士または通信レジスタ内の
ロックビットとカウンタを異なる通信レジスタモジュー
ルに設置することができる。従って、ロックを確保しよ
うとする複数の演算処理装置からのアクセスが、ロック
を確保した演算処理装置の行うカウンタへのアクセスを
妨害することがなくなる。また、同時に複数の通信レジ
スタモジュールに同時にアクセスできるため、通信レジ
スタモジュールに対するアクセスを分散させることがで
き、相互結合網上での競合を解消できるという効果があ
る。
よると、複数の通信レジスタモジュールを設けることに
より、通信レジスタセット同士または通信レジスタ内の
ロックビットとカウンタを異なる通信レジスタモジュー
ルに設置することができる。従って、ロックを確保しよ
うとする複数の演算処理装置からのアクセスが、ロック
を確保した演算処理装置の行うカウンタへのアクセスを
妨害することがなくなる。また、同時に複数の通信レジ
スタモジュールに同時にアクセスできるため、通信レジ
スタモジュールに対するアクセスを分散させることがで
き、相互結合網上での競合を解消できるという効果があ
る。
【図１】本発明の並列処理装置の一実施例の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の第１の実施例の並列処理装置の構成を
示す図である。
示す図である。
【図３】本発明の第２の実施例の並列処理装置の構成を
示す図である。
示す図である。
【図４】本発明の第３の実施例の並列処理装置の構成を
示す図である。
示す図である。
【図５】本発明の第４の実施例の並列処理装置の構成を
示す図である。
示す図である。
【図６】従来の並列処理装置の構成を示す図である。
【図７】通信レジスタセットの構成を示す図である。
１ 演算処理装置 ２ 主記憶装置 ３ 通信レジスタ部 ４ 通信レジスタモジュール ５ 通信レジスタ ６ セット番号 ７ アドレス ８ 通信レジスタモジュール番号 ９ 相互結合網 １０ 接続パス
Claims (6)
- 【請求項１】 複数の通信レジスタからなる通信レジス
タ部と主記憶装置と複数の演算処理装置とを有し、さら
に前記主記憶装置と前記演算処理装置と前記通信レジス
タ部とを相互に接続する相互結合網を有し前記複数の演
算処理装置で動作するタスクは連続するアドレスを有す
る複数の通信レジスタよりなる通信レジスタセットを使
用する並列処理装置において、 前記通信レジスタ部は前記通信レジスタを等分に組分け
した複数の通信レジスタモジュールより構成され、 同一の通信レジスタセットに属する通信レジスタは同一
の通信レジスタモジュールに属するように割り当てられ
ることを特徴とする並列処理装置。 - 【請求項２】 複数の通信レジスタからなる通信レジス
タ部と主記憶装置と複数の演算処理装置とを有し、さら
に前記主記憶装置と前記演算処理装置と前記通信レジス
タ部とを相互に接続する相互結合網を有し前記複数の演
算処理装置で動作するタスクは連続するアドレスを有す
る複数の通信レジスタよりなる通信レジスタセットを使
用する並列処理装置において、 前記通信レジスタ部は前記通信レジスタを等分に組分け
した複数の通信レジスタモジュールより構成され、 同一の通信レジスタセットに属する通信レジスタは各通
信レジスタモジュールに分散して割り当てられることを
特徴とする並列処理装置。 - 【請求項３】 Ｍ＊Ｎ個（Ｍ及びＮは０を含まない正の
整数）の通信レジスタからなる通信レジスタ部と主記憶
装置と複数の演算処理装置とを有し、さらに前記主記憶
装置と前記演算処理装置と前記通信レジスタ部とを相互
に接続する相互結合網を有し前記複数の演算処理装置で
動作するタスクは連続するアドレスを有するＷ個（Ｗは
正の整数かつＮの約数）の通信レジスタよりなる通信レ
ジスタセットを使用する並列処理装置において、 前記通信レジスタ部は前記複数個の通信レジスタをＮ個
ずつ等分に組分けしたＭ個の通信レジスタモジュールよ
り構成され、 前記通信レジスタモジュールはそれぞれ固有の接続パス
により独立に前記相互結合網に接続され、 ｍ番目（ｍは０を含まない正の整数）の通信レジスタモ
ジュールにあるｐ番目（ｐは０を含まない正の整数）の
通信レジスタのアドレスＡ（Ａは０を含む正の整数）は
Ａ＝Ｎ＊（ｍ−１）＋ｐ−１により与えられ、 前記相互結合網は互いに相異なる前記通信レジスタモジ
ュールへの複数の同時アクセス要求は独立かつ同時に接
続することを特徴とする並列処理装置。 - 【請求項４】 Ｍ＊Ｎ個（Ｍ及びＮは０を含まない正の
整数）の通信レジスタからなる通信レジスタ部と主記憶
装置と複数の演算処理装置とを有し、さらに前記主記憶
装置と前記演算処理装置と前記通信レジスタ部とを相互
に接続する相互結合網を有し前記複数の演算処理装置で
動作するタスクは連続するアドレスを有するＷ個（Ｗは
正の整数かつＭの約数）の通信レジスタよりなる通信レ
ジスタセットを使用する並列処理装置において、 前記通信レジスタ部は前記複数個の通信レジスタをＮ個
ずつ等分に組分けしたＭ個の通信レジスタモジュールよ
り構成され、 前記通信レジスタモジュールはそれぞれ固有の接続パス
により独立に前記相互結合網に接続され、 ｍ番目（ｍは０を含まない正の整数）の通信レジスタモ
ジュールにあるｐ番目（ｐは０を含まない正の整数）の
通信レジスタのアドレスＡ（Ａは０を含む正の整数）は
Ａ＝Ｍ＊（ｐ−１）＋ｍ−１により与えられ、 前記相互結合網は互いに相異なる前記通信レジスタモジ
ュールへの複数の同時アクセス要求は独立かつ同時に接
続することを特徴とする並列処理装置。 - 【請求項５】 Ｍ＊Ｎ個（Ｍ及びＮは０を含まない正の
整数）の通信レジスタからなる通信レジスタ部と主記憶
装置と複数の演算処理装置とを有し、さらに前記主記憶
装置と前記演算処理装置と前記通信レジスタ部とを相互
に接続する相互結合網を有し前記複数の演算処理装置で
動作するタスクは連続するアドレスを有するＷ個（Ｗは
０を含まない正の整数かつＮの約数）の通信レジスタよ
りなる通信レジスタセットを使用する並列処理装置にお
いて、 前記通信レジスタ部は前記複数個の通信レジスタをＮ個
ずつ等分に組分けしたＭ個の通信レジスタモジュールよ
り構成され、 前記通信レジスタモジュールはそれぞれ固有の接続パス
により独立に前記相互結合網に接続され、 ｍ番目（ｍは０を含まない正の整数）の通信レジスタモ
ジュールにあるｐ番目（ｐは０を含まない正の整数）の
通信レジスタのアドレスＡ（Ａは０を含む正の整数）は
ｐ＝α＊Ｗ＋β＋１（α、βは０を含む正の整数、β＜
Ｗ）としたときにＡ＝α＊Ｗ＊Ｍ＋（ｍ−１）＊Ｗ＋β
により与えられ、 前記相互結合網は互いに相異なる前記通信レジスタモジ
ュールへの複数の同時アクセス要求は独立かつ同時に接
続することを特徴とする並列処理装置。 - 【請求項６】 Ｍ＊Ｎ個（Ｍ及びＮは０を含まない正の
整数）の通信レジスタからなる通信レジスタ部と主記憶
装置と複数の演算処理装置とを有し、さらに前記主記憶
装置と前記演算処理装置と前記通信レジスタ部とを相互
に接続する相互結合網を有し前記複数の演算処理装置で
動作するタスクは連続するアドレスを有するＷ個（Ｗは
正の整数かつＭの約数）の通信レジスタよりなる通信レ
ジスタセットを使用する並列処理装置において、 前記通信レジスタ部は前記複数個の通信レジスタをＮ個
ずつ等分に組分けしたＭ個の通信レジスタモジュールよ
り構成され、 前記通信レジスタモジュールはそれぞれ固有の接続パス
により独立に前記相互結合網に接続され、 ｍ番目（ｍは０を含まない正の整数）の通信レジスタモ
ジュールにあるｐ番目（ｐは０を含まない正の整数）の
通信レジスタのアドレスＡ（Ａは０を含む正の整数）は
ｐ＝γ＊Ｍ＋δ＋１（γ、δは０を含む正の整数、δ＜
Ｍ）としたときにｍ＜δ＋１の場合にはＡ＝Ｍ＊ｐ＋ｍ
−（δ＋１）、ｍ≧δ＋１の場合にはＡ＝Ｍ＊（ｐ−
１）＊ｍ−（δ＋１）により与えられ、 前記相互結合網は互いに相異なる前記通信レジスタモジ
ュールへの複数の同時アクセス要求は独立かつ同時に接
続することを特徴とする並列処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7113321A JP2766217B2 (ja) | 1994-06-14 | 1995-05-11 | 並列処理装置 |
| CA002151673A CA2151673C (en) | 1994-06-14 | 1995-06-13 | Parallel processing system with a plurality of communication register modules |
| US08/489,721 US5805917A (en) | 1994-06-14 | 1995-06-13 | Parallel processing system with a plurality of communication register modules |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13173394 | 1994-06-14 | ||
| JP6-131733 | 1994-06-14 | ||
| JP7113321A JP2766217B2 (ja) | 1994-06-14 | 1995-05-11 | 並列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863440A true JPH0863440A (ja) | 1996-03-08 |
| JP2766217B2 JP2766217B2 (ja) | 1998-06-18 |
Family
ID=26452319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7113321A Expired - Fee Related JP2766217B2 (ja) | 1994-06-14 | 1995-05-11 | 並列処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5805917A (ja) |
| JP (1) | JP2766217B2 (ja) |
| CA (1) | CA2151673C (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
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