KR940009703B1 - 다중 프로세서 시스템의 버스 중재 장치 - Google Patents

다중 프로세서 시스템의 버스 중재 장치 Download PDF

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Abstract

내용 없음.

Description

다중 프로세서 시스템의 버스 중재 장치
제 1 도는 본 발명에 의한 버스 중재 장치의 구성도.
제 2 도는 본 발명에 의한 슬롯 및 중재 버스의 구조도.
제 3 도는 본 발명에 의한 슬롯 및 중재 버스의 일실시 예시도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 백플레인 12 : 고유번호 래치부
13 : 비교부 14 : 중재버스 래치부
S1 내지 Sm : 슬롯 arb1* 내지 arbn* : 중재버스
본 발명은 다중 프로세서 시스템에 있어서, 시스템 버스의 사용을 중재하기 위한 장치에 관한 것이다.
일반적으로 다중 프로세서로 구현되는 중대형급 이상의 시스템은 시스템 버스가 백플레인 보드(Backp1ane Board)화 되어 있고 각 프로세서들은 슬롯에 연결되어 사용되는데 시스템 버스의 사용을 위해 각 프로세서는 프로세서별로 고유번호(ID)와 우선 순위의 규칙이 정해진 소프트웨어를 내장하고 있다. 여기서 백 플레인이라 함은, 여러 프로세서 보드들간의 데이터 전송 매체로서 버스 형태중의 한 형태를 띠는 보드를 말한다.
즉, 비동기 시스템에서는 중재와 관련된 마스터(Master)가 있어 슬레이브(S1ave)들의 버스사용요구를 취합하여 중재후 우선순위가 높은 것에서 버스 그랜트(Bus Grant) 신호를 부여하고 동기 시스템에서는 중재를 위한 로직(1ogic)이 각 프로세서에 모두 있어 시스템 버스의 사용을 중재한다.
그런데 상기 비동기 시스템에서 사용하는 종래의 버스중재 방법은 상기 시스템을 구성하는 프로세서의 수만큼 버스 그랜트 신호와 버스요구(Request) 신호가 필요하고, 상기 동기시스템에서 사용하는 종래의 버스 중재 방법은 중재를 위한 각 프로세서 내의 중재 로직이 복잡한 문제점이 있었다.
따라서, 상기 문제점을 개선하기 위해 안출된 본 발명은 다중 프로세서 시스템에서 있어서, 시스템 버스 사용의 중재를 위해 필요한 신호를 줄이고 백플레인 보드에서 중재에 관련한 대부분의 동작을 실험시킴으로써 중재에 필요한 로직을 간단하고 효율적으로 구성한 버스중재 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 다수(m)의 프로세서에 각각 연결된 다수(m)의 슬롯 및 상기 다수의 슬롯을 2n개씩 묶어서 연결하는 1og2m개의 중재버스와, 상기 다수의 슬롯에 입력되는 프로세서들의 고유번호의 이진 데이타를 래치하였다가 비지신호(BUSY)가 중재 사이클을 나타내면 상기 중재버스상에 출력하는 고유번호 래치수단과, 상기 중재버스에 연결되어 외부의 래치신호에 따라 상기 중재버스상의 데이타를 래치하는 중재버스 래치수단, 및 상기 중재버스 래치수단에서 출력되는 데이타와 상기 고유번호 래치수단에 입력되는 각 프로세서의 고유번호 이진 데이타를 입력으로 하여 비교하여, 각 프로세서로 버스를 사용할 수 있도록 하는 결정신호(EQ)를 출력하는 비교수단을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제 1 도는 본 발명에 의한 버스중재장치의 구성도로, 11은 백플레인, 12는 고유번호 래치부, 13은 비교부, 14는 중재버스 래치부를 각각 나타낸다.
본 발명에 의한 버스중재장치는 제 1 도에 도시한 바와 같이 내부에 슬롯 및 중재버스를 구비한 백플레인(11)과, 고유번호 래치부(12), 비교부(13), 및 중재버스래치부(14)를 구비한다. 여기서 상기 백플레인(11)내의 중재버스는 하나의 버스를 여러개의 프로세서 보드가 동시에 사용할 수 없기에 이때 우선순위에 따라 버스를 사용하게 해주는 버스를 말한다.
상기 고유번호 래치부(12)는 각 프로세서(도면에 도시하지 않았음)가 가지고 있는 고유번호(DⅠ1 내지 IDn)를 입력받아 비지신호(BUSY)가 중재 사이클 상태인 경우, 즉 상기 비지 신호(BUSY)가 논-액티브(Non-Active)상태인 경우 중재를 위해 상기 고유 번호를 백플레인(11)에 있는 슬롯을 통해 중재버스(arb1 내지 arbn)중 해당 중재버스에 출력한다.
상기 중재버스 래치부(13)는 외부의 래치신호에 따라 상기 중재버스(arb1 내지 arbn)상의 데이타를 래치하여 비교부(13)로 제공한다.
상기 비교부(13)는 상기 각 프로세서가 가지고 있는 고유번호(ID1 내지 IDn)를 입력받고 상기 중재버스 래치부(14)를 통해 입력된 중재버스의 값을 입력받아 이들을 비교하는 것으로, 비교결과 같으면 출력신호(EQ)를 논리 "1"레벨로 하여 상기 고유번호에 해당하는 프로세서에 출력하므로써 상기 해당 프로세서가 다음 사이클에서 버스를 사용할 수 있도록 한다.
제 2 도는 제 1 도의 백플레인 보드(11)내의 슬롯 및 중재버스의 구조도로서, 도면에서 S1 내지 Sm은 슬롯, arb1* 내지 arbm*은 중재버스를 각각 나타낸다.
상기 슬롯 및 중재버스는 제 2 도에 도시한 바와 같이 프로세서의 수(m)만큼 형성된 다수(m)의 슬롯(S1 내지 Sm)에 상기 프로세서의 수(m)에 따라 로우 액티브(또는 하이 액티브)인 중재버스(arb1* 내지 arbn*)를 형성하여(n=1og2m) 구성하는데, 상기 각 중재버스(arb1* 내지 arbn*)는 상기 다수의 슬롯(S1 내지 Sm)중 2n개씩 묶어서 연결하고, 상기 각 중재버스 라인은 오픈-콜렉터(Open-Co11ector)로 구성한다.
즉, 첫번째 중재버스(arb1*)에는 각 슬롯(S1 내지 Sm)을 '(S1,S2), (S3,S4) ,…(Sm-3,Sm-2),(Sm-1,Sm)'으로 2(21)개씩 묶어서 연결하고, 두번째 중재버스(arb2*)에는 각 슬롯을 '(S1,S2,S3,S4),(S5,S6,S7,S8),…,(Sm-3,Sm-2,Sm-1,Sm)'으로 4(22)개씩 묶어서 연결하고, 세번째 중재버스(arb3*)에는 각 슬롯을 8(23)개식 묶어서 연결하고, 계속해서 상기와 같은 방법으로 묶어서 연결하여 구성한다.
제 3 도는 본 발명에 의한 슬롯 및 중재버스의 일실시예시도로, 시스템을 구성하는 프로세서 8개(m=8)인 경우의 슬롯 및 중재버스의 구조를 나타낸 것이다.
8개의 프로세서로 구성된 시스템의 백플레인(11)은 제 3 도에 도시한 바와 같이 첫번째 중재버스(arb1*)에는 슬롯(S1 내지 S8)을 '(S1,S2), (S3,S4), (S5,S6), (S7,S8)'로 묶어서 연결하고, 두번째 중재버스(arb2*)에는 슬롯(S1 내지 S8)을 '(S1,S2,S3,S4), (S5,S6,S7,S8)"로 묶어서 연결하고, 세번째 중재버스(arb3*)에는 슬롯(S1 내지 S8)을 '(S1,S2,S3,S4,S5,S6,S7,S8)'로 묶어서 연결한 구조를 갖는다.
상기와 같이 구성된 백플레인(11)의 동작을 아래의 [표 1]을 통하여 상세히 설명하면 다음과 같다.
[표 1]
상기 [표 1]에서 "슬롯"항은 8개의 프로세서(보드)가 접속될 경우의 슬롯의 일련번호를 표시한 것이고, 프로세서 고유번호는 프로세서(보드) 별로 운용자가 설정한 고유번호이다. 이에 따라 프로세서(보드)는 버스의 사용요구시 상기 프로세서 고유번호를 이진수를 나타낸 값(고유번호 '7'인 프로세서는 '111', '0'인 프로세서는 '000')을 고유번호 래치부(12)로 제공하며, 고유번호 래치부(12)는 이를 로우 액티브로 동작시킬 경우, 이들 값을 인버팅하여 래치하며, 이렇게 인버팅하여 래치된 값을 나타내는 것이 [표 1]에서의 "실제출력값"항에 표시된 값이다.
여기서, 고유번호 래치부(12)가 입력받은 프로세서(보드)별 고유번호 이진 데이타를 로우 액티브로 동작시켜 인버팅하여 래치하는 이유는 고유번호가 제일 높은 프로세서가 버스 점유의 우선권을 갖게하기 위한 원칙으로 운동하기 위함이고 만일 고유번호가 제일 낮은 프로세서(보드)에게 점유 우선권을 주려면 하이 액티브로 동작시켜 인버팅하지 않고 입력된 데이타 그대로 래치하여 출력한다.
이제, 상기와 같이 설정된 조건하에서의 구체적인 동작을 살펴보면 다음과 같다.
예를들어, 8개의 프로세서(보드)들중 고유번호 '7', '4', '2', '1'를 가지는 프로세서(보드)가 버스 사용권을 획득하기 위해 같은 중재 사이클동안 해당 슬롯을 통해 동시에 고유번호에 따른 이진 데이타를 출력했을 경우, 슬롯을 통해 고유번호 래치부(12)에서 래치되어 중재버스(arb3*,arb2*,arb1*)에 인가되는 순간의 값은 [표 1]에 도시한 바와 같이, 각각 '000', '011', '101', '110'이 된다.
이러한 값들이 동시에 고유번호 래치부(12)의 출력을 중재 버스 arb3*에는 '0', '0', '1', '1'이, arb2*에는 '0', '1', '0', '1'이, arb1*에는 '0', '1', '1', '0'이 동시에 실리게 된다.
이렇게 되면, 고유번호 래치부(12)의 출력단과 중재버스는 오픈 콜렉터 구조로 접속되어 있으므로, 제 3 도에 도시된 연결구조를 갖는 중재버스 arb3*상에서의 각 데이타는 모두 '0'으로 되고, 중재버스 arb2*상에 있어서는, 슬롯 8 내지 5로 부터의 데이타와 슬롯 4 내지 슬롯 1로 부터의 데이타가 각각 '0'으로 되며, 중재버스 arb1*상에서는 슬롯 8,7로 부터의 데이타는 '0'로, 슬롯 6,5로 부터의 데이타는 '1'로, 슬롯 4,3으로 부터의 데이타는 '1'로, 슬롯 2,1로 부터의 데이타는 '0'으로 되어, 결국 슬롯을 통과한 프로세서(보드)들의 고유번호 이진 데이타는, 각각 '000', '001', '001', '000'으로 된다.
이렇게 중재버스 상에서 바뀐 데이타는 중재버스 래치부(14)에서 래치되어 비교부(13)에 제공된다. 한편, 비교부(13)는 슬롯을 통해 바로 입력된 프로세서(보드)들의 고유번호 이진데이타를 다른 입력단으로 입력받아, 상기 중재버스 래치부(14)로 부터 입력된 데이타와 비교하여, 입력받은 두 값이 동일한 프로세서(보드)에 대해 출력신호(EQ)를 제공하여 바스 사용을 허가한다. 그러므로 제 3 도와 같이 동작하는 경우 '7'의 고유번호를 갖는 프로세서(보드)가 버스 사용을 허가 받게 되는 것이다.
상기와 같은 경우는, 프로세서 고유번호가 제일 높은 프로세서(보드)가 우선권을 갖도록 한 경우이고, 전술한 바와 같이 고유번호 래치부(12)를 하이 액티브로 동작시킬 경우 고유번호 래치부(12)에서는 입력된 고유번호 이진 데이타를 인버팅 하지 않고 그대로 래치하므로, 우선권을 갖는 순서는 상기의 경우와 반대로 프로세서 고유번호가 제일 낮은 프로세서(보드)부터로 된다. 그러므로 어떤 순서로 버스 사용 우선권을 줄 것인가는 사용자가 사전에 고유번호 래치부(12)를 하이 액티브, 또는 로우 액티브중 어느 형태로 세팅시키느냐에 따라 달라지는 것이다.
따라서, 상기와 같이 구성되어 동작하는 본 발명은 중재관련 신호 및 신호선을 줄이므로써 회로를 효율적이고 간단하게 구성할 수 있는 효과를 가진다.

Claims (2)

  1. 다수(m)의 다중 프로세서를 구비하는 시스템의 버스 중재 장치에 있어서 ; 상기 다수(m)의 프로세서에 각각 연결된 다수(m)의 슬롯(S1 내지 Sm) 및 상기 다수의 슬롯(S1 내지 Sm)중 2n개씩 묶어서 연결하는 1og2m개의 중재버스(arb1* 내지 arbn*)와, 상기 다수의 슬롯(S1 내지 Sm)에 입력되는 프로세서들의 고유번호의 이진 데이타를 래치하였다가 비지신호(BUSY)가 중재 사이클을 나타내면 상기 중재버스(arb1* 내지 arbn*)상에 출력하는 고유번호 래치수단과, 외부의 래치신호에 따라 상기 중재버스(arb1* 내지 arbn*)에 연결되어 상기 중재버스(arb1* 내지 arbn*)상의 데이타를 래치하는 중재버스 래치수단(14), 및 상기 중재버스 래치수단(14)에서 출력되는 데이타와 상기 고유번호 래치수단에 입력되는 각 프로세서의 고유번호 이진 데이타를 입력으로 하여 비교하여, 각 프로세서로 버스를 사용할 수 있도록 하는 결정신호(EQ)를 출력하는 비교수단(13)을 구비하는 것을 특징으로 하는 버스 중재 장치.
  2. 제 1 항에 있어서, 고유번호 래치수단과 상기 중재버스(arb1* 내지 arbn*)는 오픈-콜렉터(Open-Co11ector)의 연결구조를 가지도록 한 것을 특징으로 하는 버스 중재 장치.
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