JPH0855016A - 半導体メモリを用いた乗算装置 - Google Patents
半導体メモリを用いた乗算装置Info
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- JPH0855016A JPH0855016A JP7129941A JP12994195A JPH0855016A JP H0855016 A JPH0855016 A JP H0855016A JP 7129941 A JP7129941 A JP 7129941A JP 12994195 A JP12994195 A JP 12994195A JP H0855016 A JPH0855016 A JP H0855016A
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Abstract
(57)【要約】
【目的】 従来技術に比べてＲＯＭ容量を大幅に低減し
た乗算装置を提供する。 【構成】 与えられた８ビットの被乗数Ｘ及び８ビット
の乗数Ｙから１６ビットの積Ｐを求める。被乗数Ｘは各
々４ビットの上位・下位部分ＸU ，ＸL に、乗数Ｙは各
々４ビットの上位・下位部分ＹU ，ＹL にそれぞれ分割
される。４個の８ビット部分積ＸL ×ＹL ，ＸL ×
ＹU ，ＸU ×ＹL 及びＸU ×ＹU を順次算出し、これら
の部分積を加算器１０４で桁合せ加算することにより積
Ｐを算出する。各部分積の算出は、６４バイトの容量を
有するＲＯＭ１０２から６ビットのアドレスで索引され
た近似部分積ＡＰと、補正値生成装置１０７で生成され
た補正値Ｈ及びキャリーＣとの加算により達成される。
た乗算装置を提供する。 【構成】 与えられた８ビットの被乗数Ｘ及び８ビット
の乗数Ｙから１６ビットの積Ｐを求める。被乗数Ｘは各
々４ビットの上位・下位部分ＸU ，ＸL に、乗数Ｙは各
々４ビットの上位・下位部分ＹU ，ＹL にそれぞれ分割
される。４個の８ビット部分積ＸL ×ＹL ，ＸL ×
ＹU ，ＸU ×ＹL 及びＸU ×ＹU を順次算出し、これら
の部分積を加算器１０４で桁合せ加算することにより積
Ｐを算出する。各部分積の算出は、６４バイトの容量を
有するＲＯＭ１０２から６ビットのアドレスで索引され
た近似部分積ＡＰと、補正値生成装置１０７で生成され
た補正値Ｈ及びキャリーＣとの加算により達成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭ（Read Only Me
mory）などの半導体メモリを用いた乗算装置に関するも
のである。
mory）などの半導体メモリを用いた乗算装置に関するも
のである。
【０００２】
【従来の技術】ＲＯＭを用いた従来の乗算装置（以下、
第１の従来技術という。）は、被乗数と乗数との全ての
組合せに係る積をＲＯＭに蓄えておき、与えられた被乗
数及び乗数をアドレスとして、対応する積をＲＯＭから
索引して得るものである。この従来技術によって４ビッ
トの被乗数Ｆ及び４ビットの乗数Ｇから８ビットの積Ｐ
を求める場合には、２4 ×２4 ＝２8 個のアドレスで索
引されるＲＯＭの所要容量は８×２8 ビット、すなわち
２8 ＝２５６バイトである。また、この従来技術によっ
て８ビットの被乗数Ｘ及び８ビットの乗数Ｙから１６ビ
ットの積Ｐを求める場合には、２8 ×２8 ＝２16個のア
ドレスで索引されるＲＯＭの所要容量は１６×２16ビッ
ト、すなわち２17バイトである。
第１の従来技術という。）は、被乗数と乗数との全ての
組合せに係る積をＲＯＭに蓄えておき、与えられた被乗
数及び乗数をアドレスとして、対応する積をＲＯＭから
索引して得るものである。この従来技術によって４ビッ
トの被乗数Ｆ及び４ビットの乗数Ｇから８ビットの積Ｐ
を求める場合には、２4 ×２4 ＝２8 個のアドレスで索
引されるＲＯＭの所要容量は８×２8 ビット、すなわち
２8 ＝２５６バイトである。また、この従来技術によっ
て８ビットの被乗数Ｘ及び８ビットの乗数Ｙから１６ビ
ットの積Ｐを求める場合には、２8 ×２8 ＝２16個のア
ドレスで索引されるＲＯＭの所要容量は１６×２16ビッ
ト、すなわち２17バイトである。
【０００３】特開昭６２−３８９３８号公報に開示され
たＲＯＭ形乗算装置（以下、第２の従来技術という。）
は、与えられた被乗数及び乗数の少なくとも一方の数値
を複数個の部分数値に分割し、被乗数の部分数値と乗数
の部分数値との全ての組合せに係る部分積をそれぞれＲ
ＯＭから索引して得て、これらの部分積の桁合せ加算に
よって、与えられた被乗数及び乗数の積を求めるように
したものである。第２の従来技術によれば、８ビットの
被乗数Ｘ及び８ビットの乗数Ｙから１６ビットの積Ｐを
求める場合に必要なＲＯＭ容量は、第１の従来技術に比
べて１／２9 に低減される。詳細には、第２の従来技術
によれば、８ビットの被乗数Ｘは、 Ｘ＝ＸU ×２4 ＋ＸL …（１） のように、４ビットの上位部分ＸU と４ビットの下位部
分ＸL とに２分割され、８ビットの乗数Ｙは、 Ｙ＝ＹU ×２4 ＋ＹL …（２） のように、４ビットの上位部分ＹU と４ビットの下位部
分ＹL とに２分割される。ここで、 Ｐ＝Ｘ×Ｙ ＝ＸU ×ＹU ×２8 ＋ＸU ×ＹL ×２4 ＋ＸL ×ＹU ×２4 ＋ＸL ×ＹL …（３） であるから、４個の８ビット部分積ＸU ×ＹU ，ＸU ×
ＹL ，ＸL ×ＹU 及びＸL ×ＹL をＲＯＭから索引して
得て、これらの部分積を式（３）に従って桁合せ加算す
ることにより、積Ｐが算出される。したがって、１個の
ＲＯＭを４回索引することとすれば、該ＲＯＭの所要容
量は８×２4 ×２4 ビット、すなわち２8＝２５６バイ
トである。
たＲＯＭ形乗算装置（以下、第２の従来技術という。）
は、与えられた被乗数及び乗数の少なくとも一方の数値
を複数個の部分数値に分割し、被乗数の部分数値と乗数
の部分数値との全ての組合せに係る部分積をそれぞれＲ
ＯＭから索引して得て、これらの部分積の桁合せ加算に
よって、与えられた被乗数及び乗数の積を求めるように
したものである。第２の従来技術によれば、８ビットの
被乗数Ｘ及び８ビットの乗数Ｙから１６ビットの積Ｐを
求める場合に必要なＲＯＭ容量は、第１の従来技術に比
べて１／２9 に低減される。詳細には、第２の従来技術
によれば、８ビットの被乗数Ｘは、 Ｘ＝ＸU ×２4 ＋ＸL …（１） のように、４ビットの上位部分ＸU と４ビットの下位部
分ＸL とに２分割され、８ビットの乗数Ｙは、 Ｙ＝ＹU ×２4 ＋ＹL …（２） のように、４ビットの上位部分ＹU と４ビットの下位部
分ＹL とに２分割される。ここで、 Ｐ＝Ｘ×Ｙ ＝ＸU ×ＹU ×２8 ＋ＸU ×ＹL ×２4 ＋ＸL ×ＹU ×２4 ＋ＸL ×ＹL …（３） であるから、４個の８ビット部分積ＸU ×ＹU ，ＸU ×
ＹL ，ＸL ×ＹU 及びＸL ×ＹL をＲＯＭから索引して
得て、これらの部分積を式（３）に従って桁合せ加算す
ることにより、積Ｐが算出される。したがって、１個の
ＲＯＭを４回索引することとすれば、該ＲＯＭの所要容
量は８×２4 ×２4 ビット、すなわち２8＝２５６バイ
トである。
【０００４】
【発明が解決しようとする課題】上記第１の従来技術
は、単純な構成である点はメリットであるが、大きなＲ
ＯＭ容量を要するデメリットがあった。浮動小数点算術
演算装置に組み込まれる乗算装置の場合には、乗算装置
の占有面積を低減する意味から小さいＲＯＭ容量が望ま
れる。
は、単純な構成である点はメリットであるが、大きなＲ
ＯＭ容量を要するデメリットがあった。浮動小数点算術
演算装置に組み込まれる乗算装置の場合には、乗算装置
の占有面積を低減する意味から小さいＲＯＭ容量が望ま
れる。
【０００５】また、上記第２の従来技術は、各々８ビッ
ト以上の被乗数及び乗数から積を算出する場合には、Ｒ
ＯＭ容量の低減効果にあまり多くを望めなかった。
ト以上の被乗数及び乗数から積を算出する場合には、Ｒ
ＯＭ容量の低減効果にあまり多くを望めなかった。
【０００６】本発明の目的は、上記第１及び第２の従来
技術に比べてＲＯＭ容量を大幅に低減した乗算装置を提
供することにある。
技術に比べてＲＯＭ容量を大幅に低減した乗算装置を提
供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の乗算装置は、与えられた被乗数及び乗数の
うちの一部のビットを使用せずにＲＯＭから近似積を索
引する一方、前記一部のビットに基づいて補正値を生成
し、前記索引された近似値と前記生成された補正値との
合成加算により前記与えられた被乗数及び乗数の真の積
を算出することとしたものである。
に、本発明の乗算装置は、与えられた被乗数及び乗数の
うちの一部のビットを使用せずにＲＯＭから近似積を索
引する一方、前記一部のビットに基づいて補正値を生成
し、前記索引された近似値と前記生成された補正値との
合成加算により前記与えられた被乗数及び乗数の真の積
を算出することとしたものである。
【０００８】与えられた被乗数及び乗数のうちの少なく
とも一方の数値を複数個の部分数値に分割する場合に
は、複数個の部分積の各々の算出過程において前記近似
積と補正値との合成加算が実行される。
とも一方の数値を複数個の部分数値に分割する場合に
は、複数個の部分積の各々の算出過程において前記近似
積と補正値との合成加算が実行される。
【０００９】
【作用】本発明の乗算装置によれば、与えられた被乗数
及び乗数のうちの一部のビットを使用せずにＲＯＭから
近似積が索引される。したがって、真の積をＲＯＭに蓄
えていた従来に比べて、ＲＯＭの所要容量が大幅に低減
される。
及び乗数のうちの一部のビットを使用せずにＲＯＭから
近似積が索引される。したがって、真の積をＲＯＭに蓄
えていた従来に比べて、ＲＯＭの所要容量が大幅に低減
される。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１１】（実施例１）図１の乗算装置は、与えられ
た４ビットの被乗数Ｆ及び４ビットの乗数Ｇから８ビッ
トの積Ｐ（７：０）を求めるものであって、ＲＯＭ１０
２と、補正値生成装置１０７と、加算器１１０とを備え
ている。
た４ビットの被乗数Ｆ及び４ビットの乗数Ｇから８ビッ
トの積Ｐ（７：０）を求めるものであって、ＲＯＭ１０
２と、補正値生成装置１０７と、加算器１１０とを備え
ている。
【００１２】図１の乗算装置では、４ビットの乗数Ｇ
は、 Ｇ＝ＧU ×２2 ＋ＧL …（４） のように、２ビットの上位部分ＧU と２ビットの下位部
分ＧL とに２分割される。４ビットの被乗数Ｆと２ビッ
トの乗数上位部分ＧU とは、ＲＯＭ１０２にアドレスＡ
として供給される。また、４ビットの被乗数Ｆと２ビッ
トの乗数下位部分ＧL とは、補正値生成装置１０７に入
力データＢとして供給される。
は、 Ｇ＝ＧU ×２2 ＋ＧL …（４） のように、２ビットの上位部分ＧU と２ビットの下位部
分ＧL とに２分割される。４ビットの被乗数Ｆと２ビッ
トの乗数上位部分ＧU とは、ＲＯＭ１０２にアドレスＡ
として供給される。また、４ビットの被乗数Ｆと２ビッ
トの乗数下位部分ＧL とは、補正値生成装置１０７に入
力データＢとして供給される。
【００１３】ここで、仮の乗数Ｇ′及び近似積ＡＰを、 Ｇ′＝ＧU ×２2 ＋１ …（５） ＡＰ＝Ｆ×Ｇ′ …（６） のように定義する。したがって、 ＡＰ＝Ｆ×ＧU ×２2 ＋Ｆ …（７） である。一方、真の積Ｐは、 Ｐ＝Ｆ×Ｇ ＝Ｆ×ＧU ×２2 ＋Ｆ×ＧL …（８） である。したがって、真の積Ｐと近似積ＡＰとの差Ｄ
は、 Ｄ＝Ｐ−ＡＰ ＝Ｆ×（ＧL −１） …（９） である。ここに、ＧL ＝３（２進数で１１）ならばＤ＝
２×Ｆであり、ＧL ＝２（２進数で１０）ならばＤ＝Ｆ
であり、ＧL ＝１（２進数で０１）ならばＤ＝０であ
り、ＧL ＝０（２進数で００）ならばＤ＝−Ｆである。
近似積ＡＰと差Ｄとが求まれば、真の積Ｐは、 Ｐ＝ＡＰ＋Ｄ …（１０） に従って算出できる。
は、 Ｄ＝Ｐ−ＡＰ ＝Ｆ×（ＧL −１） …（９） である。ここに、ＧL ＝３（２進数で１１）ならばＤ＝
２×Ｆであり、ＧL ＝２（２進数で１０）ならばＤ＝Ｆ
であり、ＧL ＝１（２進数で０１）ならばＤ＝０であ
り、ＧL ＝０（２進数で００）ならばＤ＝−Ｆである。
近似積ＡＰと差Ｄとが求まれば、真の積Ｐは、 Ｐ＝ＡＰ＋Ｄ …（１０） に従って算出できる。
【００１４】ＲＯＭ１０２は、６４個の８ビット近似積
ＡＰを蓄えており、与えられた被乗数Ｆ及び乗数上位部
分ＧU をアドレスとして、対応する１個の近似積ＡＰが
索引されるものである。２4 ×２2 ＝２6 個のアドレス
で索引されるＲＯＭ１０２の所要容量は８×２6 ビッ
ト、すなわち２6 ＝６４バイトであり、第１の従来技術
に比べて１／４に低減される。
ＡＰを蓄えており、与えられた被乗数Ｆ及び乗数上位部
分ＧU をアドレスとして、対応する１個の近似積ＡＰが
索引されるものである。２4 ×２2 ＝２6 個のアドレス
で索引されるＲＯＭ１０２の所要容量は８×２6 ビッ
ト、すなわち２6 ＝６４バイトであり、第１の従来技術
に比べて１／４に低減される。
【００１５】補正値生成装置１０７は、ＲＯＭ１０２の
索引と並行して、与えられた被乗数Ｆ及び乗数下位部分
ＧL から、５ビットの補正値Ｈと、１ビットのキャリー
Ｃとを生成するものである。ＧL ＝３ならばＨ＝２×Ｆ
かつＣ＝０であり、ＧL ＝２ならばＨ＝ＦかつＣ＝０で
あり、ＧL ＝１ならばＨ＝０かつＣ＝０であり、ＧL＝
０ならばＨ＝ INV（Ｆ）かつＣ＝１である。ここに、 I
NV（Ｆ）は、被乗数Ｆの全てのビットを反転して得られ
る数値、すなわち被乗数Ｆの“１の補数”を意味する。
このような機能を有する補正値生成装置１０７は、被乗
数Ｆの２倍操作のための１個のシフタと、被乗数Ｆの反
転操作のための複数個のインバータとで構成できる。
索引と並行して、与えられた被乗数Ｆ及び乗数下位部分
ＧL から、５ビットの補正値Ｈと、１ビットのキャリー
Ｃとを生成するものである。ＧL ＝３ならばＨ＝２×Ｆ
かつＣ＝０であり、ＧL ＝２ならばＨ＝ＦかつＣ＝０で
あり、ＧL ＝１ならばＨ＝０かつＣ＝０であり、ＧL＝
０ならばＨ＝ INV（Ｆ）かつＣ＝１である。ここに、 I
NV（Ｆ）は、被乗数Ｆの全てのビットを反転して得られ
る数値、すなわち被乗数Ｆの“１の補数”を意味する。
このような機能を有する補正値生成装置１０７は、被乗
数Ｆの２倍操作のための１個のシフタと、被乗数Ｆの反
転操作のための複数個のインバータとで構成できる。
【００１６】加算器１１０は、ＲＯＭ１０２から索引さ
れた近似積ＡＰと補正値生成装置１０７により生成され
た補正値Ｈ及びキャリーＣとを、式（１０）に従って合
成加算することにより、積Ｐを算出するものである。
れた近似積ＡＰと補正値生成装置１０７により生成され
た補正値Ｈ及びキャリーＣとを、式（１０）に従って合
成加算することにより、積Ｐを算出するものである。
【００１７】以上のとおり、図１の乗算装置によれば、
比較的単純な構成で、第１の従来技術に比べてＲＯＭ容
量を１／４に低減できる。
比較的単純な構成で、第１の従来技術に比べてＲＯＭ容
量を１／４に低減できる。
【００１８】（実施例２）図２の乗算装置は、与えられ
た４ビットの被乗数Ｆ及び４ビットの乗数Ｇから４ビッ
トの丸め積ＲＰ（３：０）を求めるものであって、図１
の構成に丸め回路１５０を付加したものである。丸め回
路１５０は、丸めキャリー生成装置１５１と加算器１５
２とで構成される。丸めキャリー生成装置１５１は、加
算器１１０から供給される８ビットの積Ｐのうちの４ビ
ットの下位部分Ｐ（３：０）から丸めキャリーＲを生成
するものであって、四捨五入の場合には該下位部分Ｐ
（３：０）のうちの最上位ビットＰ（３）を丸めキャリ
ーＲとし、切り上げの場合には該下位部分Ｐ（３：０）
を構成する４ビットの論理和を丸めキャリーＲとする。
加算器１５２は、加算器１１０から供給される８ビット
の積Ｐのうちの４ビットの上位部分Ｐ（７：４）と、生
成された丸めキャリーＲとの丸め加算により、丸め積Ｒ
Ｐを算出するものである。なお、切り捨ての場合には、
４ビットの上位部分Ｐ（７：４）をそのまま丸め積ＲＰ
とすればよい。丸め積ＲＰのビット数は４以外でもよ
い。
た４ビットの被乗数Ｆ及び４ビットの乗数Ｇから４ビッ
トの丸め積ＲＰ（３：０）を求めるものであって、図１
の構成に丸め回路１５０を付加したものである。丸め回
路１５０は、丸めキャリー生成装置１５１と加算器１５
２とで構成される。丸めキャリー生成装置１５１は、加
算器１１０から供給される８ビットの積Ｐのうちの４ビ
ットの下位部分Ｐ（３：０）から丸めキャリーＲを生成
するものであって、四捨五入の場合には該下位部分Ｐ
（３：０）のうちの最上位ビットＰ（３）を丸めキャリ
ーＲとし、切り上げの場合には該下位部分Ｐ（３：０）
を構成する４ビットの論理和を丸めキャリーＲとする。
加算器１５２は、加算器１１０から供給される８ビット
の積Ｐのうちの４ビットの上位部分Ｐ（７：４）と、生
成された丸めキャリーＲとの丸め加算により、丸め積Ｒ
Ｐを算出するものである。なお、切り捨ての場合には、
４ビットの上位部分Ｐ（７：４）をそのまま丸め積ＲＰ
とすればよい。丸め積ＲＰのビット数は４以外でもよ
い。
【００１９】（実施例３）図３の乗算装置は、与えられ
た８ビットの被乗数Ｘ及び８ビットの乗数Ｙから１６ビ
ットの積Ｐ（１５：０）を求めるものであって、第２の
従来技術において説明した式（３）中の４個の８ビット
部分積ＸU ×ＹU ，ＸU ×ＹL ，ＸL ×ＹU 及びＸL ×
ＹL の各々の算出に、図１中のＲＯＭ１０２及び補正値
生成装置１０７を利用したものである。ＲＯＭ１０２の
容量は前記のとおり６４バイトであり、第２の従来技術
に比べて１／４に低減される。
た８ビットの被乗数Ｘ及び８ビットの乗数Ｙから１６ビ
ットの積Ｐ（１５：０）を求めるものであって、第２の
従来技術において説明した式（３）中の４個の８ビット
部分積ＸU ×ＹU ，ＸU ×ＹL ，ＸL ×ＹU 及びＸL ×
ＹL の各々の算出に、図１中のＲＯＭ１０２及び補正値
生成装置１０７を利用したものである。ＲＯＭ１０２の
容量は前記のとおり６４バイトであり、第２の従来技術
に比べて１／４に低減される。
【００２０】図３の乗算装置は、ＲＯＭ１０２及び補正
値生成装置１０７に加えて、第１のセレクタ１０１、４
個のＤタイプ・フリップフロップ（ＤＦＦ）を有するラ
ッチ回路１０３、加算器１０４、第２のセレクタ１０５
及び制御装置１０６を備えている。
値生成装置１０７に加えて、第１のセレクタ１０１、４
個のＤタイプ・フリップフロップ（ＤＦＦ）を有するラ
ッチ回路１０３、加算器１０４、第２のセレクタ１０５
及び制御装置１０６を備えている。
【００２１】第１のセレクタ１０１は、まず被乗数下位
部分ＸL 及び乗数下位部分ＹL からなる８ビットデータ
を選択し、次に被乗数下位部分ＸL 及び乗数上位部分Ｙ
U からなる８ビットデータを選択し、次に被乗数上位部
分ＸU 及び乗数下位部分ＹLからなる８ビットデータを
選択し、最後に被乗数上位部分ＸU 及び乗数上位部分Ｙ
U からなる８ビットデータを選択するものである。第１
のセレクタ１０１によって順次選択された４個の８ビッ
トデータはそれぞれ、図１の乗算装置において説明した
ように、４ビットの第１データＦと、２ビットの第２デ
ータＧU と、２ビットの第３データＧL とに分けて、Ｒ
ＯＭ１０２及び補正値生成装置１０７へ供給される。Ｒ
ＯＭ１０２から４個の８ビットデータの各々に対応した
４個の近似部分積ＡＰが順次索引され、補正値生成装置
１０７は４個の８ビットデータの各々に対応した４個の
補正値Ｈ及び４個のキャリーＣを順次生成する。ラッチ
回路１０３において、第１のＤＦＦは部分積の和（以
下、中間和という。）Ｗを、第２のＤＦＦは近似部分積
ＡＰを、第３のＤＦＦは補正値Ｈを、第４のＤＦＦはキ
ャリーＣをそれぞれ保持するものである。加算器１０４
は、第１のＤＦＦに保持された中間和Ｗと、第２のＤＦ
Ｆに保持された近似部分積ＡＰと、第３のＤＦＦに保持
された補正値Ｈと、第４のＤＦＦに保持されたキャリー
Ｃとの桁合せ加算を実行することにより部分和Ｚを算出
するものであって、図１中の加算器１１０に相当する。
第２のセレクタ１０５は、加算器１０４によって算出さ
れた８ビット及び１２ビットの部分和Ｚを中間和Ｗとし
てラッチ回路１０３の第１のＤＦＦへ供給したり、加算
器１０４によって算出された１６ビットの部分和Ｚを最
終結果である１６ビットの積Ｐとして乗算装置の外部へ
出力したりするものである。制御装置１０６は、第１の
セレクタ１０１、ラッチ回路１０３、加算器１０４及び
第２のセレクタ１０５の各々の動作を制御するものであ
る。
部分ＸL 及び乗数下位部分ＹL からなる８ビットデータ
を選択し、次に被乗数下位部分ＸL 及び乗数上位部分Ｙ
U からなる８ビットデータを選択し、次に被乗数上位部
分ＸU 及び乗数下位部分ＹLからなる８ビットデータを
選択し、最後に被乗数上位部分ＸU 及び乗数上位部分Ｙ
U からなる８ビットデータを選択するものである。第１
のセレクタ１０１によって順次選択された４個の８ビッ
トデータはそれぞれ、図１の乗算装置において説明した
ように、４ビットの第１データＦと、２ビットの第２デ
ータＧU と、２ビットの第３データＧL とに分けて、Ｒ
ＯＭ１０２及び補正値生成装置１０７へ供給される。Ｒ
ＯＭ１０２から４個の８ビットデータの各々に対応した
４個の近似部分積ＡＰが順次索引され、補正値生成装置
１０７は４個の８ビットデータの各々に対応した４個の
補正値Ｈ及び４個のキャリーＣを順次生成する。ラッチ
回路１０３において、第１のＤＦＦは部分積の和（以
下、中間和という。）Ｗを、第２のＤＦＦは近似部分積
ＡＰを、第３のＤＦＦは補正値Ｈを、第４のＤＦＦはキ
ャリーＣをそれぞれ保持するものである。加算器１０４
は、第１のＤＦＦに保持された中間和Ｗと、第２のＤＦ
Ｆに保持された近似部分積ＡＰと、第３のＤＦＦに保持
された補正値Ｈと、第４のＤＦＦに保持されたキャリー
Ｃとの桁合せ加算を実行することにより部分和Ｚを算出
するものであって、図１中の加算器１１０に相当する。
第２のセレクタ１０５は、加算器１０４によって算出さ
れた８ビット及び１２ビットの部分和Ｚを中間和Ｗとし
てラッチ回路１０３の第１のＤＦＦへ供給したり、加算
器１０４によって算出された１６ビットの部分和Ｚを最
終結果である１６ビットの積Ｐとして乗算装置の外部へ
出力したりするものである。制御装置１０６は、第１の
セレクタ１０１、ラッチ回路１０３、加算器１０４及び
第２のセレクタ１０５の各々の動作を制御するものであ
る。
【００２２】図３の乗算装置によれば、加算器１０４に
より、８ビット部分和Ｚ1 ＝ＸL ×ＹL 、１２ビット部
分和Ｚ2 ＝ＸL ×ＹU ×２4 ＋ＸL ×ＹL 、次の１２ビ
ット部分和Ｚ3 ＝ＸU ×ＹL ×２4 ＋ＸL ×ＹU ×２4
＋ＸL ×ＹL 、及び、１６ビット部分和Ｚ4 ＝ＸU ×Ｙ
U ×２8 ＋ＸU ×ＹL ×２4 ＋ＸL ×ＹU ×２4 ＋ＸL
×ＹL すなわち１６ビットの積Ｐが順次算出される。こ
のうち、前三者Ｚ1 ，Ｚ2 ，Ｚ3 は、中間和Ｗとして、
ラッチ回路１０３の第１のＤＦＦを介して加算器１０４
へフィードバックされる。ラッチ回路１０３で本乗算装
置のパイプライン動作を実現している。
より、８ビット部分和Ｚ1 ＝ＸL ×ＹL 、１２ビット部
分和Ｚ2 ＝ＸL ×ＹU ×２4 ＋ＸL ×ＹL 、次の１２ビ
ット部分和Ｚ3 ＝ＸU ×ＹL ×２4 ＋ＸL ×ＹU ×２4
＋ＸL ×ＹL 、及び、１６ビット部分和Ｚ4 ＝ＸU ×Ｙ
U ×２8 ＋ＸU ×ＹL ×２4 ＋ＸL ×ＹU ×２4 ＋ＸL
×ＹL すなわち１６ビットの積Ｐが順次算出される。こ
のうち、前三者Ｚ1 ，Ｚ2 ，Ｚ3 は、中間和Ｗとして、
ラッチ回路１０３の第１のＤＦＦを介して加算器１０４
へフィードバックされる。ラッチ回路１０３で本乗算装
置のパイプライン動作を実現している。
【００２３】なお、１６ビットの積Ｐ（１５：０）のう
ちの８ビットの下位部分の四捨五入又は切り上げを行う
場合には、図２の場合と同様の丸め回路１５０を図３の
乗算装置に付加すればよい。ただし、丸めビットＲは下
位部分Ｐ（７：０）に基づいて決定され、８ビットの丸
め積が得られる。
ちの８ビットの下位部分の四捨五入又は切り上げを行う
場合には、図２の場合と同様の丸め回路１５０を図３の
乗算装置に付加すればよい。ただし、丸めビットＲは下
位部分Ｐ（７：０）に基づいて決定され、８ビットの丸
め積が得られる。
【００２４】（実施例４）図４の乗算装置は、与えられ
た８ビットの被乗数Ｘ及び８ビットの乗数Ｙから８ビッ
トの丸め積ＲＰ（７：０）を求めるものであって、図２
中の丸めキャリー生成装置１５１を図３の構成に付加し
たものである。図４の乗算装置の加算器１０４は、近似
積ＡＰと補正値ＨとキャリーＣとの合成加算と、４個の
部分積ＸU×ＹU ，ＸU ×ＹL ，ＸL ×ＹU 及びＸL ×
ＹL の桁合せ加算とに加えて、１６ビット部分和Ｚ4 の
丸め加算をも実行するようになっている。ラッチ回路１
０３は、図３中の４個のＤＦＦに加えて、第５及び第６
のＤＦＦを有する。
た８ビットの被乗数Ｘ及び８ビットの乗数Ｙから８ビッ
トの丸め積ＲＰ（７：０）を求めるものであって、図２
中の丸めキャリー生成装置１５１を図３の構成に付加し
たものである。図４の乗算装置の加算器１０４は、近似
積ＡＰと補正値ＨとキャリーＣとの合成加算と、４個の
部分積ＸU×ＹU ，ＸU ×ＹL ，ＸL ×ＹU 及びＸL ×
ＹL の桁合せ加算とに加えて、１６ビット部分和Ｚ4 の
丸め加算をも実行するようになっている。ラッチ回路１
０３は、図３中の４個のＤＦＦに加えて、第５及び第６
のＤＦＦを有する。
【００２５】加算器１０４において１２ビット部分和Ｚ
3 が算出された時点で、該１２ビット部分和Ｚ3 のうち
の８ビットの下位部分は、最終結果である１６ビットの
積Ｐのうちの８ビットの下位部分Ｐ（７：０）と一致
し、確定する。第２のセレクタ１０５は、加算器１０４
によって順次算出された４個の部分和Ｚ1 ，Ｚ2 ，Ｚ3
及びＺ4 を中間和Ｗとしてラッチ回路１０３の第１のＤ
ＦＦへ供給したり、加算器１０４によって１２ビット部
分和Ｚ3 が算出された時点で積Ｐの確定部分Ｐ（７：
０）をラッチ回路１０３の第５のＤＦＦへ供給したり、
加算器１０４による１６ビット部分和Ｚ4 の丸め加算結
果のうちの８ビットの上位部分を丸め積ＲＰとして乗算
装置の外部へ出力したりする。丸めキャリー生成装置１
５１は、ラッチ回路１０３の第５のＤＦＦに保持された
確定部分Ｐ（７：０）から丸めキャリーＲを生成するも
のであって、四捨五入の場合には該確定部分Ｐ（７：
０）のうちの最上位ビットＰ（７）を丸めキャリーＲと
し、切り上げの場合には該確定部分Ｐ（７：０）を構成
する８ビットの論理和を丸めキャリーＲとする。生成さ
れた丸めキャリーＲは、ラッチ回路１０３の第６のＤＦ
Ｆを介して、丸め加算の際に加算器１０４へ供給され
る。
3 が算出された時点で、該１２ビット部分和Ｚ3 のうち
の８ビットの下位部分は、最終結果である１６ビットの
積Ｐのうちの８ビットの下位部分Ｐ（７：０）と一致
し、確定する。第２のセレクタ１０５は、加算器１０４
によって順次算出された４個の部分和Ｚ1 ，Ｚ2 ，Ｚ3
及びＺ4 を中間和Ｗとしてラッチ回路１０３の第１のＤ
ＦＦへ供給したり、加算器１０４によって１２ビット部
分和Ｚ3 が算出された時点で積Ｐの確定部分Ｐ（７：
０）をラッチ回路１０３の第５のＤＦＦへ供給したり、
加算器１０４による１６ビット部分和Ｚ4 の丸め加算結
果のうちの８ビットの上位部分を丸め積ＲＰとして乗算
装置の外部へ出力したりする。丸めキャリー生成装置１
５１は、ラッチ回路１０３の第５のＤＦＦに保持された
確定部分Ｐ（７：０）から丸めキャリーＲを生成するも
のであって、四捨五入の場合には該確定部分Ｐ（７：
０）のうちの最上位ビットＰ（７）を丸めキャリーＲと
し、切り上げの場合には該確定部分Ｐ（７：０）を構成
する８ビットの論理和を丸めキャリーＲとする。生成さ
れた丸めキャリーＲは、ラッチ回路１０３の第６のＤＦ
Ｆを介して、丸め加算の際に加算器１０４へ供給され
る。
【００２６】図４の乗算装置によれば、加算器１０４が
１２ビット部分和Ｚ3 から１６ビット部分和Ｚ4 を算出
するのと並行して丸めキャリーＲを生成することができ
るので、１６ビット部分和Ｚ4 の算出後に直ちに丸め積
ＲＰが得られる。
１２ビット部分和Ｚ3 から１６ビット部分和Ｚ4 を算出
するのと並行して丸めキャリーＲを生成することができ
るので、１６ビット部分和Ｚ4 の算出後に直ちに丸め積
ＲＰが得られる。
【００２７】なお、被乗数及び乗数のビット数は上記の
例（４ビット又は８ビット）に限らない。また、上記各
例では、ＲＯＭから近似積又は近似部分積ＡＰを索引す
る際に２ビットの乗数下位部分ＧL を１に固定して得ら
れる仮の乗数Ｇ′を採用することとしたが、固定部分の
ビット数及び固定値は任意である。被乗数の一部のビッ
トを固定したり、被乗数及び乗数の両者の一部ビットを
固定したりしてもよい。また、図３及び図４の乗算装置
では、４個の近似部分積を求めるように被乗数Ｘ及び乗
数Ｙを各々４ビットの２ブロックに分割することとした
が、分割ブロック数及び各ブロックのビット数は任意で
ある。
例（４ビット又は８ビット）に限らない。また、上記各
例では、ＲＯＭから近似積又は近似部分積ＡＰを索引す
る際に２ビットの乗数下位部分ＧL を１に固定して得ら
れる仮の乗数Ｇ′を採用することとしたが、固定部分の
ビット数及び固定値は任意である。被乗数の一部のビッ
トを固定したり、被乗数及び乗数の両者の一部ビットを
固定したりしてもよい。また、図３及び図４の乗算装置
では、４個の近似部分積を求めるように被乗数Ｘ及び乗
数Ｙを各々４ビットの２ブロックに分割することとした
が、分割ブロック数及び各ブロックのビット数は任意で
ある。
【００２８】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、与えられた被乗数及び乗数のうちの一部のビットを
使用せずにＲＯＭから近似積を索引する一方、前記一部
のビットに基づいて補正値を生成し、前記索引された近
似値と前記生成された補正値との合成加算により前記与
えられた被乗数及び乗数の真の積を算出することとした
ので、真の積をＲＯＭに蓄えていた従来に比べてＲＯＭ
の所要容量を大幅に低減することができる。
ば、与えられた被乗数及び乗数のうちの一部のビットを
使用せずにＲＯＭから近似積を索引する一方、前記一部
のビットに基づいて補正値を生成し、前記索引された近
似値と前記生成された補正値との合成加算により前記与
えられた被乗数及び乗数の真の積を算出することとした
ので、真の積をＲＯＭに蓄えていた従来に比べてＲＯＭ
の所要容量を大幅に低減することができる。
【図１】本発明の第１の実施例に係る乗算装置の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の第２の実施例に係る乗算装置の構成を
示すブロック図である。
示すブロック図である。
【図３】本発明の第３の実施例に係る乗算装置の構成を
示すブロック図である。
示すブロック図である。
【図４】本発明の第４の実施例に係る乗算装置の構成を
示すブロック図である。
示すブロック図である。
１０１ セレクタ １０２ ＲＯＭ １０３ ラッチ回路 １０４ 加算器 １０５ セレクタ １０６ 制御装置 １０７ 補正値生成装置 １１０ 加算器 １５０ 丸め回路 １５１ 丸めキャリー生成装置 １５２ 加算器
Claims (10)
- 【請求項１】 複数の近似積を記憶し、与えられた第１
及び第２の数値をマージして得られる第１の合成数値を
構成する複数ビットのうちの一部のビットを除いて得ら
れる第２の合成数値をアドレスとして、前記与えられた
第１及び第２の数値に対応した近似積を索引するための
手段と、 前記一部のビットに基づいて補正値を生成するための手
段と、 前記索引された近似値と前記生成された補正値との合成
加算により、前記与えられた第１及び第２の数値の積を
算出するための手段とを備えたことを特徴とする乗算装
置。 - 【請求項２】 請求項１記載の乗算装置において、 前記算出された第１及び第２の数値の積を丸めるための
手段を更に備えたことを特徴とする乗算装置。 - 【請求項３】 請求項２記載の乗算装置において、 前記第１及び第２の数値の積を丸めるための手段は、 前記第１及び第２の数値の積のうちの下位部分から丸め
キャリーを生成するための手段と、 前記第１及び第２の数値の積のうちの上位部分と前記生
成された丸めキャリーとの丸め加算により、前記第１及
び第２の数値の丸め積を算出するための手段とを備えた
ことを特徴とする乗算装置。 - 【請求項４】 請求項１記載の乗算装置において、 与えられた被乗数及び乗数から複数個の部分積が得られ
るように、前記与えられた被乗数及び乗数を前記第１及
び第２の数値に分割するための手段と、 前記複数個の部分積の桁合せ加算により、前記与えられ
た被乗数及び乗数の積を算出するための手段とを更に備
えたことを特徴とする乗算装置。 - 【請求項５】 請求項４記載の乗算装置において、 前記複数個の部分積の各々を構成する前記索引された近
似積と前記生成された補正値とを一時保持するための手
段を更に備えたことを特徴とする乗算装置。 - 【請求項６】 請求項４記載の乗算装置において、 前記合成加算及び前記桁合せ加算を実行するための１個
の加算器を備えたことを特徴とする乗算装置。 - 【請求項７】 請求項４記載の乗算装置において、 前記算出された被乗数及び乗数の積を丸めるための手段
を更に備えたことを特徴とする乗算装置。 - 【請求項８】 請求項７記載の乗算装置において、 前記被乗数及び乗数の積を丸めるための手段は、 前記被乗数及び乗数の積のうちの下位部分から丸めキャ
リーを生成するための手段と、 前記被乗数及び乗数の積のうちの上位部分と前記生成さ
れた丸めキャリーとの丸め加算により、前記被乗数及び
乗数の丸め積を算出するための手段とを備えたことを特
徴とする乗算装置。 - 【請求項９】 請求項８記載の乗算装置において、 前記生成された丸めキャリーを一時保持するための手段
を更に備えたことを特徴とする乗算装置。 - 【請求項１０】 請求項８記載の乗算装置において、 前記桁合せ加算及び前記丸め加算を実行するための１個
の加算器を備えたことを特徴とする乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12994195A JP3197186B2 (ja) | 1994-06-07 | 1995-05-29 | 半導体メモリを用いた乗算装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12502594 | 1994-06-07 | ||
| JP6-125025 | 1994-06-07 | ||
| JP12994195A JP3197186B2 (ja) | 1994-06-07 | 1995-05-29 | 半導体メモリを用いた乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855016A true JPH0855016A (ja) | 1996-02-27 |
| JP3197186B2 JP3197186B2 (ja) | 2001-08-13 |
Family
ID=26461568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12994195A Expired - Fee Related JP3197186B2 (ja) | 1994-06-07 | 1995-05-29 | 半導体メモリを用いた乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197186B2 (ja) |
-
1995
- 1995-05-29 JP JP12994195A patent/JP3197186B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3197186B2 (ja) | 2001-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010522 |
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