JPH0845297A - Ｉｃカードのパラレル／シリアル変換回路 - Google Patents
Ｉｃカードのパラレル／シリアル変換回路Info
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- JPH0845297A JPH0845297A JP6177774A JP17777494A JPH0845297A JP H0845297 A JPH0845297 A JP H0845297A JP 6177774 A JP6177774 A JP 6177774A JP 17777494 A JP17777494 A JP 17777494A JP H0845297 A JPH0845297 A JP H0845297A
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Abstract
(57)【要約】 （修正有）
【目的】 パラレル入力データの読み込み、書き込みに
小容量でシリアル入出力インタフェースを持つ安価でピ
ン数の少ないシリアルメモリの使用。 【構成】 リードコマンド或いはライトコマンド、種々
のクロックを出力するコントローラ５と、ライトデータ
をシリアル変換するデータ用シフトレジスタ１と、アド
レス信号をシリアル変換するアドレス用シフトレジスタ
２と、リードコマンド或いはライトコマンドをシリアル
変換するコマンド用シフトレジスタ３と、コントローラ
からのセレクト信号に対応した各信号を出力するセレク
タ８と、セレクタの信号でアドレスのデータをシリアル
変換し、ライトデータを決定されたアドレスにライトす
るシリアルメモリ６と、シリアルメモリからのアドレス
のデータをパラレル変換するパラレル変換用シフトレジ
スタ７と、パラレル変換用シフトレジスタがパラレル変
換したデータをデータバスに出力するデータバッファ４
とで構成される。
小容量でシリアル入出力インタフェースを持つ安価でピ
ン数の少ないシリアルメモリの使用。 【構成】 リードコマンド或いはライトコマンド、種々
のクロックを出力するコントローラ５と、ライトデータ
をシリアル変換するデータ用シフトレジスタ１と、アド
レス信号をシリアル変換するアドレス用シフトレジスタ
２と、リードコマンド或いはライトコマンドをシリアル
変換するコマンド用シフトレジスタ３と、コントローラ
からのセレクト信号に対応した各信号を出力するセレク
タ８と、セレクタの信号でアドレスのデータをシリアル
変換し、ライトデータを決定されたアドレスにライトす
るシリアルメモリ６と、シリアルメモリからのアドレス
のデータをパラレル変換するパラレル変換用シフトレジ
スタ７と、パラレル変換用シフトレジスタがパラレル変
換したデータをデータバスに出力するデータバッファ４
とで構成される。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣカード、特にカ
ード属性情報を有するＰＣＭＣＩＡ（ピーシメモリカー
ド インタナショナル アソシエーション）の規格に対
応するＩＣカードのシリアルメモリとのパラレル／シリ
アル変換回路に関するものである。
ード属性情報を有するＰＣＭＣＩＡ（ピーシメモリカー
ド インタナショナル アソシエーション）の規格に対
応するＩＣカードのシリアルメモリとのパラレル／シリ
アル変換回路に関するものである。
【０００２】
【従来の技術】一般に、従来のＩＣカードのカード属性
情報用メモリは、８ビットパラレルデータ入出力を有す
るＥ2 ＰＲＯＭで構成されていた。
情報用メモリは、８ビットパラレルデータ入出力を有す
るＥ2 ＰＲＯＭで構成されていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のＩＣカードのカード属性情報用メモリとして用いら
れるパラレル入出力を有するＥ2 ＰＲＯＭは、ピン数が
大きく、基板実装面積が大きい欠点があり、また、カー
ド属性情報は２５６バイトであるが、一般にパラレル入
出力を有するＥ2 ＰＲＯＭはそれよりメモリ容量が大き
く割高になる問題点があった。
来のＩＣカードのカード属性情報用メモリとして用いら
れるパラレル入出力を有するＥ2 ＰＲＯＭは、ピン数が
大きく、基板実装面積が大きい欠点があり、また、カー
ド属性情報は２５６バイトであるが、一般にパラレル入
出力を有するＥ2 ＰＲＯＭはそれよりメモリ容量が大き
く割高になる問題点があった。
【０００４】
【課題を解決するための手段】この発明に係るＩＣカー
ドのパラレル／シリアル変換回路は、リード信号、ライ
ト信号、チップセレクト信号、クロック信号が入力さ
れ、これらの信号がアクティブになった時にリードコマ
ンド或いはライトコマンド、種々のクロックを出力する
コントローラと、データバスと接続され、データバスか
ら転送されてきたライトデータをシリアル変換して出力
するデータ用シフトレジスタと、アドレス信号をシリア
ル変換して出力するアドレス用シフトレジスタと、リー
ドコマンド或いはライトコマンドをシリアル変換して出
力するコマンド用シフトレジスタと、これらシリアル変
換されたライトデータ、アドレス信号、リードコマンド
或いはライトコマンドがそれぞれ入力され、コントロー
ラからのセレクト信号によってそれに対応した各信号を
出力するセレクタと、セレクタが出力する信号がリード
コマンドのときはリードモードとなり、セレクタが次に
出力する信号がアドレス信号のときはアドレスが決定さ
れ、さらにそれから決定されたアドレスのデータをシリ
アル変換して出力し、セレクタが出力する信号がライト
コマンドのときはライトモードとなり、セレクタが次に
出力する信号がアドレス信号のときはアドレスが決定さ
れ、さらにセレクタが出力するライトデータがさきに決
定されたアドレスにライトされるシリアルメモリと、シ
リアルメモリから出力されたアドレスのデータをパラレ
ル変換して出力するパラレル変換用シフトレジスタと、
パラレル変換用シフトレジスタが出力するパラレル変換
したデータをデータ信号としてデータバスに出力するデ
ータバッファとを備えてなるものである。
ドのパラレル／シリアル変換回路は、リード信号、ライ
ト信号、チップセレクト信号、クロック信号が入力さ
れ、これらの信号がアクティブになった時にリードコマ
ンド或いはライトコマンド、種々のクロックを出力する
コントローラと、データバスと接続され、データバスか
ら転送されてきたライトデータをシリアル変換して出力
するデータ用シフトレジスタと、アドレス信号をシリア
ル変換して出力するアドレス用シフトレジスタと、リー
ドコマンド或いはライトコマンドをシリアル変換して出
力するコマンド用シフトレジスタと、これらシリアル変
換されたライトデータ、アドレス信号、リードコマンド
或いはライトコマンドがそれぞれ入力され、コントロー
ラからのセレクト信号によってそれに対応した各信号を
出力するセレクタと、セレクタが出力する信号がリード
コマンドのときはリードモードとなり、セレクタが次に
出力する信号がアドレス信号のときはアドレスが決定さ
れ、さらにそれから決定されたアドレスのデータをシリ
アル変換して出力し、セレクタが出力する信号がライト
コマンドのときはライトモードとなり、セレクタが次に
出力する信号がアドレス信号のときはアドレスが決定さ
れ、さらにセレクタが出力するライトデータがさきに決
定されたアドレスにライトされるシリアルメモリと、シ
リアルメモリから出力されたアドレスのデータをパラレ
ル変換して出力するパラレル変換用シフトレジスタと、
パラレル変換用シフトレジスタが出力するパラレル変換
したデータをデータ信号としてデータバスに出力するデ
ータバッファとを備えてなるものである。
【０００５】また、上記データ用シフトレジスタの出力
を上記アドレス用シフトレジスタに入力させ、上記アド
レス用シフトレジスタの出力をコマンド用シフトレジス
タに入力させるように接続し、コマンド用シフトレジス
タからリードコマンド或いはライトコマンド、アドレス
信号及びライトデータの順にそれぞれ上記シリアルメモ
リに入力させるように構成することもできる。さらに、
上記データ用シフトレジスタの出力を上記アドレス用シ
フトレジスタに入力させ、上記アドレス用シフトレジス
タの出力をコマンド用シフトレジスタに入力させるよう
に接続し、上記データ用シフトレジスタと上記パラレル
変換用シフトレジスタとを一体に組み合わせてなるデー
タシリアル変換用兼パラレル変換用シフトレジスタとし
た構成とすることもできる。
を上記アドレス用シフトレジスタに入力させ、上記アド
レス用シフトレジスタの出力をコマンド用シフトレジス
タに入力させるように接続し、コマンド用シフトレジス
タからリードコマンド或いはライトコマンド、アドレス
信号及びライトデータの順にそれぞれ上記シリアルメモ
リに入力させるように構成することもできる。さらに、
上記データ用シフトレジスタの出力を上記アドレス用シ
フトレジスタに入力させ、上記アドレス用シフトレジス
タの出力をコマンド用シフトレジスタに入力させるよう
に接続し、上記データ用シフトレジスタと上記パラレル
変換用シフトレジスタとを一体に組み合わせてなるデー
タシリアル変換用兼パラレル変換用シフトレジスタとし
た構成とすることもできる。
【０００６】
【作用】この発明においては、リード信号、ライト信
号、チップセレクト信号、クロック信号が入力され、こ
れらの信号がアクティブになった時にリードコマンド或
いはライトコマンド、種々のクロックを出力するコント
ローラと、ライトデータをシリアル変換して出力するデ
ータ用シフトレジスタと、アドレス信号をシリアル変換
して出力するアドレス用シフトレジスタと、リードコマ
ンド或いはライトコマンドをシリアル変換して出力する
コマンド用シフトレジスタと、コントローラからのセレ
クト信号によってそれに対応した各信号を出力するセレ
クタと、セレクタが出力する信号に応じてアドレスのデ
ータをシリアル変換して出力し、ライトデータを決定さ
れたアドレスにライトするシリアルメモリと、シリアル
メモリから出力されたアドレスのデータをパラレル変換
して出力するパラレル変換用シフトレジスタと、パラレ
ル変換用シフトレジスタが出力するパラレル変換したデ
ータをデータ信号としてデータバスに出力するデータバ
ッファとを備えるから、外部からパラレル入力されるデ
ータの読み込み、書き込みに大容量でパラレル入出力イ
ンタフェースを持つピン数の多いメモリを使用する代わ
りに、小容量でシリアル入出力インタフェースを持つ安
価でピン数の少ないシリアルメモリを使用することがで
きる。
号、チップセレクト信号、クロック信号が入力され、こ
れらの信号がアクティブになった時にリードコマンド或
いはライトコマンド、種々のクロックを出力するコント
ローラと、ライトデータをシリアル変換して出力するデ
ータ用シフトレジスタと、アドレス信号をシリアル変換
して出力するアドレス用シフトレジスタと、リードコマ
ンド或いはライトコマンドをシリアル変換して出力する
コマンド用シフトレジスタと、コントローラからのセレ
クト信号によってそれに対応した各信号を出力するセレ
クタと、セレクタが出力する信号に応じてアドレスのデ
ータをシリアル変換して出力し、ライトデータを決定さ
れたアドレスにライトするシリアルメモリと、シリアル
メモリから出力されたアドレスのデータをパラレル変換
して出力するパラレル変換用シフトレジスタと、パラレ
ル変換用シフトレジスタが出力するパラレル変換したデ
ータをデータ信号としてデータバスに出力するデータバ
ッファとを備えるから、外部からパラレル入力されるデ
ータの読み込み、書き込みに大容量でパラレル入出力イ
ンタフェースを持つピン数の多いメモリを使用する代わ
りに、小容量でシリアル入出力インタフェースを持つ安
価でピン数の少ないシリアルメモリを使用することがで
きる。
【０００７】また、上記データ用シフトレジスタの出力
を上記アドレス用シフトレジスタに入力させ、上記アド
レス用シフトレジスタの出力をコマンド用シフトレジス
タに入力させるように接続し、コマンド用シフトレジス
タからリードコマンド或いはライトコマンド、アドレス
信号及びライトデータの順にそれぞれ上記シリアルメモ
リに入力させるように構成することにより、セレクタを
使用する必要がなくなり、コントローラの制御も容易に
なってコントローラの回路が小型で安価にできる。
を上記アドレス用シフトレジスタに入力させ、上記アド
レス用シフトレジスタの出力をコマンド用シフトレジス
タに入力させるように接続し、コマンド用シフトレジス
タからリードコマンド或いはライトコマンド、アドレス
信号及びライトデータの順にそれぞれ上記シリアルメモ
リに入力させるように構成することにより、セレクタを
使用する必要がなくなり、コントローラの制御も容易に
なってコントローラの回路が小型で安価にできる。
【０００８】さらに、上記データ用シフトレジスタの出
力を上記アドレス用シフトレジスタに入力させ、上記ア
ドレス用シフトレジスタの出力をコマンド用シフトレジ
スタに入力させるように接続し、上記データ用シフトレ
ジスタと上記パラレル変換用シフトレジスタとを一体に
組み合わせてなるデータシリアル変換用兼パラレル変換
用シフトレジスタとした構成とすることにより、これら
シフトレジスタの数が少なくなり、シフトレジスタ全体
として小型で安価となる。
力を上記アドレス用シフトレジスタに入力させ、上記ア
ドレス用シフトレジスタの出力をコマンド用シフトレジ
スタに入力させるように接続し、上記データ用シフトレ
ジスタと上記パラレル変換用シフトレジスタとを一体に
組み合わせてなるデータシリアル変換用兼パラレル変換
用シフトレジスタとした構成とすることにより、これら
シフトレジスタの数が少なくなり、シフトレジスタ全体
として小型で安価となる。
【０００９】
（第１の実施例） （構成）図１はこの発明の第１の実施例を示すブロック
図である。データバスＤ７〜０はデータ用シフトレジス
タ１のパラレル入力ＰＩ７〜０及びデータバッファ４の
出力に接続され、パラレル変換用シフトレジスタ７のパ
ラレル出力ＰＱ７〜０はデータバッファ４の入力側に接
続される。アドレスバスＡ７〜０はシフトレジスタ２の
パラレル入力ＰＩ７〜０に接続され、ＲＤ−Ｎ信号はコ
ントローラ５のリード入力端子ＲＤ及びデータバッファ
４のコントロール端子に入力され、ＷＲ−Ｎ信号はコン
トローラ５のライト入力端子ＷＲに入され、ＣＳ−Ｎ信
号はコントローラ５のチップセレクト入力端子ＣＳに入
力され、ＣＬＫ信号はコントローラ５のクロック入力Ｃ
ＬＫに入力される。
図である。データバスＤ７〜０はデータ用シフトレジス
タ１のパラレル入力ＰＩ７〜０及びデータバッファ４の
出力に接続され、パラレル変換用シフトレジスタ７のパ
ラレル出力ＰＱ７〜０はデータバッファ４の入力側に接
続される。アドレスバスＡ７〜０はシフトレジスタ２の
パラレル入力ＰＩ７〜０に接続され、ＲＤ−Ｎ信号はコ
ントローラ５のリード入力端子ＲＤ及びデータバッファ
４のコントロール端子に入力され、ＷＲ−Ｎ信号はコン
トローラ５のライト入力端子ＷＲに入され、ＣＳ−Ｎ信
号はコントローラ５のチップセレクト入力端子ＣＳに入
力され、ＣＬＫ信号はコントローラ５のクロック入力Ｃ
ＬＫに入力される。
【００１０】コントローラ５のコマンド信号ＣＯＭ３〜
０はコマンド用シフトレジスタ３のパラレル入力ＰＩ７
〜０に入力され、コントローラ５のパラレル／シリアル
切替信号であるＰ／Ｓ信号はデータ用シフトレジスタ
１、アドレス用シフトレジスタ２、コマンド用シフトレ
ジスタ３のパラレル／シリアル切替入力Ｐ／Ｓにそれぞ
れ入力され、コントローラ５のＳＣＬＫ信号はパラレル
変換用シフトレジスタ７及びシリアルメモリ６のクロッ
ク入力ＣＬＫにそれぞれ入力される。データ用シフトレ
ジスタ１のシリアル出力ＳＱはセレクタ８の入力ＳＤＡ
に接続され、アドレス用シフトレジスタ２のシリアル出
力ＳＱはセレクタ８の入力ＳＤＢに接続され、コマンド
用シフトレジスタ３のシリアル出力ＳＱはセレクタ８の
入力ＳＤＣに接続され、シリアルメモリ６のシリアル出
力ＤＱはパラレル変換用シフトレジスタ７のシリアル入
力ＳＩに接続されている。コントローラ５のＣＬＫＡ信
号はデータ用シフトレジスタ１のクロック入力ＣＬＫに
入力され、コントローラ５のＣＬＫＢ信号はアドレス用
シフトレジスタ２のクロック入力ＣＬＫに入力され、コ
ントローラ５のＣＬＫＣ信号はコマンド用シフトレジス
タ３のクロック入力ＣＬＫにに入力され、コントローラ
５のＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣ信号はセレクタ８の
セレクト入力ＳＡ、ＳＢ、ＳＣにそれぞれ入力される。
セレクタ８の出力Ｙはシリアルメモリ６のシリアル入力
ＤＩに接続されている。
０はコマンド用シフトレジスタ３のパラレル入力ＰＩ７
〜０に入力され、コントローラ５のパラレル／シリアル
切替信号であるＰ／Ｓ信号はデータ用シフトレジスタ
１、アドレス用シフトレジスタ２、コマンド用シフトレ
ジスタ３のパラレル／シリアル切替入力Ｐ／Ｓにそれぞ
れ入力され、コントローラ５のＳＣＬＫ信号はパラレル
変換用シフトレジスタ７及びシリアルメモリ６のクロッ
ク入力ＣＬＫにそれぞれ入力される。データ用シフトレ
ジスタ１のシリアル出力ＳＱはセレクタ８の入力ＳＤＡ
に接続され、アドレス用シフトレジスタ２のシリアル出
力ＳＱはセレクタ８の入力ＳＤＢに接続され、コマンド
用シフトレジスタ３のシリアル出力ＳＱはセレクタ８の
入力ＳＤＣに接続され、シリアルメモリ６のシリアル出
力ＤＱはパラレル変換用シフトレジスタ７のシリアル入
力ＳＩに接続されている。コントローラ５のＣＬＫＡ信
号はデータ用シフトレジスタ１のクロック入力ＣＬＫに
入力され、コントローラ５のＣＬＫＢ信号はアドレス用
シフトレジスタ２のクロック入力ＣＬＫに入力され、コ
ントローラ５のＣＬＫＣ信号はコマンド用シフトレジス
タ３のクロック入力ＣＬＫにに入力され、コントローラ
５のＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣ信号はセレクタ８の
セレクト入力ＳＡ、ＳＢ、ＳＣにそれぞれ入力される。
セレクタ８の出力Ｙはシリアルメモリ６のシリアル入力
ＤＩに接続されている。
【００１１】（動作）図２は第１の実施例のリードサイ
クル時のタイムチャートである。アドレス信号Ａ７〜
０、チップセレクト信号ＣＳ−Ｎ、リード信号ＲＤ−Ｎ
がアクティブになると、コントローラ５はコマンド用シ
フトレジスタ３にリードコマンド信号ＣＯＭ３〜０を出
力すると同時にパラレル変換用データ用シフトレジスタ
７にＳＣＬＫクロックを、コマンド用シフトレジスタ３
にＣＬＫＣクロックを、アドレス用シフトレジスタ２に
ＣＬＫＢクロックをそれぞれ出力する。このとき、アド
レス用シフトレジスタ２，コマンド用シフトレジスタ３
に入力されているＰ／Ｓ信号はＨｉｇｈレベルなので、
ＣＬＫＢ、ＣＬＫＣクロックによりシフトレジスタ２，
３のパラレル入力ＰＩ０〜７からアドレス信号Ａ７〜
０、コマンド信号ＣＯＭ３〜０がそれぞれロードされ
る。ロードされた後、Ｐ／Ｓ信号はＬｏｗになり、シフ
トレジスタ２，３はシフトモードになる。
クル時のタイムチャートである。アドレス信号Ａ７〜
０、チップセレクト信号ＣＳ−Ｎ、リード信号ＲＤ−Ｎ
がアクティブになると、コントローラ５はコマンド用シ
フトレジスタ３にリードコマンド信号ＣＯＭ３〜０を出
力すると同時にパラレル変換用データ用シフトレジスタ
７にＳＣＬＫクロックを、コマンド用シフトレジスタ３
にＣＬＫＣクロックを、アドレス用シフトレジスタ２に
ＣＬＫＢクロックをそれぞれ出力する。このとき、アド
レス用シフトレジスタ２，コマンド用シフトレジスタ３
に入力されているＰ／Ｓ信号はＨｉｇｈレベルなので、
ＣＬＫＢ、ＣＬＫＣクロックによりシフトレジスタ２，
３のパラレル入力ＰＩ０〜７からアドレス信号Ａ７〜
０、コマンド信号ＣＯＭ３〜０がそれぞれロードされ
る。ロードされた後、Ｐ／Ｓ信号はＬｏｗになり、シフ
トレジスタ２，３はシフトモードになる。
【００１２】次に、コマンド用シフトレジスタ３はそれ
に入力されているＣＬＫＣクロック（２〜４）でコマン
ド信号ＣＯＭ３〜０のリードコマンドをシリアル変換し
てセレクタ８のＳＤＣに出力する。セレクタ８ではコマ
ンド５からのセレクト信号ＳＥＬＣにより、シリアル変
換されたリードコマンドをシリアルメモリ６のＤＩに出
力する。そのリードコマンドはコントローラ５からのＳ
ＣＬＫクロック（２〜５）によりシリアルメモリ６に取
り込まれ、シリアルメモリ６はリードモードになる。次
に、アドレス用シフトレジスタ２に入力されたアドレス
信号Ａ７〜０はコントローラ５からのＣＬＫＢクロック
（６〜１２）でシリアル変換されてセレクタ８のＳＤＢ
に出力される。セレクタ８ではコマンド５からのセレク
ト信号ＳＥＬＢにより、シリアル変換されたアドレス信
号をシリアルメモリ６のＤＩに出力する。そのアドレス
信号はコントローラ５からのＳＣＬＫクロック（６〜１
３）により、シリアルメモリ６に取り込まれアドレスが
決定される。
に入力されているＣＬＫＣクロック（２〜４）でコマン
ド信号ＣＯＭ３〜０のリードコマンドをシリアル変換し
てセレクタ８のＳＤＣに出力する。セレクタ８ではコマ
ンド５からのセレクト信号ＳＥＬＣにより、シリアル変
換されたリードコマンドをシリアルメモリ６のＤＩに出
力する。そのリードコマンドはコントローラ５からのＳ
ＣＬＫクロック（２〜５）によりシリアルメモリ６に取
り込まれ、シリアルメモリ６はリードモードになる。次
に、アドレス用シフトレジスタ２に入力されたアドレス
信号Ａ７〜０はコントローラ５からのＣＬＫＢクロック
（６〜１２）でシリアル変換されてセレクタ８のＳＤＢ
に出力される。セレクタ８ではコマンド５からのセレク
ト信号ＳＥＬＢにより、シリアル変換されたアドレス信
号をシリアルメモリ６のＤＩに出力する。そのアドレス
信号はコントローラ５からのＳＣＬＫクロック（６〜１
３）により、シリアルメモリ６に取り込まれアドレスが
決定される。
【００１３】次に、シリアルメモリ６は決定されたアド
レスのデータをＳＣＬＫクロック（１３〜２０）に従っ
てシリアル出力ＤＱからパラレル変換用シフトレジスタ
７に出力する。このアドレスのデータをパラレル変換用
シフトレジスタ７がコントローラ５からのＳＣＬＫクロ
ック（１４〜２１）で取り込み、パラレルデータに変換
してデータバッファ４に出力する。このデータをＲＤ−
Ｎ信号により開けられているデータバッファ４がデータ
信号Ｄ７〜０としてデータバスに出力する。その後、Ｐ
／Ｓ信号はＳＣＬＫクロック（２１）でＨｉｇｈにさ
れ、アドレス用シフトレジスタ２とコマンド用シフトレ
ジスタ３はパラレル入力モードに戻る。データ信号Ｄ７
〜０が読み取られた後、アドレス信号Ａ７〜０、チップ
セレクト信号ＣＳ−Ｎ、リード信号ＲＤ−Ｎがインアク
ティブになると、データバス上のデータ信号Ｄ７〜０は
ハイインピーダンスに戻り、リードサイクルを終了す
る。
レスのデータをＳＣＬＫクロック（１３〜２０）に従っ
てシリアル出力ＤＱからパラレル変換用シフトレジスタ
７に出力する。このアドレスのデータをパラレル変換用
シフトレジスタ７がコントローラ５からのＳＣＬＫクロ
ック（１４〜２１）で取り込み、パラレルデータに変換
してデータバッファ４に出力する。このデータをＲＤ−
Ｎ信号により開けられているデータバッファ４がデータ
信号Ｄ７〜０としてデータバスに出力する。その後、Ｐ
／Ｓ信号はＳＣＬＫクロック（２１）でＨｉｇｈにさ
れ、アドレス用シフトレジスタ２とコマンド用シフトレ
ジスタ３はパラレル入力モードに戻る。データ信号Ｄ７
〜０が読み取られた後、アドレス信号Ａ７〜０、チップ
セレクト信号ＣＳ−Ｎ、リード信号ＲＤ−Ｎがインアク
ティブになると、データバス上のデータ信号Ｄ７〜０は
ハイインピーダンスに戻り、リードサイクルを終了す
る。
【００１４】図３は第１の実施例のライトサイクル時の
タイムチャートである。アドレス信号Ａ７〜０、チップ
セレクト信号ＣＳ−Ｎ、ライト信号ＷＲ−Ｎがアクティ
ブになると、コントローラ５はライトコマンド信号ＣＯ
Ｍ３〜０を出力すると同時にパラレル変換用データ用シ
フトレジスタ７にＳＣＬＫクロックを、データ用シフト
レジスタ１にＣＬＫＡクロックを、アドレス用シフトレ
ジスタ２にＣＬＫＢクロックを、コマンド用シフトレジ
スタ３にＣＬＫＣクロックをそれぞれ出力する。このと
き、シフトレジスタ１〜３のＰ／Ｓ信号はＨｉｇｈレベ
ルなので、ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣクロックによ
りシフトレジスタ１〜３のパラレル入力からデータ信号
Ｄ７〜０、アドレス信号Ａ７〜０、ライトコマンド信号
ＣＯＭ３〜０がそれぞれロードされる。ロードされた
後、Ｐ／Ｓ信号はＬｏｗになりシフトレジスタ１〜３は
シフトモードになる。
タイムチャートである。アドレス信号Ａ７〜０、チップ
セレクト信号ＣＳ−Ｎ、ライト信号ＷＲ−Ｎがアクティ
ブになると、コントローラ５はライトコマンド信号ＣＯ
Ｍ３〜０を出力すると同時にパラレル変換用データ用シ
フトレジスタ７にＳＣＬＫクロックを、データ用シフト
レジスタ１にＣＬＫＡクロックを、アドレス用シフトレ
ジスタ２にＣＬＫＢクロックを、コマンド用シフトレジ
スタ３にＣＬＫＣクロックをそれぞれ出力する。このと
き、シフトレジスタ１〜３のＰ／Ｓ信号はＨｉｇｈレベ
ルなので、ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣクロックによ
りシフトレジスタ１〜３のパラレル入力からデータ信号
Ｄ７〜０、アドレス信号Ａ７〜０、ライトコマンド信号
ＣＯＭ３〜０がそれぞれロードされる。ロードされた
後、Ｐ／Ｓ信号はＬｏｗになりシフトレジスタ１〜３は
シフトモードになる。
【００１５】次に、コマンド用シフトレジスタ３はそれ
に入力されたライトコマンド信号ＣＯＭ３〜０はＣＬＫ
Ｃクロック（２〜４）でシリアル変換されてセレクタ８
のＳＤＣに出力する。セレクタ８ではコントロール５か
らのセレクト信号ＳＥＬＣにより、シリアル変換された
ライトコマンドをシリアルメモリ６のＤＩに出力する。
そのライトコマンドはＳＣＬＫクロック（２〜５）によ
り、シリアルメモリ６に取り込まれ、シリアルメモリ６
はライトモードになる。次に、アドレス用シフトレジス
タ２に入力されたアドレス信号Ａ７〜０はＣＬＫＢのク
ロック（６〜１２）でシリアル変換されてセレクタ８の
ＳＤＢに出力される。セレクタ８ではコントロール５か
らのセレクト信号ＳＥＬＢにより、シリアル変換された
アドレス信号をシリアルメモリ６のＤＩに出力する。そ
のアドレス信号はＳＣＬＫクロック（６〜１３）によ
り、シリアルメモリ６に取り込まれアドレスが決定され
る。
に入力されたライトコマンド信号ＣＯＭ３〜０はＣＬＫ
Ｃクロック（２〜４）でシリアル変換されてセレクタ８
のＳＤＣに出力する。セレクタ８ではコントロール５か
らのセレクト信号ＳＥＬＣにより、シリアル変換された
ライトコマンドをシリアルメモリ６のＤＩに出力する。
そのライトコマンドはＳＣＬＫクロック（２〜５）によ
り、シリアルメモリ６に取り込まれ、シリアルメモリ６
はライトモードになる。次に、アドレス用シフトレジス
タ２に入力されたアドレス信号Ａ７〜０はＣＬＫＢのク
ロック（６〜１２）でシリアル変換されてセレクタ８の
ＳＤＢに出力される。セレクタ８ではコントロール５か
らのセレクト信号ＳＥＬＢにより、シリアル変換された
アドレス信号をシリアルメモリ６のＤＩに出力する。そ
のアドレス信号はＳＣＬＫクロック（６〜１３）によ
り、シリアルメモリ６に取り込まれアドレスが決定され
る。
【００１６】次に、データ用シフトレジスタ１に入力さ
れたライトデータＤ７〜０はＣＬＫＡクロック（１４〜
２０）でシリアル変換されてセレクタ８のＳＤＣに出力
される。セレクタ８ではコントロール５からのセレクト
信号ＳＥＬＣにより、シリアル変換されたライトデータ
をシリアルメモリ６のＤＩに出力する。そのライトデー
タはＳＣＬＫクロック（１４〜２１）によりシリアルメ
モリ６に取り込まれ、さきほど決定したアドレスにライ
トされる。その後、Ｐ／Ｓ信号はＳＣＬＫクロック（２
１）でＨｉｇｈにされ、シフトレジスタ１〜３はパラレ
ル入力モードに戻る。アドレス信号Ａ７〜０、チップセ
レクト信号ＣＳ−Ｎ、ライト信号ＷＲ−Ｎがインアクテ
ィブになると、ライトサイクルを終了する。
れたライトデータＤ７〜０はＣＬＫＡクロック（１４〜
２０）でシリアル変換されてセレクタ８のＳＤＣに出力
される。セレクタ８ではコントロール５からのセレクト
信号ＳＥＬＣにより、シリアル変換されたライトデータ
をシリアルメモリ６のＤＩに出力する。そのライトデー
タはＳＣＬＫクロック（１４〜２１）によりシリアルメ
モリ６に取り込まれ、さきほど決定したアドレスにライ
トされる。その後、Ｐ／Ｓ信号はＳＣＬＫクロック（２
１）でＨｉｇｈにされ、シフトレジスタ１〜３はパラレ
ル入力モードに戻る。アドレス信号Ａ７〜０、チップセ
レクト信号ＣＳ−Ｎ、ライト信号ＷＲ−Ｎがインアクテ
ィブになると、ライトサイクルを終了する。
【００１７】（効果）以上のように第１の実施例によれ
ば、リードコマンド或いはライトコマンド、種々のクロ
ックを出力するコントローラ５と、ライトデータをシリ
アル変換して出力するデータ用シフトレジスタ１と、ア
ドレス信号をシリアル変換して出力するアドレス用シフ
トレジスタ２と、リードコマンド或いはライトコマンド
をシリアル変換して出力するコマンド用シフトレジスタ
３と、コントローラ５からのセレクト信号によってそれ
に対応した各信号を出力するセレクタ８と、アドレスの
データをパラレルに変換して出力するパラレル変換用シ
フトレジスタ７と、パラレル変換したデータをデータ信
号としてデータバスに出力するデータバッファ４とを備
えるから、外部からパラレル入力されるデータの読み込
み、書き込みに大容量でパラレル入出力インタフェース
を持つピン数の多いメモリを使用する代わりに、小容量
でシリアル入出力インタフェースを持つ安価でピン数の
少ないシリアルメモリ６を使用することができるように
なるため、回路装置を小型で安価にできる効果が得られ
る。
ば、リードコマンド或いはライトコマンド、種々のクロ
ックを出力するコントローラ５と、ライトデータをシリ
アル変換して出力するデータ用シフトレジスタ１と、ア
ドレス信号をシリアル変換して出力するアドレス用シフ
トレジスタ２と、リードコマンド或いはライトコマンド
をシリアル変換して出力するコマンド用シフトレジスタ
３と、コントローラ５からのセレクト信号によってそれ
に対応した各信号を出力するセレクタ８と、アドレスの
データをパラレルに変換して出力するパラレル変換用シ
フトレジスタ７と、パラレル変換したデータをデータ信
号としてデータバスに出力するデータバッファ４とを備
えるから、外部からパラレル入力されるデータの読み込
み、書き込みに大容量でパラレル入出力インタフェース
を持つピン数の多いメモリを使用する代わりに、小容量
でシリアル入出力インタフェースを持つ安価でピン数の
少ないシリアルメモリ６を使用することができるように
なるため、回路装置を小型で安価にできる効果が得られ
る。
【００１８】（第２の実施例） （構成）図４はこの発明の第２の実施例を示すブロック
図である。この実施例は、第１の実施例のセレクタ８が
取り除かれたもので、データ用シフトレジスタ１のシリ
アル出力ＳＱはアドレス用シフトレジスタ２のシリアル
入力ＳＩに接続され、アドレス用シフトレジスタ２のシ
リアル出力ＳＱはシフトレジスタ３のシリアル入力ＳＩ
に接続され、コマンド用シフトレジスタ３のシリアル出
力ＳＱはシリアルメモリ６のシリアル入力ＳＩに接続さ
れ、シフトレジスタ１、２、３、７及びシリアルメモリ
６のクロック入力ＣＬＫにはコントローラ５のＳＣＬＫ
信号がそれぞれ入力されるように接続されている。な
お、他の構成は実施例１と同様である。
図である。この実施例は、第１の実施例のセレクタ８が
取り除かれたもので、データ用シフトレジスタ１のシリ
アル出力ＳＱはアドレス用シフトレジスタ２のシリアル
入力ＳＩに接続され、アドレス用シフトレジスタ２のシ
リアル出力ＳＱはシフトレジスタ３のシリアル入力ＳＩ
に接続され、コマンド用シフトレジスタ３のシリアル出
力ＳＱはシリアルメモリ６のシリアル入力ＳＩに接続さ
れ、シフトレジスタ１、２、３、７及びシリアルメモリ
６のクロック入力ＣＬＫにはコントローラ５のＳＣＬＫ
信号がそれぞれ入力されるように接続されている。な
お、他の構成は実施例１と同様である。
【００１９】（動作）図５は第２の実施例のリードサイ
クル時のタイムチャートである。第１の実施例と同様
に、アドレス用シフトレジスタ２，コマンド用シフトレ
ジスタ３に入力されたアドレス信号Ａ７〜０、リードコ
マンド信号ＣＯＭ３〜０はＳＣＬＫクロック（１）でそ
れぞれシリアル変換されて出力される。そして、アドレ
ス用シフトレジスタ２のシリアル出力ＳＱがコマンド用
シフトレジスタ３のシリアル入力ＳＩに接続されている
ため、リードコマンドがシリアルメモリ６のＤＩにシリ
アル出力された後、続いてアドレス信号Ａ７〜０がシリ
アルメモリ６のＤＩにシリアル出力される。あとは第１
の実施例と同様に、シリアルメモリ６から出力されたリ
ードデータはデータ用シフトレジスタ７でパラレルデー
タに変換され、データバッファ４より出力されてリード
サイクルを終了する。
クル時のタイムチャートである。第１の実施例と同様
に、アドレス用シフトレジスタ２，コマンド用シフトレ
ジスタ３に入力されたアドレス信号Ａ７〜０、リードコ
マンド信号ＣＯＭ３〜０はＳＣＬＫクロック（１）でそ
れぞれシリアル変換されて出力される。そして、アドレ
ス用シフトレジスタ２のシリアル出力ＳＱがコマンド用
シフトレジスタ３のシリアル入力ＳＩに接続されている
ため、リードコマンドがシリアルメモリ６のＤＩにシリ
アル出力された後、続いてアドレス信号Ａ７〜０がシリ
アルメモリ６のＤＩにシリアル出力される。あとは第１
の実施例と同様に、シリアルメモリ６から出力されたリ
ードデータはデータ用シフトレジスタ７でパラレルデー
タに変換され、データバッファ４より出力されてリード
サイクルを終了する。
【００２０】図６は第２の実施例のライトサイクル時の
タイムチャートである。第１の実施例と同様に、パラレ
ル変換用シフトレジスタ１、アドレス用シフトレジスタ
２，コマンド用シフトレジスタ３に入力されたデータ信
号Ｄ７〜０、アドレス信号Ａ７〜０、ライトコマンド信
号ＣＯＭ３〜０はＳＣＬＫクロック（１）でそれぞれシ
リアル変換されて出力される。そして、データ用シフト
レジスタ１のシリアル出力ＳＱがアドレス用シフトレジ
スタ２のシリアル入力ＳＩに接続されているため、ライ
トコマンドがシリアルメモリ６のＤＩにシリアル出力さ
れた後、続いてアドレス信号Ａ７〜０がシリアルメモリ
６のＤＩにシリアル出力され、さらにデータ信号Ｄ７〜
０がシリアル出力される。あとは第１の実施例と同様に
シリアルメモリ６にデータがライトされライトサイクル
を終了する。
タイムチャートである。第１の実施例と同様に、パラレ
ル変換用シフトレジスタ１、アドレス用シフトレジスタ
２，コマンド用シフトレジスタ３に入力されたデータ信
号Ｄ７〜０、アドレス信号Ａ７〜０、ライトコマンド信
号ＣＯＭ３〜０はＳＣＬＫクロック（１）でそれぞれシ
リアル変換されて出力される。そして、データ用シフト
レジスタ１のシリアル出力ＳＱがアドレス用シフトレジ
スタ２のシリアル入力ＳＩに接続されているため、ライ
トコマンドがシリアルメモリ６のＤＩにシリアル出力さ
れた後、続いてアドレス信号Ａ７〜０がシリアルメモリ
６のＤＩにシリアル出力され、さらにデータ信号Ｄ７〜
０がシリアル出力される。あとは第１の実施例と同様に
シリアルメモリ６にデータがライトされライトサイクル
を終了する。
【００２１】（効果）以上のように第２の実施例によれ
ば、第１の実施例と同様の効果が得られると同時に、デ
ータ用シフトレジスタ１の出力をアドレス用シフトレジ
スタ２に入力させ、アドレス用シフトレジスタ２の出力
をコマンド用シフトレジスタ３に入力させるように接続
し、コマンド用シフトレジスタ３からリードコマンド或
いはライトコマンド、アドレス信号及びライトデータの
順にシリアルメモリ６に入力させるように構成されてい
るため、セレクタ８を使用する必要が無くコントローラ
５の制御が容易になってコントローラ５の回路が小型で
安価にでき、回路装置をより一層小型で安価にできる効
果が得られる。
ば、第１の実施例と同様の効果が得られると同時に、デ
ータ用シフトレジスタ１の出力をアドレス用シフトレジ
スタ２に入力させ、アドレス用シフトレジスタ２の出力
をコマンド用シフトレジスタ３に入力させるように接続
し、コマンド用シフトレジスタ３からリードコマンド或
いはライトコマンド、アドレス信号及びライトデータの
順にシリアルメモリ６に入力させるように構成されてい
るため、セレクタ８を使用する必要が無くコントローラ
５の制御が容易になってコントローラ５の回路が小型で
安価にでき、回路装置をより一層小型で安価にできる効
果が得られる。
【００２２】（第３の実施例） （構成）図７はこの発明の第３の実施例を示すブロック
図である。この実施例は、第２の実施例のパラレル変換
用シフトレジスタ７とデータ用シフトレジスタ１をパラ
レル変換用兼データ用シフトレジスタ１で共通化できる
ようにしたもので、パラレル変換用兼データ用シフトレ
ジスタ１のパラレル出力ＰＱ７〜０はデータバッファ４
の入力に接続され、シリアルメモリ６のシリアル出力Ｄ
Ｑはパラレル変換用兼データ用シフトレジスタ１のシリ
アル入力ＳＩに接続される。なお、他の構成は実施例２
と同様である。
図である。この実施例は、第２の実施例のパラレル変換
用シフトレジスタ７とデータ用シフトレジスタ１をパラ
レル変換用兼データ用シフトレジスタ１で共通化できる
ようにしたもので、パラレル変換用兼データ用シフトレ
ジスタ１のパラレル出力ＰＱ７〜０はデータバッファ４
の入力に接続され、シリアルメモリ６のシリアル出力Ｄ
Ｑはパラレル変換用兼データ用シフトレジスタ１のシリ
アル入力ＳＩに接続される。なお、他の構成は実施例２
と同様である。
【００２３】（動作）図５は第３の実施例のリードサイ
クル時のタイムチャートである。第２の実施例と同様に
動作し、シリアルメモリ６より出力されたリードデータ
は、パラレル変換用兼データ用シフトレジスタ１におい
てＳＣＬＫクロック（１４〜２１）でパラレル変換され
る。あとは同様にデータバッファ４より出力されてリー
ドサイクルを終了する。図６は第３の実施例のライトサ
イクル時のタイムチャートで、第２の実施例と同様に動
作し、ＳＣＬＫクロック（１）でシフトレジスタ１〜３
に入力されたデータ信号Ｄ７〜０、アドレス信号Ａ７〜
０、コマンド信号ＣＯＭ３〜０がＳＣＬＫクロック
（１）でシリアル変換され、シリアルメモリ６にライト
されライトサイクルを終了する。
クル時のタイムチャートである。第２の実施例と同様に
動作し、シリアルメモリ６より出力されたリードデータ
は、パラレル変換用兼データ用シフトレジスタ１におい
てＳＣＬＫクロック（１４〜２１）でパラレル変換され
る。あとは同様にデータバッファ４より出力されてリー
ドサイクルを終了する。図６は第３の実施例のライトサ
イクル時のタイムチャートで、第２の実施例と同様に動
作し、ＳＣＬＫクロック（１）でシフトレジスタ１〜３
に入力されたデータ信号Ｄ７〜０、アドレス信号Ａ７〜
０、コマンド信号ＣＯＭ３〜０がＳＣＬＫクロック
（１）でシリアル変換され、シリアルメモリ６にライト
されライトサイクルを終了する。
【００２４】（効果）以上のように第３の実施例によれ
ば、第２実施例と同様の効果が得られると同時に、さら
に、データ用シフトレジスタ１とパラレル変換用シフト
レジスタ７とを一体に組み合わせてなるデータシリアル
変換用兼パラレル変換用シフトレジスタ１とした構成と
することにより、これらシフトレジスタの数が少なくな
り、シフトレジスタの回路が小型で安価となるため、回
路装置をさらにより一層小型で安価にできる効果が得ら
れる。
ば、第２実施例と同様の効果が得られると同時に、さら
に、データ用シフトレジスタ１とパラレル変換用シフト
レジスタ７とを一体に組み合わせてなるデータシリアル
変換用兼パラレル変換用シフトレジスタ１とした構成と
することにより、これらシフトレジスタの数が少なくな
り、シフトレジスタの回路が小型で安価となるため、回
路装置をさらにより一層小型で安価にできる効果が得ら
れる。
【００２５】（利用形態）第１〜３の実施例では、ＩＣ
カードのカード属性情報メモリに適用した例を説明した
が、シリアルメモリに限らず、コマンド、アドレス付き
シリアルデータ転送通信にも適用可能である。第１〜３
の実施例ではシフトレジスタを用いて説明したが、シリ
アル／パラレル変換回路を用いることもできる。また、
シフトレジスタにパラレル／シリアル変換モード切替信
号とロード／シフト共通クロックタイプのシフトレジス
タを使用したが、ロードクロック、シフトクロックの分
かれた２クロックタイプのシフトレジスタも同様に用い
ることができる。
カードのカード属性情報メモリに適用した例を説明した
が、シリアルメモリに限らず、コマンド、アドレス付き
シリアルデータ転送通信にも適用可能である。第１〜３
の実施例ではシフトレジスタを用いて説明したが、シリ
アル／パラレル変換回路を用いることもできる。また、
シフトレジスタにパラレル／シリアル変換モード切替信
号とロード／シフト共通クロックタイプのシフトレジス
タを使用したが、ロードクロック、シフトクロックの分
かれた２クロックタイプのシフトレジスタも同様に用い
ることができる。
【００２６】
【発明の効果】この発明は以上説明したように、リード
信号、ライト信号、チップセレクト信号、クロック信号
が入力され、これらの信号がアクティブになった時にリ
ードコマンド或いはライトコマンド、種々のクロックを
出力するコントローラと、ライトデータをシリアル変換
して出力するデータ用シフトレジスタと、アドレス信号
をシリアル変換して出力するアドレス用シフトレジスタ
と、リードコマンド或いはライトコマンドをシリアル変
換して出力するコマンド用シフトレジスタと、コントロ
ーラからのセレクト信号によってそれに対応した各信号
を出力するセレクタと、セレクタが出力する信号に応じ
てアドレスのデータをシリアル変換して出力し、ライト
データを決定されたアドレスにライトするシリアルメモ
リと、シリアルメモリから出力されたアドレスのデータ
をパラレル変換して出力するパラレル変換用シフトレジ
スタと、パラレル変換用シフトレジスタが出力するパラ
レル変換したデータをデータ信号としてデータバスに出
力するデータバッファとを備えるから、外部からパラレ
ル入力されるデータの読み込み、書き込みに大容量でパ
ラレル入出力インタフェースを持つピン数の多いメモリ
を使用する代わりに、小容量でシリアル入出力インタフ
ェースを持つ安価でピン数の少ないシリアルメモリ使用
することができ、回路装置を小型で安価に製作できると
いう効果が得られる。
信号、ライト信号、チップセレクト信号、クロック信号
が入力され、これらの信号がアクティブになった時にリ
ードコマンド或いはライトコマンド、種々のクロックを
出力するコントローラと、ライトデータをシリアル変換
して出力するデータ用シフトレジスタと、アドレス信号
をシリアル変換して出力するアドレス用シフトレジスタ
と、リードコマンド或いはライトコマンドをシリアル変
換して出力するコマンド用シフトレジスタと、コントロ
ーラからのセレクト信号によってそれに対応した各信号
を出力するセレクタと、セレクタが出力する信号に応じ
てアドレスのデータをシリアル変換して出力し、ライト
データを決定されたアドレスにライトするシリアルメモ
リと、シリアルメモリから出力されたアドレスのデータ
をパラレル変換して出力するパラレル変換用シフトレジ
スタと、パラレル変換用シフトレジスタが出力するパラ
レル変換したデータをデータ信号としてデータバスに出
力するデータバッファとを備えるから、外部からパラレ
ル入力されるデータの読み込み、書き込みに大容量でパ
ラレル入出力インタフェースを持つピン数の多いメモリ
を使用する代わりに、小容量でシリアル入出力インタフ
ェースを持つ安価でピン数の少ないシリアルメモリ使用
することができ、回路装置を小型で安価に製作できると
いう効果が得られる。
【００２７】また、上記データ用シフトレジスタの出力
を上記アドレス用シフトレジスタに入力させ、上記アド
レス用シフトレジスタの出力をコマンド用シフトレジス
タに入力させるように接続し、コマンド用シフトレジス
タからリードコマンド或いはライトコマンド、アドレス
信号及びライトデータの順にそれぞれ上記シリアルメモ
リに入力させるように構成することにより、セレクタを
使用する必要がなくなり、コントローラの制御も容易に
なってコントローラの回路が小型で安価にでき、回路装
置をより一層小型で安価に製作できるという効果が得ら
れる。
を上記アドレス用シフトレジスタに入力させ、上記アド
レス用シフトレジスタの出力をコマンド用シフトレジス
タに入力させるように接続し、コマンド用シフトレジス
タからリードコマンド或いはライトコマンド、アドレス
信号及びライトデータの順にそれぞれ上記シリアルメモ
リに入力させるように構成することにより、セレクタを
使用する必要がなくなり、コントローラの制御も容易に
なってコントローラの回路が小型で安価にでき、回路装
置をより一層小型で安価に製作できるという効果が得ら
れる。
【００２８】さらに、上記データ用シフトレジスタの出
力を上記アドレス用シフトレジスタに入力させ、上記ア
ドレス用シフトレジスタの出力をコマンド用シフトレジ
スタに入力させるように接続し、上記データ用シフトレ
ジスタと上記パラレル変換用シフトレジスタとを一体に
組み合わせてなるデータシリアル変換用兼パラレル変換
用シフトレジスタとした構成とすることにより、これら
シフトレジスタの数が少なくなり、シフトレジスタ全体
として小型で安価となり、回路装置をさらにより一層小
型で安価に製作できるという効果が得られる。
力を上記アドレス用シフトレジスタに入力させ、上記ア
ドレス用シフトレジスタの出力をコマンド用シフトレジ
スタに入力させるように接続し、上記データ用シフトレ
ジスタと上記パラレル変換用シフトレジスタとを一体に
組み合わせてなるデータシリアル変換用兼パラレル変換
用シフトレジスタとした構成とすることにより、これら
シフトレジスタの数が少なくなり、シフトレジスタ全体
として小型で安価となり、回路装置をさらにより一層小
型で安価に製作できるという効果が得られる。
【図１】この発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例のリードサイクル時のタイムチャ
ートである。
ートである。
【図３】第１の実施例のライトサイクル時のタイムチャ
ートである。
ートである。
【図４】この発明の第２実施例を示すブロック図であ
る。
る。
【図５】第２、第３の実施例のリードサイクル時のタイ
ムチャートである。
ムチャートである。
【図６】第２、第３の実施例のライトサイクル時のタイ
ムチャートである。
ムチャートである。
【図７】この発明の第３実施例を示すブロック図であ
る。
る。
１ データ用シフトレジスタ ２ アドレス用シフトレジスタ ３ コマンド用シフトレジスタ ４ データバッファ ５ コントローラ ６ シリアルメモリ ７ パラレル変換用シフトレジスタ ８ セレクタ
Claims (3)
- 【請求項１】 リード信号、ライト信号、チップセレク
ト信号、クロック信号が入力され、これらの信号がアク
ティブになった時にリードコマンド或いはライトコマン
ド、ＳＣＬＫクロック、ＣＬＫＣクロック、ＣＬＫＢク
ロック、ＣＬＫＡクロックを出力するコントローラと、 データバスと接続され、コントローラからＣＬＫＡクロ
ックとパラレル／シリアル切替信号が入力されたとき
に、データバスから転送されてきたライトデータをシリ
アル変換して出力するデータ用シフトレジスタと、 アドレス信号が入力され、コントローラからＣＬＫＢク
ロックとパラレル／シリアル切替信号が入力されたとき
に、アドレス信号をシリアル変換して出力するアドレス
用シフトレジスタと、 コントローラからＣＬＫＣクロックとパラレル／シリア
ル切替信号とリードコマンド或いはライトコマンドが入
力されたときに、リードコマンド或いはライトコマンド
をシリアル変換して出力するコマンド用シフトレジスタ
と、 データ用シフトレジスタからのライトデータ、アドレス
用シフトレジスタからのアドレス信号、コマンド用シフ
トレジスタからのリードコマンド或いはライトコマンド
がそれぞれ入力され、コントローラからのこれらの信号
にそれぞれ対応するセレクト信号により、そのセレクト
信号に対応した各信号を出力するセレクタと、 コントローラからのＳＣＬＫクロックが入力され、セレ
クタから出力された信号がリードコマンドのときはリー
ドモードとなり、セレクタから次に出力された信号がア
ドレス信号のときはアドレスが決定され、さらにそれか
ら決定されたアドレスのデータをシリアル変換して出力
し、セレクタから出力された信号がライトコマンドのと
きはライトモードとなり、セレクタから次に出力された
信号がアドレス信号のときはアドレスが決定され、さら
にセレクタから出力されたライトデータがさきに決定さ
れたアドレスにライトされるシリアルメモリと、 シリアルメモリから出力されたアドレスのデータをコン
トローラからのＳＣＬＫクロックでパラレル変換して出
力するパラレル変換用シフトレジスタと、 パラレル変換用シフトレジスタが出力するパラレル変換
したデータをリード信号に基づいてデータ信号としてデ
ータバスに出力するデータバッファとを、 備えてなることを特徴とするＩＣカードのパラレル／シ
リアル変換回路。 - 【請求項２】 リード信号、ライト信号、チップセレク
ト信号、クロック信号が入力され、これらの信号がアク
ティブになった時にリードコマンド或いはライトコマン
ド、ＳＣＬＫクロック、ＣＬＫＣクロック、ＣＬＫＢク
ロック、ＣＬＫＡクロックを出力するコントローラと、 データバスと接続され、コントローラからのＣＬＫＡク
ロックとパラレル／シリアル切替信号が入力されたとき
にデータバスから転送されてきたライトデータをシリア
ル変換して出力するデータ用シフトレジスタと、 アドレス信号が入力され、コントローラからＣＬＫＢク
ロックとパラレル／シリアル切替信号が入力されたとき
に、アドレス信号をシリアル変換し、データ用シフトレ
ジスタと接続されてアドレス信号を出力した後にシリア
ル変換したライトデータを出力するアドレス用シフトレ
ジスタと、 コントローラからのＣＬＫＣクロックとパラレル／シリ
アル切替信号とリードコマンド或いはライトコマンドが
入力されたときに、リードコマンド或いはライトコマン
ドをシリアル変換し、アドレス用シフトレジスタと接続
されてリードコマンド或いはライトコマンドを出力した
後にアドレス信号を出力し、そのアドレス信号を出力し
た後にシリアル変換したライトデータを出力するコマン
ド用シフトレジスタと、 コマンド用シフトレジスタと接続され、リードコマンド
或いはライトコマンド、アドレス信号及びライトデータ
の順にそれぞれ入力され、コントローラからＳＣＬＫク
ロックに基づいて入力された信号がリードコマンドのと
きはリードモードとなり、次に入力された信号がアドレ
ス信号のときはアドレスが決定され、さらにそれから決
定されたアドレスのデータをシリアル変換して出力し、
入力された信号がライトコマンドのときはライトモード
となり、次に出力された信号がアドレス信号のときはア
ドレスが決定され、さらに入力されたライトデータはさ
きに決定されたアドレスにライトされるシリアルメモリ
と、 シリアルメモリから出力されたアドレスのデータをコン
トローラからのＳＣＬＫクロックでパラレルデータに変
換して出力するパラレル変換用シフトレジスタと、 パラレル変換用シフトレジスタが出力するパラレル変換
したデータをリード信号に基づいてデータ信号としてデ
ータバスに出力するデータバッファとを、 備えてなることを特徴とするＩＣカードのパラレル／シ
リアル変換回路。 - 【請求項３】 リード信号、ライト信号、チップセレク
ト信号、クロック信号が入力され、これらの信号がアク
ティブになった時にリードコマンド或いはライトコマン
ド、ＳＣＬＫクロック、ＣＬＫＣクロック、ＣＬＫＢク
ロック、ＣＬＫＡクロックを出力するコントローラと、 アドレス信号が入力され、コントローラからＣＬＫＢク
ロックとパラレル／シリアル切替信号が入力されたとき
に、アドレス信号をシリアル変換して出力するアドレス
用シフトレジスタと、 コントローラからＣＬＫＣクロックとパラレル／シリア
ル切替信号とリードコマンド或いはライトコマンドが入
力されたときに、リードコマンド或いはライトコマンド
をシリアル変換し、アドレス用シフトレジスタと接続さ
れてリードコマンド或いはライトコマンドを出力した後
にアドレス信号を出力するコマンド用シフトレジスタ
と、 コマンド用シフトレジスタと接続され、リードコマンド
或いはライトコマンド、アドレス信号、ライトデータの
順にそれぞれ入力され、入力された信号がリードコマン
ドのときはリードモードとなり、次に入力された信号が
アドレス信号のときはアドレスが決定され、さらにそれ
から決定されたアドレスのデータをシリアル変換して出
力し、入力された信号がライトコマンドのときはライト
モードとなり、次に入力された信号がアドレス信号のと
きはアドレスが決定され、さらに入力されたライトデー
タのときはさきに決定されたアドレスにライトされるシ
リアルメモリと、 データバスと接続され、コントローラからＣＬＫＡクロ
ックとパラレル／シリアル切替信号が入力されたとき
に、データバスから転送されてきたライトデータをシリ
アル変換し、そのライトデータをアドレス用シフトレジ
スタとコマンド用シフトレジスタを介して上記リードコ
マンド或いはライトコマンド及びアドレス信号がシリア
ルメモリに入力された後にシリアルメモリに入力すると
共に、コントローラからＳＣＬＫクロックが入力され、
シリアルメモリから出力されたアドレスのデータをパラ
レルデータに変換して出力するデータシリアル変換用兼
パラレル変換用シフトレジスタと、 データ用兼パラレル変換用シフトレジスタが出力するパ
ラレル変換したデータをリード信号に基づいてデータ信
号としてデータバスに出力するデータバッファとを、 備えてなることを特徴とするＩＣカードのパラレル／シ
リアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177774A JPH0845297A (ja) | 1994-07-29 | 1994-07-29 | Ｉｃカードのパラレル／シリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177774A JPH0845297A (ja) | 1994-07-29 | 1994-07-29 | Ｉｃカードのパラレル／シリアル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845297A true JPH0845297A (ja) | 1996-02-16 |
Family
ID=16036886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6177774A Pending JPH0845297A (ja) | 1994-07-29 | 1994-07-29 | Ｉｃカードのパラレル／シリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0845297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0878685A1 (de) * | 1997-04-18 | 1998-11-18 | Rheinmetall W & M GmbH | Waffenanlage |
-
1994
- 1994-07-29 JP JP6177774A patent/JPH0845297A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0878685A1 (de) * | 1997-04-18 | 1998-11-18 | Rheinmetall W & M GmbH | Waffenanlage |
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