JPH0845240A - 記録再生装置 - Google Patents
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- JPH0845240A JPH0845240A JP6177256A JP17725694A JPH0845240A JP H0845240 A JPH0845240 A JP H0845240A JP 6177256 A JP6177256 A JP 6177256A JP 17725694 A JP17725694 A JP 17725694A JP H0845240 A JPH0845240 A JP H0845240A
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- G—PHYSICS
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- G11B2005/0005—Arrangements, methods or circuits
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- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
- G11B2005/0016—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation of magnetoresistive transducers
- G11B2005/0018—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation of magnetoresistive transducers by current biasing control or regulation
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Abstract
(57)【要約】
【目的】 本発明は記録媒体に対して記録再生を行う複
数のヘッドが搭載されたヘッドアセンブリよりプリント
基板に配線が行われる記録再生装置に関し、信号線の削
減による装置の小型化を図り、又はノイズ低減を図るこ
とを目的とする。 【構成】 ヘッドアセンブリ３２とプリント基板３３と
を接続するＦＰＣ３４を、ヘッドアセンブリ３２に設け
たシリアル／パラレル変換回路３７とプリント基板３３
に設けたパラレル／シリアル変換回路３９との間で接続
した制御データライン４１とクロックライン４２の２本
の信号線でヘッド選択を行わせる。また、相互に設けた
第１及び第２の切り換え回路３８，４０によりリードデ
ータ及びライトデータの伝送を切り変えることができ２
本の信号線により接続を行わせる構成とする。
数のヘッドが搭載されたヘッドアセンブリよりプリント
基板に配線が行われる記録再生装置に関し、信号線の削
減による装置の小型化を図り、又はノイズ低減を図るこ
とを目的とする。 【構成】 ヘッドアセンブリ３２とプリント基板３３と
を接続するＦＰＣ３４を、ヘッドアセンブリ３２に設け
たシリアル／パラレル変換回路３７とプリント基板３３
に設けたパラレル／シリアル変換回路３９との間で接続
した制御データライン４１とクロックライン４２の２本
の信号線でヘッド選択を行わせる。また、相互に設けた
第１及び第２の切り換え回路３８，４０によりリードデ
ータ及びライトデータの伝送を切り変えることができ２
本の信号線により接続を行わせる構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、記録媒体に対して記録
再生を行う複数のヘッドが搭載されたヘッドアセンブリ
よりプリント基板に配線が行われる記録再生装置に関す
る。
再生を行う複数のヘッドが搭載されたヘッドアセンブリ
よりプリント基板に配線が行われる記録再生装置に関す
る。
【０００２】近年、電子機器の小型化が進み、コンピュ
ータ等の外部記憶装置として使用される記録再生装置の
小型化が要求される。特に、磁気ディスク装置では、複
数の記録媒体に対して複数のヘッドがヘッドアセンブリ
に搭載されており、ヘッドアセンブリからプリント基板
に配線するにあたり、配線数を削減させる必要がある。
ータ等の外部記憶装置として使用される記録再生装置の
小型化が要求される。特に、磁気ディスク装置では、複
数の記録媒体に対して複数のヘッドがヘッドアセンブリ
に搭載されており、ヘッドアセンブリからプリント基板
に配線するにあたり、配線数を削減させる必要がある。
【０００３】
【従来の技術】図１３に従来の磁気ディスク装置のイン
タフェース回路の回路図を示す。図１３に示す磁気ディ
スク装置１１は、ヘッドアセンブリ１２には複数の磁気
ディスクに対して記録再生を行う差動型のヘッド１３1
〜１３16が搭載されており、これらヘッド１３1 〜１３
16を選択し、ライトデータ及びリードデータの送受を行
うヘッドＩＣ１４がフレキシブルプリント板上に実装さ
れる。
タフェース回路の回路図を示す。図１３に示す磁気ディ
スク装置１１は、ヘッドアセンブリ１２には複数の磁気
ディスクに対して記録再生を行う差動型のヘッド１３1
〜１３16が搭載されており、これらヘッド１３1 〜１３
16を選択し、ライトデータ及びリードデータの送受を行
うヘッドＩＣ１４がフレキシブルプリント板上に実装さ
れる。
【０００４】一方、磁気ディスク装置１１には種々の制
御を行うためのプリント基板１５が設けられており、こ
のプリント基板１５とヘッドアセンブリ１２に、４本の
ヘッド選択のための信号線１６1 〜１６4 ，ライトデー
タ用の信号線１７1 ，１７2，リードデータ用の信号線
１８1 ，１８2 ，ライトゲート用の信号線１９，グラン
ド（ＧＮＤ）線２０，及び２種（１２Ｖ，５Ｖ）の電源
線２１1 ，２１2 の合計１２本の信号線が接続される。
御を行うためのプリント基板１５が設けられており、こ
のプリント基板１５とヘッドアセンブリ１２に、４本の
ヘッド選択のための信号線１６1 〜１６4 ，ライトデー
タ用の信号線１７1 ，１７2，リードデータ用の信号線
１８1 ，１８2 ，ライトゲート用の信号線１９，グラン
ド（ＧＮＤ）線２０，及び２種（１２Ｖ，５Ｖ）の電源
線２１1 ，２１2 の合計１２本の信号線が接続される。
【０００５】これら信号線は、プリント基板１５とヘッ
ドアセンブリ１２との間でフレキシブルプリント回路
（ＦＰＣ）又はフラットケーブル等により接続が行われ
る。
ドアセンブリ１２との間でフレキシブルプリント回路
（ＦＰＣ）又はフラットケーブル等により接続が行われ
る。
【０００６】ところで、上記４本のヘッド選択のための
信号線１６1 〜１６4 は、１６個のヘッド１３1 〜１３
16に対して４ビットの信号が必要となることにより設定
される本数である。従って、ヘッドの数に応じて何ビッ
トの信号が必要かで配線数が定まる。
信号線１６1 〜１６4 は、１６個のヘッド１３1 〜１３
16に対して４ビットの信号が必要となることにより設定
される本数である。従って、ヘッドの数に応じて何ビッ
トの信号が必要かで配線数が定まる。
【０００７】ここで、図１４に、図１３のインタフェー
ス回路の接続におけるＦＰＣの接続状態の説明図を示
す。図１４において、ヘッドアセンブリ１２は、例えば
複数の磁気ディスク２２1 〜２２8 に対して１６個のヘ
ッド１３1 〜１３16が近接されて配置される。このヘッ
ド１３1 〜１３16は、キャリッジ２３に取り付けられた
ジンバル２４の先端に搭載されて、磁気ディスク２２1
〜２２8 の半径方向に移動される。
ス回路の接続におけるＦＰＣの接続状態の説明図を示
す。図１４において、ヘッドアセンブリ１２は、例えば
複数の磁気ディスク２２1 〜２２8 に対して１６個のヘ
ッド１３1 〜１３16が近接されて配置される。このヘッ
ド１３1 〜１３16は、キャリッジ２３に取り付けられた
ジンバル２４の先端に搭載されて、磁気ディスク２２1
〜２２8 の半径方向に移動される。
【０００８】ヘッド１３1 〜１３16からのそれぞれ２本
づつの信号線はサスペンション２４，キャリッジ２３を
通ってフレキシブルプリント板２５の対応するパターン
ライン２６に接続される。フレキシブルプリント基板２
５のパターンライン２６は実装されたヘッドＩＣ１４の
所定端子に配線される。
づつの信号線はサスペンション２４，キャリッジ２３を
通ってフレキシブルプリント板２５の対応するパターン
ライン２６に接続される。フレキシブルプリント基板２
５のパターンライン２６は実装されたヘッドＩＣ１４の
所定端子に配線される。
【０００９】また、フレキシブルプリント板２５には、
ヘッドＩＣ１４の対応する端子に接続されるようにＦＰ
Ｃ２７の一端が接続されており、他端にコネクタ２８ａ
が取り付けられる。このＦＰＣ２７には上述の１２本の
信号線１６1 〜１６4 ，１７ 1 ，１７2 ，１８1 ，１８
2 ，１９及びＧＮＤ線２０，電源線２１1 ，２１2 が平
面状に配設されたパターン２７ａで形成される。なお、
太いパターンはＧＮＤ線２０や電源線２１1 ，２１2 が
割り当てられる。
ヘッドＩＣ１４の対応する端子に接続されるようにＦＰ
Ｃ２７の一端が接続されており、他端にコネクタ２８ａ
が取り付けられる。このＦＰＣ２７には上述の１２本の
信号線１６1 〜１６4 ，１７ 1 ，１７2 ，１８1 ，１８
2 ，１９及びＧＮＤ線２０，電源線２１1 ，２１2 が平
面状に配設されたパターン２７ａで形成される。なお、
太いパターンはＧＮＤ線２０や電源線２１1 ，２１2 が
割り当てられる。
【００１０】一方、磁気ディスク装置１１を制御駆動す
るためのプリント基板１５には、上記コネクタ２８ａと
係合するコネクタ２８ｂが設けられており、このプリン
ト基板１５のコネクタ２８ｂにＦＰＣ２７のコネクタ２
８ａが係合接続されて、該プリント基板１５とヘッドア
センブリ１２の接続が行われるものである。
るためのプリント基板１５には、上記コネクタ２８ａと
係合するコネクタ２８ｂが設けられており、このプリン
ト基板１５のコネクタ２８ｂにＦＰＣ２７のコネクタ２
８ａが係合接続されて、該プリント基板１５とヘッドア
センブリ１２の接続が行われるものである。
【００１１】ところで、データをシリアル転送して接続
線が減少されているものとして、例えば特公平６−３０
５０５号公報に記載されているものがある。これは、主
制御装置と周辺装置との間を１本のデータ信号線と１本
のクロック信号線で結ぶシステムにおいて、１回のシリ
アル転送の間に「データ送受信方向の情報」、「データ
種類の情報」、「データ情報」の順序に送受信を行うも
のである。
線が減少されているものとして、例えば特公平６−３０
５０５号公報に記載されているものがある。これは、主
制御装置と周辺装置との間を１本のデータ信号線と１本
のクロック信号線で結ぶシステムにおいて、１回のシリ
アル転送の間に「データ送受信方向の情報」、「データ
種類の情報」、「データ情報」の順序に送受信を行うも
のである。
【００１２】
【発明が解決しようとする課題】ところで、ＦＰＣ２７
に形成されたパターン２７ａは、図１３に示すように最
小限の信号線等でパターン化されており、装置小型化の
要請からＦＰＣ２７のパターン幅を細くしなければなら
ない。しかし、電圧変動によるノイズが発生することと
なって細くすることができず、結局はＦＰＣ２７の小型
化、ひいては装置の小型化を図ることができないという
問題がある。
に形成されたパターン２７ａは、図１３に示すように最
小限の信号線等でパターン化されており、装置小型化の
要請からＦＰＣ２７のパターン幅を細くしなければなら
ない。しかし、電圧変動によるノイズが発生することと
なって細くすることができず、結局はＦＰＣ２７の小型
化、ひいては装置の小型化を図ることができないという
問題がある。
【００１３】そこで、本発明は上記課題に鑑みなされた
もので、信号線の削減による装置の小型化を図り、又は
ノイズ低減化を図る記録再生装置を提供することを目的
とする。
もので、信号線の削減による装置の小型化を図り、又は
ノイズ低減化を図る記録再生装置を提供することを目的
とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１では、記録媒体に対して記録再生を行う複
数のヘッドと、ヘッド選択信号により前記ヘッドを選択
し、当該ヘッドに対する記録データ及び再生データの送
受を行うヘッド制御手段と、入来する前記ヘッド選択信
号のシリアルデータをパラレルデータに変換して前記ヘ
ッド制御手段に送る第１の変換手段と、前記ヘッドを選
択する信号を変換信号に同期してシリアルデータに変換
し、当該シリアルデータ及び前記変換信号を前記第１の
変換手段に送出する第２の変換手段と、前記第１及び第
２の変換手段間を少なくとも接続するものであって、前
記シリアルデータのライン及び前記変換信号のラインを
少なくとも備える接続手段と、を有する構成とする。
に、請求項１では、記録媒体に対して記録再生を行う複
数のヘッドと、ヘッド選択信号により前記ヘッドを選択
し、当該ヘッドに対する記録データ及び再生データの送
受を行うヘッド制御手段と、入来する前記ヘッド選択信
号のシリアルデータをパラレルデータに変換して前記ヘ
ッド制御手段に送る第１の変換手段と、前記ヘッドを選
択する信号を変換信号に同期してシリアルデータに変換
し、当該シリアルデータ及び前記変換信号を前記第１の
変換手段に送出する第２の変換手段と、前記第１及び第
２の変換手段間を少なくとも接続するものであって、前
記シリアルデータのライン及び前記変換信号のラインを
少なくとも備える接続手段と、を有する構成とする。
【００１５】請求項２では、記録媒体に対して記録再生
を行う複数のヘッドと、ヘッド選択信号により前記ヘッ
ドを選択し、当該ヘッドに対する記録データ及び再生デ
ータの送受を行うヘッド制御手段と、記録データの受信
又は前記ヘッド制御手段からの再生データを切り換える
第１の切り換え手段と、前記第１の切り換え手段への記
録データの送出、又は前記第１の切り換え手段からの再
生データの受信を切り変える第２の切り換え手段と、前
記第１及び第２の切り換え手段間を少なくとも接続する
記録データ及び再生データのためのラインを少なくとも
備える接続手段と、を有する構成とする。
を行う複数のヘッドと、ヘッド選択信号により前記ヘッ
ドを選択し、当該ヘッドに対する記録データ及び再生デ
ータの送受を行うヘッド制御手段と、記録データの受信
又は前記ヘッド制御手段からの再生データを切り換える
第１の切り換え手段と、前記第１の切り換え手段への記
録データの送出、又は前記第１の切り換え手段からの再
生データの受信を切り変える第２の切り換え手段と、前
記第１及び第２の切り換え手段間を少なくとも接続する
記録データ及び再生データのためのラインを少なくとも
備える接続手段と、を有する構成とする。
【００１６】請求項３では、請求項１記載の前記第１の
変換手段は、前記ヘッド及び前記記録媒体を収納するデ
ィスクエンクロージャー内部に設けられると共に、請求
項１記載の前記第２の変換手段は、装置の制御を行うプ
リント板に設けられる。
変換手段は、前記ヘッド及び前記記録媒体を収納するデ
ィスクエンクロージャー内部に設けられると共に、請求
項１記載の前記第２の変換手段は、装置の制御を行うプ
リント板に設けられる。
【００１７】請求項４では、請求項２記載の前記第１の
切り換え手段は、前記ヘッド及び前記記録媒体を収納す
るディスクエンクロージャー内部に設けられると共に、
請求項２記載の前記第２の切り換え手段は、装置の制御
を行うプリント板に設けられる。
切り換え手段は、前記ヘッド及び前記記録媒体を収納す
るディスクエンクロージャー内部に設けられると共に、
請求項２記載の前記第２の切り換え手段は、装置の制御
を行うプリント板に設けられる。
【００１８】請求項５では、請求項１又は３記載の前記
ラインは、可撓性部材上に形成される導体パターンで構
成される。
ラインは、可撓性部材上に形成される導体パターンで構
成される。
【００１９】請求項６では、請求項５記載の前記可撓性
部材上に、前記導体パターンと共に所定の幅広を有する
パターンが形成される。
部材上に、前記導体パターンと共に所定の幅広を有する
パターンが形成される。
【００２０】請求項７では、請求項６記載の前記幅広の
パターンはグランドに接続される。
パターンはグランドに接続される。
【００２１】請求項８では、請求項６記載の幅広のパタ
ーンは、装置内に印加されるディスクエンクロージャー
バイアス用のものである。
ーンは、装置内に印加されるディスクエンクロージャー
バイアス用のものである。
【００２２】
【作用】上述のように、請求項１，２及び５の発明で
は、ヘッド選択信号をヘッド制御手段に送出するに際し
てディスクエンクロージャー内部に設けられる第１の変
換手段よりシリアルデータとしてプリント板に設けられ
る第２の変換手段にシリアルデータのライン及び変換信
号のラインを含むラインが適宜可撓性部材上に導体パタ
ーンで構成された接続手段を介して送出する。これによ
り、ヘッド選択のための接続手段の信号線が削減される
こととなり、装置の小型化又は外部ノイズの影響や信号
線間の干渉が減少して記録再生信号へのノイズ低減を図
ることが可能となる。
は、ヘッド選択信号をヘッド制御手段に送出するに際し
てディスクエンクロージャー内部に設けられる第１の変
換手段よりシリアルデータとしてプリント板に設けられ
る第２の変換手段にシリアルデータのライン及び変換信
号のラインを含むラインが適宜可撓性部材上に導体パタ
ーンで構成された接続手段を介して送出する。これによ
り、ヘッド選択のための接続手段の信号線が削減される
こととなり、装置の小型化又は外部ノイズの影響や信号
線間の干渉が減少して記録再生信号へのノイズ低減を図
ることが可能となる。
【００２３】請求項３〜５の発明では、ヘッド制御手段
に対する記録データ又は再生データの送受を行うに際し
てディスクエンクロージャー内及びプリント板に設けら
れる第１及び第２の切り換え手段で互いのデータを切り
換え、記録データ及び再生データのためのラインを含む
ラインが適宜可撓性部材上に導体パターンで構成された
接続手段で送出する。これにより、データ送出のための
接続手段の信号線が削減されることとなり、装置の小型
化又は外部ノイズの影響や信号線間の干渉が減少して記
録再生信号へのノイズ低減を図ることが可能となる。
に対する記録データ又は再生データの送受を行うに際し
てディスクエンクロージャー内及びプリント板に設けら
れる第１及び第２の切り換え手段で互いのデータを切り
換え、記録データ及び再生データのためのラインを含む
ラインが適宜可撓性部材上に導体パターンで構成された
接続手段で送出する。これにより、データ送出のための
接続手段の信号線が削減されることとなり、装置の小型
化又は外部ノイズの影響や信号線間の干渉が減少して記
録再生信号へのノイズ低減を図ることが可能となる。
【００２４】請求項６〜８の発明では、可撓性部材上に
グランドやディスクエンクロージャーバイアス用の幅広
のパターンが形成されることで装置の小型化が図られる
と共に、インピーダンスを小としてノイズ低減を図るこ
とが可能となる。
グランドやディスクエンクロージャーバイアス用の幅広
のパターンが形成されることで装置の小型化が図られる
と共に、インピーダンスを小としてノイズ低減を図るこ
とが可能となる。
【００２５】
【実施例】図１に、本発明の一実施例の回路構成図を示
す。図１は、記録再生装置としての磁気ディスク装置３
１を示したもので、ヘッドアセンブリ３２とプリント板
３３とが接続手段であるフレキシブルプリント回路ＦＰ
Ｃ３４により接続されるものを含んで構成される。
す。図１は、記録再生装置としての磁気ディスク装置３
１を示したもので、ヘッドアセンブリ３２とプリント板
３３とが接続手段であるフレキシブルプリント回路ＦＰ
Ｃ３４により接続されるものを含んで構成される。
【００２６】ヘッドアセンブリ３２は、複数の磁気ディ
スクに対して記録再生を行う例えば１６個の差動型のヘ
ッド３５1 〜３５16が搭載される。ヘッド３５1 〜３５
16からの各２本の信号線はヘッド制御手段であるヘッド
ＩＣ３６に接続される。このヘッドＩＣ３６は、各ヘッ
ド３５1 〜３５16のうちの所定のヘッドを選択し、記録
データに応じた電流を供給し、当該ヘッドからの読み出
し波形（電流波形）を入力する。
スクに対して記録再生を行う例えば１６個の差動型のヘ
ッド３５1 〜３５16が搭載される。ヘッド３５1 〜３５
16からの各２本の信号線はヘッド制御手段であるヘッド
ＩＣ３６に接続される。このヘッドＩＣ３６は、各ヘッ
ド３５1 〜３５16のうちの所定のヘッドを選択し、記録
データに応じた電流を供給し、当該ヘッドからの読み出
し波形（電流波形）を入力する。
【００２７】ヘッドＩＣ３６の４ビット（ヘッド数に応
じて設定される）のヘッド選択端子に第１の変換手段で
あるシリアル／パラレル変換回路３７から４ビットのヘ
ッド選択のパラレル信号が入力される。また、ヘッドＩ
Ｃ３６のライトデータ端子には第１の切り換え手段であ
る第１の切り換え回路３８よりライトデータ（記録デー
タ）が入力され、リード出力端子より第１の切り換え回
路３８にリードデータ（再生データ）を出力する。ま
た、ヘッドＩＣ３６のライトゲート端子にはライト制御
信号が入力される。
じて設定される）のヘッド選択端子に第１の変換手段で
あるシリアル／パラレル変換回路３７から４ビットのヘ
ッド選択のパラレル信号が入力される。また、ヘッドＩ
Ｃ３６のライトデータ端子には第１の切り換え手段であ
る第１の切り換え回路３８よりライトデータ（記録デー
タ）が入力され、リード出力端子より第１の切り換え回
路３８にリードデータ（再生データ）を出力する。ま
た、ヘッドＩＣ３６のライトゲート端子にはライト制御
信号が入力される。
【００２８】一方、プリント基板３３は、磁気ディスク
装置３１の種々の制御を行うためのもので、ホスト装置
から指令されてＭＰＵ（マイクロプロセッサ）からの４
ビットのヘッド選択のパラレル信号をクロックに同期し
てシリアル信号に変換してクロックと共にシリアル／パ
ラレル変換回路３７に送出する第２の変換手段であるパ
ラレル／シリアル変換回路３９を備える。
装置３１の種々の制御を行うためのもので、ホスト装置
から指令されてＭＰＵ（マイクロプロセッサ）からの４
ビットのヘッド選択のパラレル信号をクロックに同期し
てシリアル信号に変換してクロックと共にシリアル／パ
ラレル変換回路３７に送出する第２の変換手段であるパ
ラレル／シリアル変換回路３９を備える。
【００２９】また、リードライト制御回路に対するライ
トデータ及びリードデータを、第１の切り換え回路３８
との間で切り換えて通信を行う第２の切り換え手段であ
る第２の切り換え回路４０を備える。そして、ライト制
御信号が第２の切り換え回路４０に入力されると共に、
ヘッドアセンブリ３２のヘッドＩＣ３６及び第１の切り
換え回路３８に入力される。
トデータ及びリードデータを、第１の切り換え回路３８
との間で切り換えて通信を行う第２の切り換え手段であ
る第２の切り換え回路４０を備える。そして、ライト制
御信号が第２の切り換え回路４０に入力されると共に、
ヘッドアセンブリ３２のヘッドＩＣ３６及び第１の切り
換え回路３８に入力される。
【００３０】ＦＰＣ３４は、ヘッド選択のシリアル信号
を伝送する制御データライン４１，クロックライン４
２，ライト／リード（Ｗ／Ｒ）データライン４３1 ，４
３2 ，ライト制御信号ライン４４，ＧＮＤライン４５，
１２Ｖ及び５Ｖの電源ライン４６1 ，４６2 のパターン
回路が所定の太さで可撓部材であるフィルム上に形成さ
れ（図８において説明する）、ヘッドアセンブリ３２と
プリント基板３３間を接続する。すなわち、ＦＰＣ３４
には８本の信号線のパターンが形成される。
を伝送する制御データライン４１，クロックライン４
２，ライト／リード（Ｗ／Ｒ）データライン４３1 ，４
３2 ，ライト制御信号ライン４４，ＧＮＤライン４５，
１２Ｖ及び５Ｖの電源ライン４６1 ，４６2 のパターン
回路が所定の太さで可撓部材であるフィルム上に形成さ
れ（図８において説明する）、ヘッドアセンブリ３２と
プリント基板３３間を接続する。すなわち、ＦＰＣ３４
には８本の信号線のパターンが形成される。
【００３１】ここで、図２に、図１のパラレル／シリア
ル変換回路の具体的回路図を示す。図２においてパラレ
ル／シリアル変換回路３９は、４ビットのヘッド選択信
号が第１のフリップフロップ（ＦＦ）５１に入力される
と共に、第１のシフトレジスタ５２のａ〜ｄ端子に入力
される。
ル変換回路の具体的回路図を示す。図２においてパラレ
ル／シリアル変換回路３９は、４ビットのヘッド選択信
号が第１のフリップフロップ（ＦＦ）５１に入力される
と共に、第１のシフトレジスタ５２のａ〜ｄ端子に入力
される。
【００３２】第１のＦＦ５１の出力（４ビット）は第２
のフリップフロップ（ＦＦ）５３に入力されると共に、
比較回路５４のＢ群入力端子に入力される。また、第２
のＦＦ５３の出力（４ビット）は比較回路５４のＡ群入
力端子に入力される。比較回路５４の出力は、ＡＮＤ回
路５５，第３のフリップフロップ（ＦＦ）５６，及び制
御回路５７にそれぞれ入力される。
のフリップフロップ（ＦＦ）５３に入力されると共に、
比較回路５４のＢ群入力端子に入力される。また、第２
のＦＦ５３の出力（４ビット）は比較回路５４のＡ群入
力端子に入力される。比較回路５４の出力は、ＡＮＤ回
路５５，第３のフリップフロップ（ＦＦ）５６，及び制
御回路５７にそれぞれ入力される。
【００３３】一方、基準クロックは、分周回路５８，制
御回路５７，及び反転回路（インバータ）５９に入力さ
れる。反転回路５９の出力はＡＮＤ回路５５に入力さ
れ、比較回路５４からの出力（ウインド）となって第１
のシフトレジスタ５２に入力されると共に、ＦＰＣ３４
のクロックライン４２を介して変換信号としてのクロッ
クがヘッドアセンブリ３２のシリアル／パラレル回路３
７に送られる。
御回路５７，及び反転回路（インバータ）５９に入力さ
れる。反転回路５９の出力はＡＮＤ回路５５に入力さ
れ、比較回路５４からの出力（ウインド）となって第１
のシフトレジスタ５２に入力されると共に、ＦＰＣ３４
のクロックライン４２を介して変換信号としてのクロッ
クがヘッドアセンブリ３２のシリアル／パラレル回路３
７に送られる。
【００３４】分周回路５８はクロック信号を１／４分周
（４ビットに対応するもので、３ビットならば１／３分
周となる）し、１／４分周クロックとして第１〜第３の
ＦＦ５１，５３，５６に送出すると共に、第１のシフト
レジスタ５２にパラレルクロックとして送出する。
（４ビットに対応するもので、３ビットならば１／３分
周となる）し、１／４分周クロックとして第１〜第３の
ＦＦ５１，５３，５６に送出すると共に、第１のシフト
レジスタ５２にパラレルクロックとして送出する。
【００３５】また、第３のＦＦ５６の出力は制御回路５
７に入力され、制御回路５７は信号終了の異なる２つの
信号をセレクト回路６０に出力する。セレクト回路６０
には第１のシフトレジスタ５２の出力がａ端子に入力さ
れると共に、ｂ端子にハイ（Ｈ）レベルの信号が入力さ
れ、ｃ端子にロー（Ｌ）レベルの信号が入力される。そ
して、セレクト回路よりヘッド選択のシリアル信号とし
ての制御データが出力される。
７に入力され、制御回路５７は信号終了の異なる２つの
信号をセレクト回路６０に出力する。セレクト回路６０
には第１のシフトレジスタ５２の出力がａ端子に入力さ
れると共に、ｂ端子にハイ（Ｈ）レベルの信号が入力さ
れ、ｃ端子にロー（Ｌ）レベルの信号が入力される。そ
して、セレクト回路よりヘッド選択のシリアル信号とし
ての制御データが出力される。
【００３６】続いて、図３に、図１のシリアル／パラレ
ル変換回路の具体的回路図を示す。図３に示すシリアル
／パラレル変換回路３７における第２のシフトレジスタ
６１には、シリアルの制御データ（ヘッド選択信号とラ
ッチのための信号）が入力されると共に、クロック（シ
リアルクロック）が反転回路６２を介してクロック入力
される。また、ヘッド選択信号は第４のフリップフロッ
プ（ＦＦ）６３に入力される。
ル変換回路の具体的回路図を示す。図３に示すシリアル
／パラレル変換回路３７における第２のシフトレジスタ
６１には、シリアルの制御データ（ヘッド選択信号とラ
ッチのための信号）が入力されると共に、クロック（シ
リアルクロック）が反転回路６２を介してクロック入力
される。また、ヘッド選択信号は第４のフリップフロッ
プ（ＦＦ）６３に入力される。
【００３７】第２のシフトレジスタ６１のａ〜ｄ出力端
子からは４ビットのヘッド選択信号が第４のＦＦ６３に
出力される。第４のＦＦ６３の出力が最終的な４ビット
のヘッド選択信号としてヘッドＩＣ３６に入力される。
子からは４ビットのヘッド選択信号が第４のＦＦ６３に
出力される。第４のＦＦ６３の出力が最終的な４ビット
のヘッド選択信号としてヘッドＩＣ３６に入力される。
【００３８】そこで、図４に、図２のパラレル／シリア
ル変換回路のタイミングチャートを示す。図４（Ａ）〜
（Ｌ）において、まずヘッド選択信号により例えば９番
目のヘッド３５9 から６番目のヘッド３５6 を選択する
場合（図４（Ａ）），ヘッド３５9 のライト／リード状
態よりアイドリング状態を介在させてヘッド３５6 がラ
イト／リード状態となる。
ル変換回路のタイミングチャートを示す。図４（Ａ）〜
（Ｌ）において、まずヘッド選択信号により例えば９番
目のヘッド３５9 から６番目のヘッド３５6 を選択する
場合（図４（Ａ）），ヘッド３５9 のライト／リード状
態よりアイドリング状態を介在させてヘッド３５6 がラ
イト／リード状態となる。
【００３９】いま、ヘッド選択信号（図４（Ｄ））が第
１のＦＦ５１及び第１のシフトレジスタ５２にパラレル
入力される。第１のＦＦ５１の出力（図４（Ｆ））及び
第２のＦＦ５３の出力（図４（Ｇ））が比較回路５４で
比較される。ヘッドの切り換えがない場合には第１及び
第２のＦＦ５１，５３の出力は同じであり、比較回路５
４のＡ＝Ｂ出力がローレベルとなる（図４（Ｈ））。
１のＦＦ５１及び第１のシフトレジスタ５２にパラレル
入力される。第１のＦＦ５１の出力（図４（Ｆ））及び
第２のＦＦ５３の出力（図４（Ｇ））が比較回路５４で
比較される。ヘッドの切り換えがない場合には第１及び
第２のＦＦ５１，５３の出力は同じであり、比較回路５
４のＡ＝Ｂ出力がローレベルとなる（図４（Ｈ））。
【００４０】ヘッド切り換えが行われるときには第１の
ＦＦ５１に入力されるヘッド選択信号が変化することか
ら、１クロック前にラッチされている第２のＦＦ５３の
出力と第１のＦＦ５１の出力が等しくなくなり、比較回
路５４のＡ＝Ｂ出力がハイレベルとなる（図４
（Ｈ））。
ＦＦ５１に入力されるヘッド選択信号が変化することか
ら、１クロック前にラッチされている第２のＦＦ５３の
出力と第１のＦＦ５１の出力が等しくなくなり、比較回
路５４のＡ＝Ｂ出力がハイレベルとなる（図４
（Ｈ））。
【００４１】これにより、ＡＮＤ回路５５からは基準ク
ロック（図４（Ｃ））の４クロック分が出力されてシリ
アルクロックとして第１のシフトレジスタ５２及びヘッ
ドアセンブリ３２のシリアル／パラレル変換回路３７に
送出される（図４（Ｉ））。なお、比較回路５４のＡ＝
Ｂ出力がローレベルのときにはこのシリアルクロックは
出力されない。
ロック（図４（Ｃ））の４クロック分が出力されてシリ
アルクロックとして第１のシフトレジスタ５２及びヘッ
ドアセンブリ３２のシリアル／パラレル変換回路３７に
送出される（図４（Ｉ））。なお、比較回路５４のＡ＝
Ｂ出力がローレベルのときにはこのシリアルクロックは
出力されない。
【００４２】第１シフトレジスタ５２にシリアルクロッ
クが入力されると、セットされたヘッド選択信号がシリ
アルデータとしてセレクト回路６０に出力される（図４
（Ｊ））。
クが入力されると、セットされたヘッド選択信号がシリ
アルデータとしてセレクト回路６０に出力される（図４
（Ｊ））。
【００４３】一方、基準クロック、比較回路５４からの
Ａ＝Ｂ出力、及び第３のＦＦ５６の出力が入力される制
御回路５７は、比較回路５４のＡ＝Ｂ出力がローレベル
のときにはハイレベルであるが、Ａ＝Ｂ出力がハイレベ
ルになると出力端子，より図４（Ｋ）に示すように
セレクト回路６０に出力される。
Ａ＝Ｂ出力、及び第３のＦＦ５６の出力が入力される制
御回路５７は、比較回路５４のＡ＝Ｂ出力がローレベル
のときにはハイレベルであるが、Ａ＝Ｂ出力がハイレベ
ルになると出力端子，より図４（Ｋ）に示すように
セレクト回路６０に出力される。
【００４４】セレクト回路６０では制御回路の出力，
によって入力（ａ〜ｃ）が選択されるもので、比較回
路５４のＡ＝Ｂ出力がハイレベルのときにその期間の先
頭の基準クロックの４クロック分（図４（Ｉ））の間は
ａ入力（第１のシフトレジスタの出力）が選択される。
また、次の１クロック分でｃ入力（ローレベル）が選択
され、さらに最後の１クロック分でｂ入力（ハイレベ
ル）が選択される。
によって入力（ａ〜ｃ）が選択されるもので、比較回
路５４のＡ＝Ｂ出力がハイレベルのときにその期間の先
頭の基準クロックの４クロック分（図４（Ｉ））の間は
ａ入力（第１のシフトレジスタの出力）が選択される。
また、次の１クロック分でｃ入力（ローレベル）が選択
され、さらに最後の１クロック分でｂ入力（ハイレベ
ル）が選択される。
【００４５】そして、これらの順次選択されたａ，ｃ，
ｂ入力が制御データ（ヘッド選択のシリアルデータ及び
ラッチデータ）としてセレクト回路６０より出力される
ものである（図４（Ｌ））。この場合のセレクト回路６
０におけるｂ入力の選択は制御データの最後の立ち上り
である。
ｂ入力が制御データ（ヘッド選択のシリアルデータ及び
ラッチデータ）としてセレクト回路６０より出力される
ものである（図４（Ｌ））。この場合のセレクト回路６
０におけるｂ入力の選択は制御データの最後の立ち上り
である。
【００４６】なお、制御データの最後にセレクト回路６
０のｃ，ｂ入力を選択させるのは、後述するシリアル／
パラレル変換回路３７の第４のＦＦ６２でヘッド選択信
号をラッチするためのクロックを制御データ内に挿入す
る必要があるからである。
０のｃ，ｂ入力を選択させるのは、後述するシリアル／
パラレル変換回路３７の第４のＦＦ６２でヘッド選択信
号をラッチするためのクロックを制御データ内に挿入す
る必要があるからである。
【００４７】続いて、図５に、図３のシリアル／パラレ
ル変換回路のタイミングチャートを示す。図５（Ａ）〜
（Ｄ）において、ヘッドアセンブリ３２のシリアル／パ
ラレル変換回路３７における第２のシフトレジスタ６１
に反転回路６２を介してシリアルクロック（図５
（Ａ））が入力されている期間に上記制御データがシリ
アル入力される。このシリアル入力は反転されたシリア
ルクロックに従ってａ〜ｄ端子より順次出力される（図
５（Ｂ））。
ル変換回路のタイミングチャートを示す。図５（Ａ）〜
（Ｄ）において、ヘッドアセンブリ３２のシリアル／パ
ラレル変換回路３７における第２のシフトレジスタ６１
に反転回路６２を介してシリアルクロック（図５
（Ａ））が入力されている期間に上記制御データがシリ
アル入力される。このシリアル入力は反転されたシリア
ルクロックに従ってａ〜ｄ端子より順次出力される（図
５（Ｂ））。
【００４８】第２のシフトレジスタ６１のａ〜ｄ出力に
必要なヘッド選択信号が揃うと図５（Ａ）のシリアルク
ロックがなくなり、次のヘッド切り換えまで変化しな
い。また、制御データにおけるヘッド選択信号に挿入さ
れた最後の立ち上り波形をクロックとして、第４のＦＦ
６３が第２のシフトレジスタ６１のヘッド選択信号の出
力をラッチする。これは、入来するシリアルクロックの
ノイズによる第２のシフトレジスタ６１の誤動作でヘッ
ド選択信号が変わるのを防止するためである。
必要なヘッド選択信号が揃うと図５（Ａ）のシリアルク
ロックがなくなり、次のヘッド切り換えまで変化しな
い。また、制御データにおけるヘッド選択信号に挿入さ
れた最後の立ち上り波形をクロックとして、第４のＦＦ
６３が第２のシフトレジスタ６１のヘッド選択信号の出
力をラッチする。これは、入来するシリアルクロックの
ノイズによる第２のシフトレジスタ６１の誤動作でヘッ
ド選択信号が変わるのを防止するためである。
【００４９】すなわち、図５（Ｄ）に示すように、９番
目のヘッド３５9 の選択期間から、ヘッド切り換え期間
でヘッド選択処理が行われ、６番目のヘッド３５6 が選
択期間中選択される。
目のヘッド３５9 の選択期間から、ヘッド切り換え期間
でヘッド選択処理が行われ、６番目のヘッド３５6 が選
択期間中選択される。
【００５０】このように、１６個のヘッド３５1 〜３５
16を選択するにあたり、図１３に示す従来の方法では４
本の信号線が必要であるのに対し、本発明では制御デー
タとシリアルクロック用の２つの信号線で伝送すること
ができ、信号線の削減より装置の小型化、又はパターン
のアンテナの作用による外部ノイズの受信や信号線間の
干渉が減少し、記録再生信号（データ）へのノイズ低減
を図ることができる（図１１及び図１２で説明する）。
16を選択するにあたり、図１３に示す従来の方法では４
本の信号線が必要であるのに対し、本発明では制御デー
タとシリアルクロック用の２つの信号線で伝送すること
ができ、信号線の削減より装置の小型化、又はパターン
のアンテナの作用による外部ノイズの受信や信号線間の
干渉が減少し、記録再生信号（データ）へのノイズ低減
を図ることができる（図１１及び図１２で説明する）。
【００５１】ところで、ヘッド選択信号のシリアル転送
は、パラレル転送に比べて時間を要するが、ヘッドポジ
ショニング型の磁気ディスク装置からみれば上記時間は
ヘッドポジショニング時間に比べて僅かであり、装置の
性能に影響を及ぼす時間とはならない。
は、パラレル転送に比べて時間を要するが、ヘッドポジ
ショニング型の磁気ディスク装置からみれば上記時間は
ヘッドポジショニング時間に比べて僅かであり、装置の
性能に影響を及ぼす時間とはならない。
【００５２】次に、図６に図１の第２の切り換え回路の
具体的回路図を示すと共に、図７に図１の第１の切り換
え回路の具体的回路図を示す。
具体的回路図を示すと共に、図７に図１の第１の切り換
え回路の具体的回路図を示す。
【００５３】図６に示す第２の切り換え回路４０におい
て、入来するライトデータが抵抗Ｒ１を介してトランジ
スタＱ１のベースをバイアスする。トランジスタＱ１の
コレクタは電源＋Ｖに接続される。また、ライト制御信
号は抵抗Ｒ２を介してトランジスタＱ２のベースをバイ
アスする。トランジスタＱ２のコレクタは抵抗Ｒ３を介
して電源＋Ｖに接続されると共に、抵抗Ｒ４を介してト
ランジスタＱ３のベースに接続される。
て、入来するライトデータが抵抗Ｒ１を介してトランジ
スタＱ１のベースをバイアスする。トランジスタＱ１の
コレクタは電源＋Ｖに接続される。また、ライト制御信
号は抵抗Ｒ２を介してトランジスタＱ２のベースをバイ
アスする。トランジスタＱ２のコレクタは抵抗Ｒ３を介
して電源＋Ｖに接続されると共に、抵抗Ｒ４を介してト
ランジスタＱ３のベースに接続される。
【００５４】トランジスタＱ３のコレクタはトランジス
タＱ１のエミッタに接続され、トランジスタＱ３のエミ
ッタは抵抗Ｒ５を介して接地される。この抵抗Ｒ５にＷ
／Ｒデータ（リードデータ）が入力される。
タＱ１のエミッタに接続され、トランジスタＱ３のエミ
ッタは抵抗Ｒ５を介して接地される。この抵抗Ｒ５にＷ
／Ｒデータ（リードデータ）が入力される。
【００５５】また、Ｗ／Ｒデータ（ライトデータ）は抵
抗Ｒ６を介してトランジスタＱ４のベースをバイアスす
る。トランジスタＱ４のコレクタは電源＋Ｖに接続さ
れ、エミッタは抵抗Ｒ７を介して接地される。このトラ
ンジスタＱ４のエミッタよりリードデータが出力され
る。
抗Ｒ６を介してトランジスタＱ４のベースをバイアスす
る。トランジスタＱ４のコレクタは電源＋Ｖに接続さ
れ、エミッタは抵抗Ｒ７を介して接地される。このトラ
ンジスタＱ４のエミッタよりリードデータが出力され
る。
【００５６】続いて、図７に示す第１の切り換え回路３
８は、選択されたヘッドからのリード出力が抵抗Ｒ８を
介してトランジスタＱ５のベースをバイアスする。トラ
ンジスタＱ５のコレクタは電源＋Ｖに接続され、エミッ
タはトランジスタＱ６のコレクタに接続される。
８は、選択されたヘッドからのリード出力が抵抗Ｒ８を
介してトランジスタＱ５のベースをバイアスする。トラ
ンジスタＱ５のコレクタは電源＋Ｖに接続され、エミッ
タはトランジスタＱ６のコレクタに接続される。
【００５７】また、入来するライト制御信号が抵抗Ｒ９
を介してトランジスタＱ６のベースをバイアスする。ト
ランジスタＱ６のエミッタは抵抗Ｒ１０を介して接地さ
れる。
を介してトランジスタＱ６のベースをバイアスする。ト
ランジスタＱ６のエミッタは抵抗Ｒ１０を介して接地さ
れる。
【００５８】一方、Ｗ／Ｒデータ（リードデータ）は抵
抗Ｒ１０に入力され、またＷ／Ｒデータ（ライトデー
タ）は抵抗Ｒ１１を介してトランジスタＱ７のベースを
バイアスする。トランジスタＱ７のコレクタは電源＋Ｖ
に接続され、エミッタは抵抗Ｒ１２を介して接地され
る。そして、トランジスタＱ７のエミッタより選択され
たヘッドにライトデータが出力される。
抗Ｒ１０に入力され、またＷ／Ｒデータ（ライトデー
タ）は抵抗Ｒ１１を介してトランジスタＱ７のベースを
バイアスする。トランジスタＱ７のコレクタは電源＋Ｖ
に接続され、エミッタは抵抗Ｒ１２を介して接地され
る。そして、トランジスタＱ７のエミッタより選択され
たヘッドにライトデータが出力される。
【００５９】まず、図６の第２の切り換え回路４０は、
ライト時にはライト制御信号がローレベルとなってトラ
ンジスタＱ２がオフ状態となり、トランジスタＱ３がオ
ン状態となる。そこで、リードライト制御回路よりライ
トデータ（ＷＤ１）がトランジスタＱ１，Ｑ３を介して
Ｗ／Ｒデータラインに出力される。
ライト時にはライト制御信号がローレベルとなってトラ
ンジスタＱ２がオフ状態となり、トランジスタＱ３がオ
ン状態となる。そこで、リードライト制御回路よりライ
トデータ（ＷＤ１）がトランジスタＱ１，Ｑ３を介して
Ｗ／Ｒデータラインに出力される。
【００６０】一方、リード時には、ライト制御信号がハ
イレベルとなって、トランジスタＱ２をオン状態となっ
たときにトランジスタＱ３がオフ状態となる。そのた
め、トランジスタＱ４には抵抗６を通ってＷ／Ｒデータ
ラインからのリードデータ（ＲＤ１）の信号だけが入力
されることになり、トランジスタＱ４よりリード出力が
出力される。
イレベルとなって、トランジスタＱ２をオン状態となっ
たときにトランジスタＱ３がオフ状態となる。そのた
め、トランジスタＱ４には抵抗６を通ってＷ／Ｒデータ
ラインからのリードデータ（ＲＤ１）の信号だけが入力
されることになり、トランジスタＱ４よりリード出力が
出力される。
【００６１】また、図７の第１の切り換え回路３８は、
ライト時にはライト制御信号がローレベルとなってトラ
ンジスタＱ６をオフ状態となる。そのため、トランジス
タＱ７には抵抗Ｒ１１を介してＷ／Ｒデータ線からライ
トデータ（ＲＤ２）だけが入力されてトランジスタＱ７
よりライトデータが出力される。
ライト時にはライト制御信号がローレベルとなってトラ
ンジスタＱ６をオフ状態となる。そのため、トランジス
タＱ７には抵抗Ｒ１１を介してＷ／Ｒデータ線からライ
トデータ（ＲＤ２）だけが入力されてトランジスタＱ７
よりライトデータが出力される。
【００６２】一方、リード時にはライト制御信号がハイ
レベルとなってトランジスタＱ６をオン状態とすること
から、選択されたヘッドからのヘッドＩＣ３６を介して
出力されるリード出力はトランジスタＱ５，Ｑ６を通っ
てＷ／Ｒデータラインに出力されるものである。
レベルとなってトランジスタＱ６をオン状態とすること
から、選択されたヘッドからのヘッドＩＣ３６を介して
出力されるリード出力はトランジスタＱ５，Ｑ６を通っ
てＷ／Ｒデータラインに出力されるものである。
【００６３】このように、第１及び第２の切り換え回路
３８，４０を設けることで、伝送のためのライン数が３
本（従来は図１３に示すように５本）とすることがで
き、信号線を削減による装置の小型化、又は外部ノイズ
の受信や信号線間の干渉が減少して記録再生信号（デー
タ）へのノイズ低減を図ることができるものである（図
１１及び図１２で説明する）。
３８，４０を設けることで、伝送のためのライン数が３
本（従来は図１３に示すように５本）とすることがで
き、信号線を削減による装置の小型化、又は外部ノイズ
の受信や信号線間の干渉が減少して記録再生信号（デー
タ）へのノイズ低減を図ることができるものである（図
１１及び図１２で説明する）。
【００６４】ところで、前述の特公平６−３０５０５号
公報に記載のものは、１回の転送の間に必要とする制御
用情報がデータ情報の前に送受信することとなり、実質
的にデータ情報と制御用情報分の時間を要するが、本発
明ではリード／ライトデータが同時に動作することがな
いことに鑑みてデータラインを共用させており、かつＷ
／Ｒデータライン４３1 ，４３2 ではリード／ライト情
報のみの送受信であることから、上記公報の送受信に比
べて時間的に何ら劣ることはないものである。
公報に記載のものは、１回の転送の間に必要とする制御
用情報がデータ情報の前に送受信することとなり、実質
的にデータ情報と制御用情報分の時間を要するが、本発
明ではリード／ライトデータが同時に動作することがな
いことに鑑みてデータラインを共用させており、かつＷ
／Ｒデータライン４３1 ，４３2 ではリード／ライト情
報のみの送受信であることから、上記公報の送受信に比
べて時間的に何ら劣ることはないものである。
【００６５】次に、図８に、本発明のインタフェース回
路の接続におけるＦＰＣの接続状態の説明図を示す。図
８において、ヘッドアセンブリ３２は、例えば８枚の磁
気ディスク７１1 〜７１8 に対して１６個のヘッド３５
1 〜３５16が近接されて配置される。このヘッド３５1
〜３５16は、キャリッジ７２に取り付けられたサスペン
ション７３の先端にそれぞれ搭載されて、磁気ディスク
７１1 〜７１8 の半径方向に移動される。
路の接続におけるＦＰＣの接続状態の説明図を示す。図
８において、ヘッドアセンブリ３２は、例えば８枚の磁
気ディスク７１1 〜７１8 に対して１６個のヘッド３５
1 〜３５16が近接されて配置される。このヘッド３５1
〜３５16は、キャリッジ７２に取り付けられたサスペン
ション７３の先端にそれぞれ搭載されて、磁気ディスク
７１1 〜７１8 の半径方向に移動される。
【００６６】ヘッド３５1 〜３５16からのそれぞれ２本
づつの信号線はサスペンション７３，キャリッジ７２を
通ってフレキシブルプリント板７４の対応するパターン
ライン７５に接続される。フレキシブルプリント板７４
のパターンライン７５は実装された処理部７６が備える
シリアル／パラレル変換回路３７，第１の切り換え回路
３８，ヘッドＩＣ３６（図１参照）の所定端子に配線さ
れる。
づつの信号線はサスペンション７３，キャリッジ７２を
通ってフレキシブルプリント板７４の対応するパターン
ライン７５に接続される。フレキシブルプリント板７４
のパターンライン７５は実装された処理部７６が備える
シリアル／パラレル変換回路３７，第１の切り換え回路
３８，ヘッドＩＣ３６（図１参照）の所定端子に配線さ
れる。
【００６７】また、フレキシブルプリント板７４には、
ヘッドＩＣ３６の対応する端子に接続されるようにＦＰ
Ｃ３４の一端が接続されており、他端にコネクタ７７ａ
が取り付けられる。このＦＰＣ３４には上述の８本の信
号線４１，４２，４３1 ，４３2 ，４４及びＧＮＤ線４
５，電源線４６1 ，４６2 が平面状に配設されたパター
ンライン７８で形成される。
ヘッドＩＣ３６の対応する端子に接続されるようにＦＰ
Ｃ３４の一端が接続されており、他端にコネクタ７７ａ
が取り付けられる。このＦＰＣ３４には上述の８本の信
号線４１，４２，４３1 ，４３2 ，４４及びＧＮＤ線４
５，電源線４６1 ，４６2 が平面状に配設されたパター
ンライン７８で形成される。
【００６８】なお、最も太いパターンはＧＮＤ線４５が
割り当てられてプリント基板３３及びフレキシブルプリ
ント板７４のグランド（ＧＮＤ）に接続され、耐ノイズ
性を向上させている。また、最も太いパターンをディス
クエンクロージャーバイアスとして約２〜３Ｖの電圧を
印加させるものとしてもよい。このディスクエンクロー
ジャーバイアスは、ヘッド３５1 〜３５16にＭＲ（磁気
抵抗）ヘッドを使用した場合に特にリークによる素子破
壊を防止するために印加されるものである。
割り当てられてプリント基板３３及びフレキシブルプリ
ント板７４のグランド（ＧＮＤ）に接続され、耐ノイズ
性を向上させている。また、最も太いパターンをディス
クエンクロージャーバイアスとして約２〜３Ｖの電圧を
印加させるものとしてもよい。このディスクエンクロー
ジャーバイアスは、ヘッド３５1 〜３５16にＭＲ（磁気
抵抗）ヘッドを使用した場合に特にリークによる素子破
壊を防止するために印加されるものである。
【００６９】一方、磁気ディスク装置３１を制御駆動す
るためのプリント基板３３には、上記コネクタ７７ａと
係合するコネクタ７７ｂが設けられており、このプリン
ト基板３３のコネクタ７７ｂにＦＰＣ３４のコネクタ７
７ａが係合接続されて、該プリント基板３３とヘッドア
センブリ３２の接続が行われる。
るためのプリント基板３３には、上記コネクタ７７ａと
係合するコネクタ７７ｂが設けられており、このプリン
ト基板３３のコネクタ７７ｂにＦＰＣ３４のコネクタ７
７ａが係合接続されて、該プリント基板３３とヘッドア
センブリ３２の接続が行われる。
【００７０】続いて、図９に、本発明におけるＦＰＣが
使用されるヘッドアセンブリの斜視図を示す。また、図
１０に、本発明におけるＦＰＣが使用される磁気ディス
ク装置の組立分解図を示す。
使用されるヘッドアセンブリの斜視図を示す。また、図
１０に、本発明におけるＦＰＣが使用される磁気ディス
ク装置の組立分解図を示す。
【００７１】図９において、ヘッドアセンブリ３２は、
ＶＣＭ（ボイスコイルモータ）７９ａで構成されるアク
チュエータ７９が回転軸８０により回動自在であり、こ
れにヘッド３５1 （３５2 〜３５16）が搭載されたサス
ペンション７３、キャリッジ７２が取り付けられる。
ＶＣＭ（ボイスコイルモータ）７９ａで構成されるアク
チュエータ７９が回転軸８０により回動自在であり、こ
れにヘッド３５1 （３５2 〜３５16）が搭載されたサス
ペンション７３、キャリッジ７２が取り付けられる。
【００７２】各キャリッジ７２から引き出される各ヘッ
ド３５1 〜３５16からの信号線がフラットパターン回路
（ＦＰＣ）８１を介してフレキシブルプリント板７４に
接続される。フレキシブルプリント板７４には前述のよ
うにヘッドＩＣ３６，シリアル／パラレル変換回路３
７，第１の切り換え回路３８が実装されると共に、ＦＰ
Ｃ３４が接続される。
ド３５1 〜３５16からの信号線がフラットパターン回路
（ＦＰＣ）８１を介してフレキシブルプリント板７４に
接続される。フレキシブルプリント板７４には前述のよ
うにヘッドＩＣ３６，シリアル／パラレル変換回路３
７，第１の切り換え回路３８が実装されると共に、ＦＰ
Ｃ３４が接続される。
【００７３】また、図１０において、フレーム８２に取
り付けられたベースプレート８３上にスピンドルモータ
８４で回転される磁気ディスク７１1 〜７１8 が配置さ
れ、ベースプレート８３の下方に上述のプリント基板３
３が配置される、ベースプレート８３には開口部８３ａ
が形成されており、この開口部８３ａを通ってＦＰＣ３
４が下方のプリント基板３３にコネクタ７７ａ，７７ｂ
により接続される。また、ベースプレート８３上に図９
に示すヘッドアセンブリ３２が、各磁気ディスク７１1
〜７１8 間にヘッド３５1 〜３５16がそれぞれ位置され
るように取り付けられる。アクチュエータ７９の回動に
よりヘッド３５1 〜３５16が磁気ディスク７１1 〜７１
8 の半径方向に移動される。
り付けられたベースプレート８３上にスピンドルモータ
８４で回転される磁気ディスク７１1 〜７１8 が配置さ
れ、ベースプレート８３の下方に上述のプリント基板３
３が配置される、ベースプレート８３には開口部８３ａ
が形成されており、この開口部８３ａを通ってＦＰＣ３
４が下方のプリント基板３３にコネクタ７７ａ，７７ｂ
により接続される。また、ベースプレート８３上に図９
に示すヘッドアセンブリ３２が、各磁気ディスク７１1
〜７１8 間にヘッド３５1 〜３５16がそれぞれ位置され
るように取り付けられる。アクチュエータ７９の回動に
よりヘッド３５1 〜３５16が磁気ディスク７１1 〜７１
8 の半径方向に移動される。
【００７４】そして、フレーム８２上にパッキン８４を
介してカバー８５が取り付けられるものである。
介してカバー８５が取り付けられるものである。
【００７５】そこで、図１１及び図１２に、本発明によ
る効果を説明するための図を示す。
る効果を説明するための図を示す。
【００７６】図１１（Ａ），（Ｂ）において、図１１
（Ａ）は本発明によるＦＰＣ３４の場合の説明図であ
り、図１１（Ｂ）は図１３及び図１４に示す従来のＦＰ
Ｃ２７の説明図である。
（Ａ）は本発明によるＦＰＣ３４の場合の説明図であ
り、図１１（Ｂ）は図１３及び図１４に示す従来のＦＰ
Ｃ２７の説明図である。
【００７７】図１１（Ａ）に示す本発明によるＦＰＣ３
４の全パターン幅（ＦＰＣ幅）Ｗを２８mmとしたとき
に、ＧＮＤパターン４５1 のパターン幅Ｗｅ２が８mm，
電源（１２Ｖ，５Ｖ）パターン４６1 ，４６2 のパター
ン幅Ｂが３mm，他の信号パターン４１，４２，４３1 ，
４３2 ，４４のパターン幅Ｃが１mm，パターン間の幅Ｄ
が１mm，両側の余白Ａが１mmとなる。
４の全パターン幅（ＦＰＣ幅）Ｗを２８mmとしたとき
に、ＧＮＤパターン４５1 のパターン幅Ｗｅ２が８mm，
電源（１２Ｖ，５Ｖ）パターン４６1 ，４６2 のパター
ン幅Ｂが３mm，他の信号パターン４１，４２，４３1 ，
４３2 ，４４のパターン幅Ｃが１mm，パターン間の幅Ｄ
が１mm，両側の余白Ａが１mmとなる。
【００７８】一方、図１１（Ｂ）に示す従来のＦＰＣ２
７の全パターン幅Ｗを上記同様に２８mmとしたときに
は、ＧＮＤパターン幅Ｗｅ１が３mm，電源（１２Ｖ，５
Ｖ）パターン２２1 ，２２2 のパターン幅Ｂが３mm，他
の信号線のパターン幅Ｃが１mm，パターン間の幅Ｄが１
mm，両側の余白Ａが１mmとなる。
７の全パターン幅Ｗを上記同様に２８mmとしたときに
は、ＧＮＤパターン幅Ｗｅ１が３mm，電源（１２Ｖ，５
Ｖ）パターン２２1 ，２２2 のパターン幅Ｂが３mm，他
の信号線のパターン幅Ｃが１mm，パターン間の幅Ｄが１
mm，両側の余白Ａが１mmとなる。
【００７９】すなわち、全パターン幅（ＦＰＣ幅）を同
一にしたときに本発明によるＦＰＣ３４においてＧＮＤ
パターン４５1 のパターン幅Ｗｅ２を図１１（Ｂ）の３
mmより８mmとすることができる。
一にしたときに本発明によるＦＰＣ３４においてＧＮＤ
パターン４５1 のパターン幅Ｗｅ２を図１１（Ｂ）の３
mmより８mmとすることができる。
【００８０】そこで、ＧＮＤパターン３４（２７）の長
さＬｅを１００mm，厚さｄを0.05mm，パターンの導電率
ρを0.0172ｍΩ・mmとすると、本発明によるＧＮＤパタ
ーン４５1 の抵抗Ｒ0 は、Ｒ0 ＝ρ×Ｌｅ／（Ｗｅ２×
ｄ）＝（0.0172×１００）／（８×0.05）＝4.3 （ｍ
Ω）となる。
さＬｅを１００mm，厚さｄを0.05mm，パターンの導電率
ρを0.0172ｍΩ・mmとすると、本発明によるＧＮＤパタ
ーン４５1 の抵抗Ｒ0 は、Ｒ0 ＝ρ×Ｌｅ／（Ｗｅ２×
ｄ）＝（0.0172×１００）／（８×0.05）＝4.3 （ｍ
Ω）となる。
【００８１】図１１（Ｂ）に示すＧＮＤパターン２０の
抵抗Ｒ1 は、Ｒ1 ＝ρ×Ｌｅ／（Ｗｅ１×ｄ）＝（0.01
72×１００）／（３×0.05）＝11.47 （ｍΩ）となる。
抵抗Ｒ1 は、Ｒ1 ＝ρ×Ｌｅ／（Ｗｅ１×ｄ）＝（0.01
72×１００）／（３×0.05）＝11.47 （ｍΩ）となる。
【００８２】従って、パターン抵抗を３／８に低減する
ことができる。
ことができる。
【００８３】また、ＧＮＤパターン４５1 （２０）のイ
ンダクタンスをみると、本発明によるＧＮＤパターン４
５1 のインダクタンスＬ0 は、 Ｌ0 ＝0.0002×Ｌｅ×〔ｌｏｇ｛（２×Ｌｅ）／（Ｗｅ
２×ｄ）｝＋0.5＋0.224 ×（Ｗｅ２×ｄ）／Ｌｅ〕＝
０．１８（μＨ） 一方、図１１（Ｂ）のＧＮＤパターン２０のインダクタ
ンスＬ1 は、 Ｌ1 ＝0.002 ×Ｌｅ×〔ｌｏｇ｛（２×Ｌｅ）／（Ｗｅ
１×ｄ）｝＋0.5＋0.224 ×（Ｗｅ１×ｄ）／Ｌｅ〕＝
０．２（μＨ） となり、本発明によるＧＮＤパターン４５1 のインダク
タンスを９０％に低減することができる。
ンダクタンスをみると、本発明によるＧＮＤパターン４
５1 のインダクタンスＬ0 は、 Ｌ0 ＝0.0002×Ｌｅ×〔ｌｏｇ｛（２×Ｌｅ）／（Ｗｅ
２×ｄ）｝＋0.5＋0.224 ×（Ｗｅ２×ｄ）／Ｌｅ〕＝
０．１８（μＨ） 一方、図１１（Ｂ）のＧＮＤパターン２０のインダクタ
ンスＬ1 は、 Ｌ1 ＝0.002 ×Ｌｅ×〔ｌｏｇ｛（２×Ｌｅ）／（Ｗｅ
１×ｄ）｝＋0.5＋0.224 ×（Ｗｅ１×ｄ）／Ｌｅ〕＝
０．２（μＨ） となり、本発明によるＧＮＤパターン４５1 のインダク
タンスを９０％に低減することができる。
【００８４】一般に、長さＬｅはパターン幅Ｗｅや厚さ
ｄに比べて大きいことからインダクタンスの低減率は以
下の（１）式で表わすことができる。
ｄに比べて大きいことからインダクタンスの低減率は以
下の（１）式で表わすことができる。
【００８５】 Ｌ0 ／Ｕ1 ＝ｌｏｇ〔（２×Ｌｅ）／（Ｗｅ２×ｄ）〕／ｌｏｇ 〔（２×Ｌｅ）／（Ｗｅ１×ｄ）〕＝0.86 ・・・ (1) さらに、周波数１０ＭＨｚでのＧＮＤパターン４５
1 （２０）のインピーダンスを比較すると、本発明によ
る場合のインピーダンスＺ0 が１１．３（Ω），図１１
（Ｂ）に示す従来のインピーダンスＺ1 が１２．６
（Ω）となる。
1 （２０）のインピーダンスを比較すると、本発明によ
る場合のインピーダンスＺ0 が１１．３（Ω），図１１
（Ｂ）に示す従来のインピーダンスＺ1 が１２．６
（Ω）となる。
【００８６】一般に、ＧＮＤパターン４５1 （２０）の
インピーダンスが大きいほど、すなわち抵抗とインダク
タンスが大きいほどパターンの両端で大きな電位差を生
じ、特にインダクタンスが大きいほどパターンの両端に
は高周波数の電圧が大きくなり動作が不安定となる。
インピーダンスが大きいほど、すなわち抵抗とインダク
タンスが大きいほどパターンの両端で大きな電位差を生
じ、特にインダクタンスが大きいほどパターンの両端に
は高周波数の電圧が大きくなり動作が不安定となる。
【００８７】従って、本発明によればＧＮＤパターン４
５1 のインピーダンスを小さくすることができることか
らノイズを低減させることができ、ヘッドＩＣ３６の動
作を安定化させることができるものである。
５1 のインピーダンスを小さくすることができることか
らノイズを低減させることができ、ヘッドＩＣ３６の動
作を安定化させることができるものである。
【００８８】また、図１２において、本発明によるＧＮ
Ｄパターン４５2 のパターン幅を、図１１（Ｂ）に示す
従来のＧＮＤパターン２０のパターン幅と同一の３mmと
した場合、ＦＰＣ４５2 の幅（全パターン幅）Ｗａが２
０mmとなり８mm減少させることができる。
Ｄパターン４５2 のパターン幅を、図１１（Ｂ）に示す
従来のＧＮＤパターン２０のパターン幅と同一の３mmと
した場合、ＦＰＣ４５2 の幅（全パターン幅）Ｗａが２
０mmとなり８mm減少させることができる。
【００８９】従って、従来と同じパターンのインピーダ
ンスを確保して、従来よりＦＰＣ４５2 の幅を狭くする
ことができる。これにより、コネクタ７７ａの幅も狭く
できることからプリント基板３３上のコネクタ７７ｂの
実装面積を狭くすることができ、装置の小型化を図るこ
とができるものである。
ンスを確保して、従来よりＦＰＣ４５2 の幅を狭くする
ことができる。これにより、コネクタ７７ａの幅も狭く
できることからプリント基板３３上のコネクタ７７ｂの
実装面積を狭くすることができ、装置の小型化を図るこ
とができるものである。
【００９０】ところで、上記実施例ではヘッドアセンブ
リ３２とプリント基板３３の接続をＦＰＣ３４で行った
場合を示したが、フラットケーブル等が使用される場合
においても同様の効果を有する。この場合、ＧＮＤ用の
コード径を大きくすることによりノイズ低減を図ること
ができ、又はフラットケーブルの幅を狭くすることによ
り装置の小型化を図ることができるものである。
リ３２とプリント基板３３の接続をＦＰＣ３４で行った
場合を示したが、フラットケーブル等が使用される場合
においても同様の効果を有する。この場合、ＧＮＤ用の
コード径を大きくすることによりノイズ低減を図ること
ができ、又はフラットケーブルの幅を狭くすることによ
り装置の小型化を図ることができるものである。
【００９１】
【発明の効果】以上のように、請求項１，２及び５の発
明によれば、ヘッド選択信号をヘッド制御手段に送出す
る際してディスクエンクロージャー内部に設けられる第
１の変換手段よりシリアルデータとしてプリント板に設
けられる第２の変換手段に、シリアルデータのライン及
び変換信号のラインを含むラインが適宜可撓性部材上に
導体パターンで構成された接続手段を介して送出するこ
とにより、ヘッド選択のための接続手段の信号線が削減
されることとなり、装置の小型化又は外部ノイズの影響
や信号線間の干渉が減少して記録再生信号へのノイズ低
減を図ることができる。
明によれば、ヘッド選択信号をヘッド制御手段に送出す
る際してディスクエンクロージャー内部に設けられる第
１の変換手段よりシリアルデータとしてプリント板に設
けられる第２の変換手段に、シリアルデータのライン及
び変換信号のラインを含むラインが適宜可撓性部材上に
導体パターンで構成された接続手段を介して送出するこ
とにより、ヘッド選択のための接続手段の信号線が削減
されることとなり、装置の小型化又は外部ノイズの影響
や信号線間の干渉が減少して記録再生信号へのノイズ低
減を図ることができる。
【００９２】請求項３〜５の発明によれば、ヘッド制御
手段に対する記録データ又は再生データの送受を行うに
際してディスクエンクロージャー内部及びプリント板に
設けられる第１及び第２の切り換え手段で互いのデータ
を切り換え、記録データ及び再生データのためのライン
を含むラインが適宜可撓性部材上に導体パターンで構成
された接続手段で送出することにより、データ送出のた
めの接続手段の信号線が削減されることとなり、装置の
小型化又は外部ノイズの影響や信号線間の干渉が減少し
て記録再生信号へのノイズ低減を図ることができる。
手段に対する記録データ又は再生データの送受を行うに
際してディスクエンクロージャー内部及びプリント板に
設けられる第１及び第２の切り換え手段で互いのデータ
を切り換え、記録データ及び再生データのためのライン
を含むラインが適宜可撓性部材上に導体パターンで構成
された接続手段で送出することにより、データ送出のた
めの接続手段の信号線が削減されることとなり、装置の
小型化又は外部ノイズの影響や信号線間の干渉が減少し
て記録再生信号へのノイズ低減を図ることができる。
【００９３】請求項６〜８の発明によれば、可撓性部材
上にグランドやディスクエンクロージャーバイアス用の
幅広のパターンが形成されることで装置の小型化が図ら
れると共に、インピーダンスを小としてノイズ低減を図
ることができる。
上にグランドやディスクエンクロージャーバイアス用の
幅広のパターンが形成されることで装置の小型化が図ら
れると共に、インピーダンスを小としてノイズ低減を図
ることができる。
【図１】本発明の一実施例の回路構成図である。
【図２】図１のパラレル／シリアル変換回路の具体的回
路図である。
路図である。
【図３】図１のシリアル／パラレル変換回路の具体的回
路図である。
路図である。
【図４】図２のパラレル／シリアル変換回路のタイミン
グチャートである。
グチャートである。
【図５】図２のシリアル／パラレル変換回路のタイミン
グチャートである。
グチャートである。
【図６】図１の第２の切り換え回路の具体的回路図であ
る。
る。
【図７】図１の第１の切り換え回路の具体的回路図であ
る。
る。
【図８】本発明のインタフェース回路の接続におけるＦ
ＰＣの使用状態の説明図である。
ＰＣの使用状態の説明図である。
【図９】本発明におけるＦＰＣが使用されるヘッドアセ
ンブリの斜視図である。
ンブリの斜視図である。
【図１０】本発明におけるＦＰＣが使用される磁気ディ
スク装置の組立分解図である。
スク装置の組立分解図である。
【図１１】本発明による効果を説明するための図（１）
である。
である。
【図１２】本発明による効果を説明するための図（２）
である。
である。
【図１３】従来の磁気ディスク装置のインタフェース回
路の回路図である。
路の回路図である。
【図１４】図１３のインタフェース回路の接続における
ＦＰＣの使用状態の説明図である。
ＦＰＣの使用状態の説明図である。
３１ 磁気ディスク装置 ３２ ヘッドアセンブリ ３３ プリント基板 ３４ ＦＰＣ ３５1 〜３５16 ヘッド ３６ ヘッドＩＣ ３７ シリアル／パラレル変換回路 ３８ 第１の切り換え回路 ３９ パラレル／シリアル変換回路 ４０ 第２の切り換え回路 ４１ 制御データライン ４２ クロックライン ４３1 ，４３2 Ｗ／Ｒデータライン ４４ ライト制御信号ライン ４５ ＧＮＤライン ４６1 ，４６2 電源ライン ７１1 〜７１8 磁気ディスク ７２ キャリッジ ７３ サスペンション ７４ フレキシブルプリント板 ７５ パターンライン ７６ 処理部 ７７ａ，７７ｂ コネクタ ７８ パターンライン
Claims (8)
- 【請求項１】 記録媒体に対して記録再生を行う複数の
ヘッドと、 ヘッド選択信号により前記ヘッドを選択し、当該ヘッド
に対する記録データ及び再生データの送受を行うヘッド
制御手段と、 入来する前記ヘッド選択信号のシリアルデータをパラレ
ルデータに変換して前記ヘッド制御手段に送る第１の変
換手段と、 前記ヘッドを選択する信号を変換信号に同期してシリア
ルデータに変換し、当該シリアルデータ及び前記変換信
号を前記第１の変換手段に送出する第２の変換手段と、 前記第１及び第２の変換手段間を少なくとも接続するも
のであって、前記シリアルデータのライン及び前記変換
信号のラインを少なくとも備える接続手段と、 を有することを特徴とする記録再生装置。 - 【請求項２】 記録媒体に対して記録再生を行う複数の
ヘッドと、 ヘッド選択信号により前記ヘッドを選択し、当該ヘッド
に対する記録データ及び再生データの送受を行うヘッド
制御手段と、 記録データの受信又は前記ヘッド制御手段からの再生デ
ータの送出を切り換える第１の切り換え手段と、 前記第１の切り換え手段への記録データの送出、又は前
記第１の切り換え手段からの再生データの受信を切り変
える第２の切り換え手段と、 前記第１及び第２の切り換え手段間を少なくとも接続す
る記録データ及び再生データのためのラインを少なくと
も備える接続手段と、 を有することを特徴とする記録再生装置。 - 【請求項３】 請求項１記載の前記第１の変換手段は、
前記ヘッド及び前記記録媒体を収納するディスクエンク
ロージャー内部に設けられると共に、 請求項１記載の前記第２の変換手段は、装置の制御を行
うプリント板に設けられることを特徴とする記録再生装
置。 - 【請求項４】 請求項２記載の前記第１の切り換え手段
は、前記ヘッド及び前記記録媒体を収納するディスクエ
ンクロージャー内部に設けられると共に、 請求項２記載の前記第２の切り換え手段は、装置の制御
を行うプリント板に設けられることを特徴とする記録再
生装置。 - 【請求項５】 請求項１又は２記載の前記ラインは、可
撓性部材上に形成される導体パターンで構成されること
を特徴とする記録再生装置。 - 【請求項６】 請求項５記載の前記可撓性部材上に、前
記導体パターンと共に所定の幅広を有するパターンが形
成されることを特徴とする記録再生装置。 - 【請求項７】 請求項６記載の前記幅広のパターンはグ
ランドに接続されることを特徴とする記録再生装置。 - 【請求項８】 請求項６記載の幅広のパターンは、装置
内に印加されるディスクエンクロージャーバイアス用の
ものであることを特徴とする記録再生装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17725694A JP3753751B2 (ja) | 1994-07-28 | 1994-07-28 | 記録再生装置 |
| US08/843,835 US6201658B1 (en) | 1994-07-28 | 1997-04-21 | Memory unit having a plurality of heads controlled by a minimum number of connection lines |
| US09/631,066 US6449115B1 (en) | 1994-07-28 | 2000-08-01 | Memory unit having a plurality of heads controlled by a minimum number of connection lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17725694A JP3753751B2 (ja) | 1994-07-28 | 1994-07-28 | 記録再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845240A true JPH0845240A (ja) | 1996-02-16 |
| JP3753751B2 JP3753751B2 (ja) | 2006-03-08 |
Family
ID=16027900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17725694A Expired - Fee Related JP3753751B2 (ja) | 1994-07-28 | 1994-07-28 | 記録再生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6201658B1 (ja) |
| JP (1) | JP3753751B2 (ja) |
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