JPH0844572A - Interrupt factor register circuit - Google Patents
Interrupt factor register circuitInfo
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- JPH0844572A JPH0844572A JP6182120A JP18212094A JPH0844572A JP H0844572 A JPH0844572 A JP H0844572A JP 6182120 A JP6182120 A JP 6182120A JP 18212094 A JP18212094 A JP 18212094A JP H0844572 A JPH0844572 A JP H0844572A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は割込要因レジスタ回路に
関し、特にＬＳＩ（大規模集積回路）に内蔵する非同期
系の割込要因の検出方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interrupt factor register circuit, and more particularly to a method of detecting an asynchronous interrupt factor incorporated in an LSI (Large Scale Integrated Circuit).
【０００２】[0002]
【従来の技術】従来、この種の割込要因の検出方法にお
いては、図４及び図５に示すように、割込みＩＮＴ０〜
ＩＮＴ７が発生し（図５ステップＳ１１）、その割込み
ＩＮＴ０〜ＩＮＴ７各々の割込要因が割込要因レジスタ
（ＲＳ−ＬＡＴＣＨ）１０−０〜１０−７に夫々保持さ
れると、オア回路１１を介して上位装置（図示せず）に
割込通知が出力される。2. Description of the Related Art Conventionally, in this type of interrupt factor detection method, as shown in FIGS.
When INT7 is generated (step S11 in FIG. 5) and the interrupt factors of the interrupts INT0 to INT7 are held in the interrupt factor registers (RS-LATCH) 10-0 to 10-7, respectively, via the OR circuit 11. And an interrupt notification is output to a host device (not shown).
【０００３】上位装置は割込通知を受取ると割込要因レ
ジスタ１０−０〜１０−７にＩ／Ｏリード信号を出力
し、Ｉ／Ｏデータバス１００を介して割込要因レジスタ
１０−０〜１０−７の内容を読出すことで（図５ステッ
プＳ１２）、割込要因を認識している。When the host device receives the interrupt notification, it outputs an I / O read signal to the interrupt factor registers 10-0 to 10-7 and, via the I / O data bus 100, the interrupt factor registers 10-0 to 10-0. By reading the contents of 10-7 (step S12 in FIG. 5), the interrupt factor is recognized.
【０００４】また、上位装置が割込要因レジスタ１０−
０〜１０−７の内容を全て読出してＩ／Ｏリードを終了
すると、割込要因レジスタ１０−０〜１０−７各々にリ
セット信号ＲＥＳＥＴを出力して割込要因レジスタ１０
−０〜１０−７各々の内容を夫々一律にリセットする
（図５ステップＳ１３）。Further, the host device is the interrupt factor register 10-
When all the contents of 0 to 10-7 are read and the I / O read is completed, the reset signal RESET is output to each of the interrupt factor registers 10-0 to 10-7 and the interrupt factor register 10 is output.
The contents of −0 to 10−7 are uniformly reset (step S13 in FIG. 5).
【０００５】つまり、上位装置は割込要因レジスタ１０
−０〜１０−７の内容を全て読出すと、割込要因レジス
タ１０−０〜１０−７に対して上位装置側から直接アド
レスを指定することで、割込要因レジスタ１０−０〜１
０−７の内容をリセットしている。That is, the host device is the interrupt factor register 10
When all the contents of −0 to 10-7 are read, the address is directly specified from the host device side to the interrupt factor registers 10-0 to 10-7, so that the interrupt factor registers 10-0 to 1
The contents of 0-7 are reset.
【０００６】上位装置は割込要因レジスタ１０−０〜１
０−７の内容をリセットすると、再度割込みの発生の検
出を行うようになっている。The host device is an interrupt factor register 10-0 to -1.
When the contents of 0-7 are reset, the occurrence of interrupt is detected again.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来の割込要
因の検出方法では、割込要因レジスタに対するＩ／Ｏリ
ードの終了後に割込要因レジスタの内容をリセットして
いるので、いつ発生するかわからない非同期系の割込要
因を検出する際にＩ／Ｏリードの終了と同時に割込みが
発生すると、全ての割込要因レジスタの内容がリセット
されてしまうため、後から発生した割込みを認識するこ
とができなくなる。In the above-mentioned conventional interrupt factor detection method, the contents of the interrupt factor register are reset after the end of the I / O read to the interrupt factor register, so when will this occur? If an interrupt occurs at the same time as the end of I / O read when detecting an unknown interrupt factor of the asynchronous system, the contents of all interrupt factor registers will be reset, so it is possible to recognize the interrupt that occurs later. become unable.
【０００８】また、上位装置によるアドレス指定で割込
要因レジスタの内容をリセットする場合には、割込要因
レジスタの内容のリセットをソフトウェアによって制御
しているので、上位装置において複雑な処理が実行され
ていれば上位装置にかかる負担が大きくなる。Further, when the contents of the interrupt factor register are reset by address designation by the host device, since the reset of the contents of the interrupt factor register is controlled by software, complicated processing is executed in the host device. If so, the burden on the host device increases.
【０００９】そこで、本発明の目的は上記の問題点を解
消し、割込要因を保持している割込要因レジスタのみを
リセットして後から発生した割込みを認識することがで
き、上位装置の負担を軽減することができる割込要因レ
ジスタ回路を提供することにある。Therefore, an object of the present invention is to solve the above-mentioned problems, to reset only the interrupt factor register holding the interrupt factor, and to recognize the interrupt that occurs later, so that the host device An object is to provide an interrupt factor register circuit that can reduce the burden.
【００１０】[0010]
【課題を解決するための手段】本発明による割込要因レ
ジスタ回路は、各々割込要因を保持する複数の保持手段
と、前記複数の保持手段各々に対応して設けられかつ各
々上位装置からのＩ／Ｏリード信号に応答して対応する
保持手段の内容をラッチする複数のラッチ手段と、前記
割込要因が前記ラッチ手段にラッチされかつ前記Ｉ／Ｏ
リード信号によるリード動作の終了が検知されたときに
前記保持手段の内容をリセットする手段とを備えてい
る。An interrupt factor register circuit according to the present invention is provided with a plurality of holding means for respectively holding an interrupt factor and a plurality of holding means provided corresponding to each of the plurality of holding means. A plurality of latch means for latching the contents of the corresponding holding means in response to an I / O read signal, and the interrupt factor being latched by the latch means and the I / O
And a means for resetting the contents of the holding means when the end of the read operation by the read signal is detected.
【００１１】本発明による他の割込要因レジスタ回路
は、上記の構成のほかに、前記複数の保持手段各々に対
応して設けられかつ前記Ｉ／Ｏリード信号によるリード
動作の終了を検知する手段を具備している。In addition to the above configuration, another interrupt factor register circuit according to the present invention is provided corresponding to each of the plurality of holding means, and means for detecting the end of the read operation by the I / O read signal. It is equipped with.
【００１２】本発明による別の割込要因レジスタ回路
は、上記の構成のほかに、前記複数の保持手段各々に共
通に設けられかつ前記Ｉ／Ｏリード信号によるリード動
作の終了を検知する手段を具備している。In addition to the above structure, another interrupt factor register circuit according to the present invention is provided with a unit which is provided in common to each of the plurality of holding units and which detects the end of the read operation by the I / O read signal. It has.
【００１３】[0013]
【作用】上位装置からのＩ／Ｏリード信号に応答して割
込要因レジスタの内容をラッチ回路にラッチし、そのラ
ッチ回路に割込要因がラッチされかつＩ／Ｏリード信号
が入力されたときに割込要因レジスタリセット回路をセ
ットする。When the content of the interrupt factor register is latched in the latch circuit in response to the I / O read signal from the host device and the interrupt factor is latched and the I / O read signal is input to the latch circuit. Set the interrupt factor register reset circuit to.
【００１４】立上り検出回路でＩ／Ｏリード動作の終了
が検知されたときに、割込要因レジスタリセット回路か
らのリセット信号をアンド回路を介して割込要因レジス
タ及び割込要因レジスタリセット回路に出力する。When the rise detection circuit detects the end of the I / O read operation, the reset signal from the interrupt factor register reset circuit is output to the interrupt factor register and the interrupt factor register reset circuit via the AND circuit. To do.
【００１５】これによって、割込要因を保持している割
込要因レジスタのみのリセットが可能となり、後から発
生した割込みの認識が可能となる。また、割込要因が保
持された割込要因レジスタを自励式にリセットすること
で、上位装置の負担が軽減可能となる。As a result, only the interrupt factor register holding the interrupt factor can be reset, and the interrupt that occurs later can be recognized. Further, by resetting the interrupt factor register holding the interrupt factor in a self-excited manner, the load on the host device can be reduced.
【００１６】[0016]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【００１７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による割
込要因レジスタ回路はレジスタ１−ｉ（ｉ＝０〜７）か
ら構成されており、レジスタ１−ｉ各々は割込要因レジ
スタ（ＲＳ−ＬＡＴＣＨ）２−ｉと、ラッチ回路（Ｄ−
ＬＡＴＣＨ）３−ｉと、割込要因レジスタリセット回路
４−ｉと、立上り検出回路５−ｉと、アンド回路６−ｉ
とからなっている。FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention. In the figure, an interrupt factor register circuit according to an embodiment of the present invention comprises registers 1-i (i = 0 to 7), and each register 1-i has an interrupt factor register (RS-LATCH) 2-. i and the latch circuit (D-
LATCH) 3-i, interrupt factor register reset circuit 4-i, rising edge detection circuit 5-i, and AND circuit 6-i
It consists of
【００１８】尚、図１においてはレジスタ１−０の割込
要因レジスタ２−０、ラッチ回路３−０、割込要因レジ
スタリセット回路４−０、立上り検出回路５−０、アン
ド回路６−０のみを図示している。In FIG. 1, the interrupt factor register 2-0 of the register 1-0, the latch circuit 3-0, the interrupt factor register reset circuit 4-0, the rising detection circuit 5-0, and the AND circuit 6-0. Only illustrated.
【００１９】レジスタ１−ｉ各々の割込要因レジスタ２
−ｉはノア回路２ａ−ｉ，２ｂ−ｉ（ノア回路２ａ−１
〜２ａ−７，２ｂ−１〜２ｂ−７は図示せず）からなる
ＲＳ−ＬＡＴＣＨで構成され、夫々対応する割込要因元
に接続されている。Register 1-i Each interrupt factor register 2
-I is NOR circuit 2a-i, 2b-i (NOR circuit 2a-1
2a-7, 2b-1 to 2b-7 are composed of RS-LATCHs (not shown) and are connected to the corresponding interrupt factor sources.
【００２０】また、割込要因レジスタ２−ｉは割込要因
元からの割込みＩＮＴ０〜ＩＮＴ７が入力されると、そ
の割込要因を保持するとともに、その割込要因をラッチ
回路３−ｉに出力する。When the interrupt factors INT0 to INT7 are input from the interrupt factor source, the interrupt factor register 2-i holds the interrupt factor and outputs the interrupt factor to the latch circuit 3-i. To do.
【００２１】ラッチ回路３−ｉは割込要因レジスタ２−
ｉから割込要因が入力されると、その割込要因をオア回
路７に出力する。また、ラッチ回路３−ｉは上位装置
（図示せず）からＩ／Ｏリード信号ＩＯＲＤが入力され
ると、そのＩ／Ｏリード信号ＩＯＲＤに応答して割込要
因レジスタ２−ｉの内容をラッチするとともに、その内
容をＩ／Ｏデータバス１００上に出力する。The latch circuit 3-i is an interrupt factor register 2-
When the interrupt factor is input from i, the interrupt factor is output to the OR circuit 7. Further, the latch circuit 3-i latches the contents of the interrupt factor register 2-i in response to the I / O read signal IORD input from the host device (not shown). At the same time, the contents are output onto the I / O data bus 100.
【００２２】さらに、ラッチ回路３−ｉはＩ／Ｏリード
信号ＩＯＲＤに応答してラッチした割込要因レジスタ２
−ｉの内容を割込要因レジスタリセット回路４−ｉに出
力する。Further, the latch circuit 3-i latches the interrupt factor register 2 in response to the I / O read signal IORD.
Output the contents of -i to the interrupt factor register reset circuit 4-i.
【００２３】割込要因レジスタリセット回路４−ｉはア
ンド回路４ａ−ｉ（アンド回路４ａ−１〜４ａ−７は図
示せず）とノア回路４ｂ−ｉ，４ｃ−ｉ（ノア回路４ｂ
−１〜４ｂ−７，４ｃ−１〜４ｃ−７は図示せず）とか
らなる。The interrupt factor register reset circuit 4-i includes an AND circuit 4a-i (AND circuits 4a-1 to 4a-7 are not shown) and NOR circuits 4b-i and 4c-i (NOR circuit 4b).
-1 to 4b-7 and 4c-1 to 4c-7 are not shown).
【００２４】割込要因レジスタリセット回路４−ｉはラ
ッチ回路３−ｉが割込要因レジスタ２−ｉに保持された
割込要因をラッチしかつ上位装置からＩ／Ｏリード信号
ＩＯＲＤが入力されたときにセットされ、アンド回路６
−ｉに“１”を出力する。In the interrupt factor register reset circuit 4-i, the latch circuit 3-i latches the interrupt factor held in the interrupt factor register 2-i, and the I / O read signal IORD is input from the host device. When set, AND circuit 6
Output "1" to -i.
【００２５】立上り検出回路５−ｉは上位装置からのＩ
／Ｏリード信号ＩＯＲＤの立上りを検出すると、アンド
回路６−ｉに“１”を出力する。アンド回路６−ｉは割
込要因レジスタリセット回路４−ｉ及び立上り検出回路
５−ｉから“１”が入力されると、リセット信号を割込
要因レジスタ２−ｉ及び割込要因レジスタリセット回路
４−ｉに出力する。The rising edge detection circuit 5-i receives the I signal from the host device.
When the rising edge of the / O read signal IORD is detected, "1" is output to the AND circuit 6-i. When “1” is input from the interrupt factor register reset circuit 4-i and the rising edge detection circuit 5-i, the AND circuit 6-i outputs a reset signal to the interrupt factor register 2-i and the interrupt factor register reset circuit 4. -Output to i.
【００２６】上述した割込要因レジスタ回路においては
レジスタ１−ｉ各々が１つの割込要因について検出を行
うよう構成されており、図１では割込要因レジスタ回路
が８個のレジスタ１−ｉで構成されているので、１バイ
ト分の割込要因を認識することができる。In the interrupt factor register circuit described above, each register 1-i is configured to detect one interrupt factor. In FIG. 1, the interrupt factor register circuit is composed of eight registers 1-i. Since it is configured, the interrupt factor for 1 byte can be recognized.
【００２７】図２は本発明の一実施例の動作を示すフロ
ーチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。FIG. 2 is a flow chart showing the operation of one embodiment of the present invention. The operation of the embodiment of the present invention will be described with reference to FIGS.
【００２８】各レジスタ１−ｉは割込みＩＮＴ０〜ＩＮ
Ｔ７が発生するまで割込入力の検出を行い（図２ステッ
プＳ１）、割込みＩＮＴ０〜ＩＮＴ７が発生すると、オ
ア回路７を介して上位装置に割込みの発生を通知する。Each register 1-i has an interrupt INT0-IN.
The interrupt input is detected until T7 occurs (step S1 in FIG. 2), and when interrupts INT0 to INT7 occur, the higher-level device is notified of the occurrence of the interrupt via the OR circuit 7.
【００２９】上位装置は割込み発生の通知を受取ると、
各レジスタ１−ｉの割込要因レジスタ２−ｉの内容を読
出すためにＩ／Ｏリード信号ＩＯＲＤを出力する。各レ
ジスタ１−ｉは上位装置からのＩ／Ｏリード信号ＩＯＲ
Ｄが入力されると（図２ステップＳ２）、割込要因レジ
スタ２−ｉの内容をラッチ回路３−ｉにラッチする（図
２ステップＳ３）。When the host device receives the interrupt occurrence notification,
An I / O read signal IORD is output to read the contents of the interrupt factor register 2-i of each register 1-i. Each register 1-i is an I / O read signal IOR from the host device.
When D is input (step S2 in FIG. 2), the content of the interrupt factor register 2-i is latched in the latch circuit 3-i (step S3 in FIG. 2).
【００３０】割込要因レジスタリセット回路４−ｉは上
位装置からのＩ／Ｏリード信号ＩＯＲＤが入力される
と、自レジスタが割込みＩＮＴ０〜ＩＮＴ７が入力され
たレジスタか否かを判断する（図２ステップＳ４）。When the I / O read signal IORD from the host device is input, the interrupt factor register reset circuit 4-i determines whether its own register is a register to which the interrupts INT0 to INT7 have been input (FIG. 2). Step S4).
【００３１】割込要因レジスタリセット回路４−ｉは自
レジスタを割込みＩＮＴ０〜ＩＮＴ７が入力されたレジ
スタであると判断すると、リセット信号を出力する状態
にセットされ（図２ステップＳ５）、アンド回路６−ｉ
に“１”を出力する。When the interrupt factor register reset circuit 4-i determines that its register is a register to which the interrupts INT0 to INT7 are input, it is set to a state for outputting a reset signal (step S5 in FIG. 2), and the AND circuit 6 is set. -I
"1" is output to.
【００３２】また、割込要因レジスタリセット回路４−
ｉは自レジスタを割込みＩＮＴ０〜ＩＮＴ７が入力され
たレジスタではないと判断すると、リセット信号を出力
する状態にはセットされない。よって、レジスタ１−ｉ
は割込みＩＮＴ０〜ＩＮＴ７の入力の検出処理に戻る。The interrupt factor register reset circuit 4-
When i determines that its register is not the register to which the interrupts INT0 to INT7 are input, it is not set to the state of outputting the reset signal. Therefore, register 1-i
Returns to the detection processing of the input of the interrupt INT0 to INT7.
【００３３】この後、立上り検出回路５−ｉは上位装置
によるＩ／Ｏリードの終了、つまりＩ／Ｏリード信号Ｉ
ＯＲＤの立上りを検出すると、アンド回路６−ｉに
“１”を出力する。After that, the rising edge detection circuit 5-i finishes the I / O read by the host device, that is, the I / O read signal I.
When the rising edge of ORD is detected, "1" is output to the AND circuit 6-i.
【００３４】これによって、アンド回路６−ｉには割込
要因レジスタリセット回路４−ｉ及び立上り検出回路５
−ｉから“１”が入力されるので、リセット信号が割込
要因レジスタ２−ｉ及び割込要因レジスタリセット回路
４−ｉに出力され、夫々リセットされる（図２ステップ
Ｓ６）。As a result, the AND circuit 6-i is provided with the interrupt factor register reset circuit 4-i and the rising edge detection circuit 5.
Since "1" is input from -i, the reset signal is output to the interrupt factor register 2-i and the interrupt factor register reset circuit 4-i and reset respectively (step S6 in FIG. 2).
【００３５】また、上位装置によるＩ／Ｏリードの最中
に他のレジスタに対して割込みが発生しても、割込要因
レジスタリセット回路４−ｉは自レジスタが割込要因を
保持したレジスタであると判断し、かつＩ／Ｏリード信
号ＩＯＲＤが入力されたときにセットされるので、上位
装置によるＩ／Ｏリードの最中に発生した割込要因がリ
セットされることはない。Even if an interrupt occurs in another register during the I / O read by the host device, the interrupt factor register reset circuit 4-i is a register in which its own register holds the interrupt factor. Since it is set when it is determined that there is an I / O read signal IORD, the interrupt factor generated during the I / O read by the host device is not reset.
【００３６】このＩ／Ｏリードの最中に発生した割込要
因は、次の割込通知による上位装置からのＩ／Ｏリード
信号ＩＯＲＤの受信時にリセットされる。The interrupt factor generated during the I / O read is reset when the I / O read signal IORD is received from the host device by the next interrupt notification.
【００３７】図３は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例は立
上り検出回路９を各レジスタ８−ｊ（ｊ＝０，１，２，
３）間で共通化した以外は本発明の一実施例と同様の構
成となっており、同一構成要素には同一符号を付してあ
る。また、同一構成要素の動作は本発明の一実施例の動
作と同様である。FIG. 3 is a block diagram showing the configuration of another embodiment of the present invention. In the figure, in another embodiment of the present invention, the rise detection circuit 9 is connected to each register 8-j (j = 0, 1, 2,
3) The configuration is the same as that of the embodiment of the present invention except that it is common, and the same components are designated by the same reference numerals. The operation of the same component is similar to that of the embodiment of the present invention.
【００３８】本発明の他の実施例では立上り検出回路９
を各レジスタ８−ｊ間で共通化することによって、回路
規模の縮小化を図ることができる。尚、本発明の他の実
施例では４つの割込要因を認識することができる。In another embodiment of the present invention, the rising edge detection circuit 9
Can be shared among the registers 8-j, so that the circuit scale can be reduced. It should be noted that four interrupt factors can be recognized in another embodiment of the present invention.
【００３９】このように、上位装置からのＩ／Ｏリード
信号ＩＯＲＤに応答して割込要因レジスタ２−ｉの内容
をラッチ回路３−ｉにラッチし、そのラッチ回路３−ｉ
に割込要因がラッチされかつ立上り検出回路５−ｉ，９
でＩ／Ｏリード信号ＩＯＲＤによるリード動作の終了が
検知されたときに割込要因レジスタリセット回路４−ｉ
及びアンド回路６−ｉで割込要因レジスタ２−ｉの内容
をリセットすることによって、割込要因を保持している
割込要因レジスタ２−ｉのみをリセットして後から発生
した割込みを認識することができる。In this way, the contents of the interrupt factor register 2-i are latched in the latch circuit 3-i in response to the I / O read signal IORD from the host device, and the latch circuit 3-i is latched.
The interrupt factor is latched and the rising edge detection circuit 5-i, 9
When the end of the read operation by the I / O read signal IORD is detected at the interrupt factor register reset circuit 4-i
Also, by resetting the contents of the interrupt factor register 2-i in the AND circuit 6-i, only the interrupt factor register 2-i holding the interrupt factor is reset and the interrupt generated later is recognized. be able to.
【００４０】また、割込みＩＮＴ０〜ＩＮＴ７の発生時
にその割込要因が保持された割込要因レジスタ２−ｉを
自励式にリセットすることによって、上位装置の負担を
軽減することができる。さらに、非同期の割込要因レジ
スタ２−ｉをまとめることで、アドレスを有効活用する
ことができる。Further, when the interrupts INT0 to INT7 are generated, the interrupt factor register 2-i in which the interrupt factors are held is reset in a self-excited manner, whereby the load on the host device can be reduced. Further, by grouping the asynchronous interrupt factor registers 2-i, the address can be effectively used.
【００４１】[0041]
【発明の効果】以上説明したように本発明によれば、各
々割込要因を保持する複数の保持手段の内容を上位装置
からのＩ／Ｏリード信号に応答して対応するラッチ手段
にラッチし、割込要因がラッチ手段にラッチされかつＩ
／Ｏリード信号によるリード動作の終了が検知されたと
きに保持手段の内容をリセットすることによって、割込
要因を保持している保持手段のみをリセットして後から
発生した割込みを認識することができ、上位装置の負担
を軽減することができるという効果がある。As described above, according to the present invention, the contents of a plurality of holding means each holding an interrupt factor are latched in the corresponding latch means in response to an I / O read signal from the host device. , The interrupt factor is latched by the latch means and I
By resetting the content of the holding means when the end of the read operation by the / O read signal is detected, it is possible to reset only the holding means holding the interrupt factor and recognize an interrupt that occurs later. Therefore, there is an effect that the load on the host device can be reduced.
【図１】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図２】本発明の一実施例の動作を示すフローチャート
である。FIG. 2 is a flowchart showing the operation of the embodiment of the present invention.
【図３】本発明の他の実施例の構成を示すブロック図で
ある。FIG. 3 is a block diagram showing the configuration of another embodiment of the present invention.
【図４】従来例の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a conventional example.
【図５】従来例の動作を示すフローチャートである。FIG. 5 is a flowchart showing an operation of a conventional example.
１−０〜１−７，８−０〜８−３ レジスタ ２−０ 割込要因レジスタ ２ａ−０，２ｂ−０，４ｂ−０，４ｃ−０ ノア回路 ３−０ ラッチ回路 ４−０ 割込要因レジスタリセット回路 ５−０，９ 立上り検出回路 ４ａ−０，６−０ アンド回路 ７ オア回路 1-0 to 1-7, 8-0 to 8-3 Register 2-0 Interrupt factor register 2a-0, 2b-0, 4b-0, 4c-0 NOR circuit 3-0 Latch circuit 4-0 Interrupt Factor register reset circuit 5-0,9 Rise detection circuit 4a-0,6-0 AND circuit 7 OR circuit
Claims (3)
と、前記複数の保持手段各々に対応して設けられかつ各
々上位装置からのＩ／Ｏリード信号に応答して対応する
保持手段の内容をラッチする複数のラッチ手段と、前記
割込要因が前記ラッチ手段にラッチされかつ前記Ｉ／Ｏ
リード信号によるリード動作の終了が検知されたときに
前記保持手段の内容をリセットする手段とを有すること
を特徴とする割込要因レジスタ回路。1. A plurality of holding means for respectively holding an interrupt factor, and a holding means provided corresponding to each of the plurality of holding means and corresponding in response to an I / O read signal from a host device. A plurality of latching means for latching contents, said interrupt factor being latched by said latching means and said I / O
An interrupt factor register circuit, comprising means for resetting the contents of the holding means when the end of the read operation by the read signal is detected.
られかつ前記Ｉ／Ｏリード信号によるリード動作の終了
を検知する手段を含むことを特徴とする請求項１記載の
割込要因レジスタ回路。2. The interrupt factor register circuit according to claim 1, further comprising means provided corresponding to each of said plurality of holding means and detecting the end of the read operation by said I / O read signal. .
れかつ前記Ｉ／Ｏリード信号によるリード動作の終了を
検知する手段を含むことを特徴とする請求項１記載の割
込要因レジスタ回路。3. The interrupt factor register circuit according to claim 1, further comprising a unit which is provided in common to each of the plurality of holding units and which detects the end of the read operation by the I / O read signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18212094A JP3186449B2 (en) | 1994-08-03 | 1994-08-03 | Interrupt source register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (2)
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|---|---|---|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219131A (en) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | Constituting system for interruption cause register |
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-
1994
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219131A (en) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | Constituting system for interruption cause register |
| JPS63732A (en) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | Control system for interruption factor register |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0911733A2 (en) * | 1997-09-09 | 1999-04-28 | Siemens Aktiengesellschaft | Circuit for interrupt signal generation in a microprocessor |
| EP0911733A3 (en) * | 1997-09-09 | 2002-01-30 | Infineon Technologies AG | Circuit for interrupt signal generation in a microprocessor |
| US6449675B1 (en) * | 1999-06-29 | 2002-09-10 | Motorola, Inc. | Multifield register having a selection field for selecting a source of an information field |
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| Publication number | Publication date |
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